JPWO2008117361A1 - 論理シミュレーション方法及び論理シミュレータ - Google Patents

Abstract

アナログ回路の物理動作と論理シミュレーション時の論理動作の差異による検証ミスを防止可能な論理シミュレーション方法を提供する。物理仕様検出部（２）によって、論理ライブラリ（６）に記述された検証対象のアナログ回路（ＰＬＬ回路やＤＬＬ回路）の物理仕様を検出し、監視部（３）によって、論理シミュレーション時の信号または設定が物理仕様を満たすか否かを監視し、物理仕様を満たさない場合は警告出力部（４）により警告を発するようにする。

Description

本発明は論理シミュレーション方法及び論理シミュレータに関し、特にＰＬＬ（Phase Locked Loop）回路やＤＬＬ（Delay Locked Loop）回路といったアナログ回路の物理動作の検証を行う論理シミュレーション方法及び論理シミュレータに関する。

近年、ＰＬＬ回路やＤＬＬ回路といったアナログ回路がチップに搭載されるようになってきている。
ＰＬＬ回路は、クロック周波数の逓倍やＬＳＩ（Large Scale Integrated circuit）内部のクロックのスキュー調整などを行う機能を有しており、近年のＬＳＩの高速化及び大規模化を実現させるために必須の回路となっている。

また、ＤＬＬ回路は、ＤＤＲ（Double Data Rate）−ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）には必須の回路となっており、ＬＳＩ内部にて意図する遅延を発生させるために用いられている。

従来、ＰＬＬ回路やＤＬＬ回路の動作を検証するために、Ｖｅｒｉｌｏｇなどのハードウェア記述言語で、ＰＬＬ回路やＤＬＬ回路を機能的に記述して論理シミュレーションを行っている（例えば、特許文献１参照）。

図８は、一般的なＰＬＬ回路（分周回路非内蔵型）の構成を示す図である。
ＰＬＬ回路８０は、１／ｋ分周回路８１、１／ｎ分周回路８２、ＰＬＬブロック８３を有している。各ブロックは、それぞれ論理ライブラリとして与えられており、論理シミュレーションの際には、これらを接続して用いる。

１／ｋ分周回路８１は、ＩｎＦｒｅｑ端子に入力されたクロック信号の周波数を、１／ｋ倍してリファレンスクロックとしてＰＬＬブロック８３のＣＫ端子に入力する。
１／ｎ分周回路８２は、ＰＬＬブロック８３のＸ端子から出力されるアウトクロックの周波数を１／ｎ倍して、フィードバッククロックとして、ＰＬＬブロック８３のＦＢ端子に入力する。また、１／ｎ分周回路８２は、ＸＲＳＴ端子に入力される起動リセット信号に応じてリセットされる。

ＰＬＬブロック８３は、ＣＫ端子からリファレンスクロックを入力するとともに、ＦＢ端子からフィードバッククロックを入力し、リファレンスクロックの周波数をｎ倍したアウトクロックをＸ端子から出力する。Ｘ端子から出力されたアウトクロックは、ＯＵＴ端子からＰＬＬ回路８０外の回路などに出力される。また、ＰＬＬブロック８３は、Ｓ端子に入力される起動リセット信号に応じて、起動またはリセットされる。また、リファレンスクロックとフィードバッククロックの立ち上がり（または立ち下がり）の位相差が、所定の範囲（Ｌｏｃｋ判定位相差範囲）内である場合には、Ｌｏｃｋ端子からロックした旨のＬｏｃｋ信号を出力する。

なお、分周回路を内蔵したＰＬＬブロックも論理ライブラリとして一般的に用いられるものである。
図９は、分周回路内蔵型のＰＬＬ回路の構成を示す図である。

ＰＬＬ回路８５は、図８で示したような分周回路を内蔵したＰＬＬブロック８６を有している。このＰＬＬブロック８６は、フィードバックループを内蔵しているのでＦＢ端子を有しない。図８と同様に、Ｘ端子からリファレンスクロックの周波数を逓倍したアウトクロックが出力され、ＯＵＴ端子からＰＬＬ回路８５外の回路などに出力される。

図１０は、一般的なＤＬＬ回路の構成を示す図である。
ＤＬＬ回路９０は、１／ｋ分周回路９１、１／ｎ分周回路９２、ＤＬＬブロック８３を有している。１／ｋ分周回路９１及び１／ｎ分周回路９２は、図８のＰＬＬ回路８０と同様の機能である。

ＤＬＬブロック９３は、図８で示したＰＬＬブロック８３を内蔵しており、ＤＱＳ端子から入力される信号（例えば、ＤＤＲ−ＳＤＲＡＭのデータ・ストローブ信号）に対して、リファレンスクロックとの遅延量を調整した信号をＤＬＸ０…ＤＬＸ１５端子から出力する。

次に、従来のＰＬＬ回路の論理検証における動作の一例を説明する。
図１１は、従来のＰＬＬ回路の論理シミュレーションの流れを示す図である。
まず、図８で示したようなＰＬＬ回路８０のＳ端子に、ＰＬＬブロック８３を起動する旨の起動リセット信号を入力してＰＬＬブロック８３のリセットを解除する。同様にＸＲＳＴ端子にも１／ｎ分周回路８２のリセットを解除する起動リセット信号を入力する。これにより、ＰＬＬ回路８０のリセットが解除され、動作が開始される（ステップＳ８０）。シミュレーション開始時は、ＰＬＬブロック８３の固有（もしくは指定）の最低発振周波数が、Ｘ端子のアウトクロックの周波数として設定される。

次に、ＣＫ端子に入力されるリファレンスクロックの周波数を検出するとともに、ＦＢ端子に入力されるフィードバッククロックの周波数を検出する（ステップＳ８１）。
そして、リファレンスクロックとフィードバッククロックの立ち上がり（または立ち下がり）の位相差を検出する（ステップＳ８２）。

その後、検出した位相差をもとに、逓倍処理及び位相調整処理を行う（ステップＳ８３）。なお、ＰＬＬ回路８０の論理シミュレーションにおいては、あらかじめ最低発振周波数と最高発振周波数、傾き係数、Ｌｏｃｋ判定位相差範囲が設定されている。これにより、検出されたリファレンスクロックとフィードバッククロックとの位相差分、傾き係数に従って周波数を上げたり、下げたりする。さらに詳しく動作を説明すると、リファレンスクロックよりフィードバッククロックの位相が進む場合は、ＰＬＬブロック８３のＸ端子のアウトクロックの周波数が早いと認識させて、アウトクロックの周波数を下げる動作を行う。

また、反対にリファレンスクロックよりフィードバッククロックの位相が遅れる場合は、アウトクロックの周波数が遅いと認識させて、アウトクロックの周波数を上げる動作を行う。

このアウトクロックは再度、１／ｎ分周回路８２を経由し、ＰＬＬブロック８３のＦＢ端子に入力され、ステップＳ８１からの処理を繰り返す。
この処理の間、リファレンスクロックとフィードバッククロックの前述した位相差が、もう１つの制御パラメータであるＬｏｃｋ判定位相差範囲内に入り続けることで、Ｌｏｃｋ端子からロック状態であることを示すＬｏｃｋ信号を出力する。

従来の論理シミュレーション手法は上記のようなフローによって、アナログ回路であるＰＬＬ回路８０の動作をシミュレーションしていた。
なお、従来の論理シミュレーション時のＰＬＬ回路の保証周波数範囲は、５０〜１００ＭＨｚ程度であり、最大出力周波数は５００ＭＨｚ程度であった。
特開２０００−３５７１７９号公報

しかし、ＰＬＬ回路やＤＬＬ回路のようなアナログ回路を、従来の論理シミュレーション手法で検証する場合、論理シミュレーション上での論理動作は、実際の物理動作とは必ずしも一致しない。その場合、検証ミスを発生し、実際の物理動作の際に不具合を発生する問題があった。

このような問題は、Ｗｉｄｅ Ｒａｎｇｅ（例えば、３００−６００ＭＨｚ）で、最大周波数が１．６ＧＨｚ程度の高周波対応のＰＬＬ回路が要求されている近年では、ますます顕著になっており、従来の傾き係数を用いて位相調整や逓倍機能を行う論理シミュレーション手法ではＰＬＬ回路の物理動作を検証できなくなっている。

本発明はこのような点に鑑みてなされたものであり、アナログ回路の物理動作と論理シミュレーション時の論理動作の差異による検証ミスを防止可能な論理シミュレーション方法及び論理シミュレータを提供することを目的とする。

本発明者らは、図１に示すように物理仕様検出部２が、論理ライブラリ６に記述された検証対象のアナログ回路の物理仕様を検出し、監視部３が、論理シミュレーション時の信号または設定が物理仕様を満たすか否かを監視し、警告出力部４が、信号または設定が物理仕様を満たさない場合、警告を発することを特徴とする論理シミュレーション方法を提案する。

上記の方法によれば、論理シミュレーション時の論理動作がアナログ回路の物理仕様を満たさないものになる場合に、警告が発せられる。

本発明は、アナログ回路の論理シミュレーションの際の設定や信号を監視して、物理仕様を満たさない設定がなされたり、信号が発生した場合には、警告を発するので、ユーザに注意を喚起することが可能になり、入力ミスや使用方法のミスなどが簡単に検出可能になり、検証ミスを防止することができる。

本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。

本実施の形態の論理シミュレータの概略を示す図である。 コンピュータのハードウェア構成を示す図である。 本実施の形態の論理シミュレーション方法の流れを示すフローチャートである（その１）。 本実施の形態の論理シミュレーション方法の流れを示すフローチャートである（その２）。 論理ライブラリに記述された物理仕様の例である。 論理ライブラリに記述された起動シーケンスの物理仕様と、警告表示処理の例である。 警告表示の例である。 一般的なＰＬＬ回路（分周回路非内蔵型）の構成を示す図である。 分周回路内蔵型のＰＬＬ回路の構成を示す図である。 一般的なＤＬＬ回路の構成を示す図である。 従来のＰＬＬ回路の論理シミュレーションの流れを示す図である。

以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本実施の形態の論理シミュレータの概略を示す図である。
論理シミュレータ１は、物理仕様検出部２、監視部３、警告出力部４、シミュレーション実行部５を有している。

物理仕様検出部２は、論理ライブラリ６に記述された検証対象のアナログ回路の物理仕様を検出する。
物理仕様とは、ＰＬＬ回路やＤＬＬ回路などのアナログ回路を起動する際に入力すべき信号の設定を示す起動シーケンスや、図８、図９で示したようなＰＬＬブロックもしくは分周回路を起動またはリセットさせるための起動リセット信号のパルス幅（Ｈ（High）レベルの幅及びＬ（Low）レベルの幅）、各クロックにおいて許容される周波数範囲（最低周波数及び最大周波数により規定される）、ロックアップタイムや、リファレンスクロックとフィードバッククロックのロックと見なす位相差などがある（詳細は後述する）。

監視部３は、論理シミュレーション時の信号または設定が上記の物理仕様を満たすか否かを監視する。論理シミュレーション時の信号または設定とは、例えば、前述した起動シーケンス、各クロック、ロックアップタイムやロックと見なす位相差などである。

警告出力部４は、論理シミュレーション時の信号または設定が物理仕様を満たさない場合、例えば、ディスプレイ７に警告を表示する。
シミュレーション実行部５は、論理ライブラリ６の記述をもとにアナログ回路の論理シミュレーションを実行する。

論理ライブラリ６には、アナログ回路の論理動作の他に、検証対象のアナログ回路が満たすべき物理仕様が記述されている。
以下、論理シミュレータ１の動作の概略を説明する。

シミュレーション実行部５は、論理ライブラリ６の記述をもとにアナログ回路の論理シミュレーションを実行すると、物理仕様検出部２は、論理ライブラリ６に記述された物理仕様を検出し、監視部３は、論理シミュレーション時の信号または設定が、物理仕様を満たすか否かを監視する。

ここで、監視部３により、例えば、物理仕様で規定されている各クロックの許容周波数範囲やパルス幅などを満たさないクロックを検出したり、物理仕様の起動シーケンスと異なる設定を検出したり、物理仕様とは異なるロック機能の設定などを検出すると、警告出力部４は警告を発する。これにより、ユーザに注意を喚起することが可能になり、入力ミスや使用方法のミスなどを簡単に検出可能になり、検証ミスを防止することができる。

次に、本実施の形態の詳細を説明する。
本実施の形態の論理シミュレーション方法は、例えば、以下のようなコンピュータで実施される。

図２は、コンピュータのハードウェア構成を示す図である。
コンピュータ１０は、ＣＰＵ（Central Processing Unit）１１、ＲＯＭ（Read Only Memory）１２、ＲＡＭ（Random Access Memory）１３、ＨＤＤ（Hard Disk Drive）１４、グラフィック処理部１５、入力Ｉ／Ｆ（Interface）１６などによって構成され、これらはバス１７を介して相互に接続されている。

ここで、ＣＰＵ１１は、ＲＯＭ１２、ＨＤＤ１４に格納されているプログラム、図１に示したような論理ライブラリ６や各種データに応じて各部を制御し、図１に示した物理仕様検出部２、監視部３、警告出力部４、シミュレーション実行部５の機能を行う。

ＲＯＭ１２は、ＣＰＵ１１が実行する基本的なプログラムやデータを格納している。
ＲＡＭ１３は、ＣＰＵ１１が実行途中のプログラムや、演算途中のデータを格納している。

ＨＤＤ１４は、ＣＰＵ１１が実行するＯＳ（Operation System）、論理ライブラリ、論理シミュレータプログラム、各種アプリケーションプログラムや各種データを格納する。
グラフィック処理部１５には、表示装置として、例えば、ディスプレイ１５ａが接続されており、ＣＰＵ１１からの描画命令に従って、ディスプレイ１５ａ上に、論理シミュレーションの様子や前述した警告などを表示する。

入力Ｉ／Ｆ１６には、マウス１６ａやキーボード１６ｂなどの入力装置が接続されており、ユーザにより入力された情報を受信し、バス１７を介してＣＰＵ１１に伝送する。
以上のような構成で、図１に示したような論理シミュレータ１の各機能を実現する。

図３、図４は、本実施の形態の論理シミュレーション方法の流れを示すフローチャートである。なお、以下では、ＰＬＬ回路の論理シミュレーションを行う場合を例にして説明する。また、ＰＬＬブロックの論理ライブラリとして、図８で示したように、分周回路を内蔵していないものを用いた場合について示している。

例えば、ＨＤＤ１４に格納された論理シミュレータプログラムを起動して論理シミュレーションを開始すると、ユーザは、図２で示したようにマウス１６ａまたはキーボード１６ｂなどを用いて各種の信号を設定する（ステップＳ１０）。

設定する信号としては、ＰＬＬブロック及び分周回路の起動リセット信号、リファレンスクロック、フィードバッククロックの初期値などである。
信号が設定されると、ＣＰＵ１１は、論理ライブラリに記述されている物理仕様を検出して、以下の処理を行う。

まず、起動シーケンスを監視して、物理仕様を満たすか否かを判定する（ステップＳ１１）。
ＰＬＬ回路において、例えば、リセットの解除とフィードバッククロックの設定の順序や、１／ｎ分周回路のリセットの解除とＰＬＬブロックのリセットの解除の順番などは、電気的な物理仕様で決まっている場合がある。この順番を守らないと、実際の物理動作時に不具合を発生する可能性がある。そのため、論理ライブラリに、予め物理仕様で定められた起動シーケンスを記述しておいて、ＣＰＵ１１は、論理シミュレーション開始時に設定される信号を監視し、ユーザにより設定された信号の順序がその起動シーケンスに従っているかを判定する。

ここで、起動シーケンスに従っていないと判定された場合には、警告を発する（ステップＳ２６）。警告は、例えば、ＣＰＵ１１の制御のもと、グラフィック処理部１５によりディスプレイ１５ａに、リセット解除の順序が物理仕様の起動シーケンスに従っていない旨を表示してユーザに警告する。なお、警告は、アラーム音を鳴らすようにしてもよい。

これによって、ユーザは間違った起動シーケンスを設定したことを理解でき、論理シミュレーションの段階で修正、変更を行うことで、検証ミスを防止することができる。
次に、設定した起動リセット信号のパルス幅が物理仕様を満たすか否かを検証する（ステップＳ１２）。

１／ｎ分周回路、またはＰＬＬブロックの起動リセット信号のパルスのＨ幅（Ｈレベルのパルス幅）、Ｌ幅（Ｌレベルのパルス幅）は、電気的な物理仕様で決定している。この仕様を満たさない場合、実際にＰＬＬ回路を動作させた際には、リセットまたはリセット解除とは認識せず動作しない。そのため、ある一定期間のパルス幅が必要である。ＣＰＵ１１は、設定された起動リセット信号のパルス幅を監視し、論理ライブラリに記述された、起動リセット信号のパルス幅の物理仕様を満たしているかを判定する。物理仕様を満たしていない場合には、前述したように警告を発する。

更に、設定されたリファレンスクロックが物理仕様を満たすか否かを判定する（ステップＳ１３）。
ＰＬＬ回路としての性能、機能を実現させるために、リファレンスクロックの周波数などは、電気的な物理仕様で制限されている。この仕様を守らない場合、ＰＬＬ回路としての本来の位相調整機能、逓倍機能を実現できなくなってしまう。よって、ＣＰＵ１１は、リファレンスクロックを監視して、論理ライブラリに記述されたリファレンスクロックの物理仕様を満たしているかを判定する。

ＰＬＬ回路の安定した動作を保証するためのリファレンスクロックの物理仕様として、最低入力可能周波数、最大入力可能周波数、Ｈレベルのパルス及びＬレベルのパルスの最小デューティ幅、シミュレーション途中の入力周波数の変更の禁止またはリファレンスクロックの停止の禁止などがある。これらの物理仕様を満たしていない場合には、前述したように警告を発する。

次に、ユーザは、ＰＬＬ回路の最低／最大出力可能周波数を設定する（ステップＳ１４）。
ＣＰＵ１１は、ＰＬＬ回路のアウトクロックが物理仕様を満たすか否かを判定する（ステップＳ１５）。

ＰＬＬ回路としての性能、機能を実現させるために、アウトクロックの出力周波数は、電気的な物理仕様で制限されている。この仕様を守らない場合、ＰＬＬ回路としての本来の位相調整機能、逓倍機能を実現できなくなってしまう。よって、ＣＰＵ１１は、アウトクロックを監視して、論理ライブラリに記述されたアウトクロックの物理仕様を満たしているかを判定する。

ＰＬＬ回路の安定した動作を保証するためのアウトクロックの物理仕様として、最低出力可能周波数、最大出力可能周波数などがある。これらの物理仕様を満たしていない場合には、前述したように警告を発する。

次に、ＣＰＵ１１は、逓倍機能を実現するために、図８で示したような１／ｎ分周回路の論理ライブラリをもとに、ＰＬＬブロックのＦＢ端子に入力するフィードバッククロックを生成する（ステップＳ１６）。そして、そのフィードバッククロックが物理仕様を満たすか否かを判定する（ステップＳ１７）。

１／ｎ分周回路が、ＰＬＬブロックとは別の論理ライブラリで与えられている場合、１／ｎ分周回路の構成により様々なクロックがＦＢ端子に入力される可能性がある。そのため、リファレンスクロックと同様に、ＣＰＵ１１は、フィードバッククロックを監視し、ＰＬＬブロックの論理ライブラリに記述されたフィードバッククロックの物理仕様を満たしているかを判定する。なお、アウトクロックとフィードバッククロックのロック後の周波数を計算することで、逓倍機能を実現できているかどうかも判定可能である。

フィードバッククロックの物理仕様としては、最低入力可能周波数、最大入力可能周波数、最小デューティ幅、シミュレーション途中の入力周波数の変更またはリファレンスクロックの停止、許容逓倍数設定範囲（最小逓倍数、最大逓倍数により規定される）などがある。これらの物理仕様を満たしていない場合には、前述したように警告を発する。

次に、ＣＰＵ１１は、リファレンスクロックとフィードバッククロックの位相差（立ち上がり（または立ち下がり）の位相誤差時間）の検出を行い（ステップＳ１８）、周波数調整を行う（ステップＳ１９）。

周波数調整は、まず、リファレンスクロックとアウトクロックをもとに、意図した逓倍数ｎの周波数が得られているか検出する。意図した周波数とずれている場合には、ステップＳ１８で検出した前述の位相誤差時間に０．５を乗じた値を、検出されたアウトクロックの周期時間に加えるか減じるかして、意図した周波数（周期時間）に近づくように、調整する。

また、ＣＰＵ１１は、Ｌｏｃｋ判定検出処理を行う（ステップＳ２０）。ここでは、ＣＰＵ１１は、ステップＳ１８で検出した位相差が、論理ライブラリに記述された物理仕様である、ロックと見なされる所定の範囲内であるか否かを検出する。そして、ＣＰＵ１１は、ＰＬＬ回路の基本動作を満たすか判定する（ステップＳ２１）。具体的には、ステップＳ１９による周波数調整の結果、アウトクロックが意図した逓倍数ｎの周波数になっているか、位相差がロックと見なす所定の範囲内であるかを判定する。そして、意図した周波数になっていない場合や、位相差が所定の範囲内でない場合には、ステップＳ１５からの処理を繰り返す。

ＰＬＬ回路の基本動作を満たす場合には、ＰＬＬ回路のＯＵＴ端子からｎ逓倍したアウトクロックを出力し、また、ＰＬＬ回路が基本動作を実行していることをディスプレイ１５ａに表示し、ユーザに認識させる（ステップＳ２２）。また、ＣＰＵ１１は、論理ライブラリに記述された物理仕様をもとに、ロックアップタイムを設定する（ステップＳ２３）。物理仕様に合わせて、例えば、１００μｓの間は不定とする。ＣＰＵ１１は、Ｌｏｃｋ信号を監視し、Ｌｏｃｋ信号が、変動したか否かを検出して変動した場合には、前述したように警告を出力する。ロックアップタイム内でＬｏｃｋ信号の変動が無ければ、Ｌｏｃｋ端子から、ＰＬＬ回路がロックしていることを示すＬｏｃｋ信号（例えば、Ｈレベルの信号）を出力し、また、ＰＬＬ回路がロックしていることをディスプレイ１５ａに表示し、ユーザに認識させる（ステップＳ２３）。

なお、図３、図４で説明した論理シミュレーション方法は、分周回路を内蔵しないＰＬＬブロックの論理ライブラリを用いた場合のものであるが、図９で示したような、分周回路を内蔵して逓倍機能を備えたＰＬＬブロックの論理ライブラリを使用した場合でも、ほぼ同様に実施可能である。但し、分周回路を内蔵したＰＬＬブロックは、フィードバッククロックを内部で生成するので、ステップＳ１６の処理などは不要となる。

論理ライブラリに記述された物理仕様の例と、警告表示例を示す。
図５は、論理ライブラリに記述された物理仕様の例である。
図のように、“ｐａｒａｍｅｔｅｒ”として、各種クロックの許容周波数、最小デューティ幅、起動リセット信号の必要なパルス幅、許容逓倍数設定範囲やロックアップタイムなどの物理仕様が記述されている。

なお、ここでは、Ｖｅｒｉｌｏｇで記述したものを示しているが、これに限定されず、ＳｙｓｔｅｍＣなどのハードウェア記述言語で記載するようにしてもよい。以下も同様である。

図６は、論理ライブラリに記述された起動シーケンスの物理仕様と、警告表示処理の例である。
ここでは、起動シーケンスにおける起動リセット信号ＳとフィードバッククロックＦＢの順序を規定している。この順序を満たさなければ起動シーケンスのワーニングステータス“Ｓｅｑ＿Ｗｓｔａｔｕｓ”を立ち上げて警告を表示するようにしている。

図７は、警告表示の例である。
図６で示したような警告表示処理に従って、警告画面が表示される。ここでは、起動シーケンスの設定ミス、起動リセット信号のパルス幅やリファレンスクロックの周波数が、許容範囲外であった場合などの警告表示の例を示している。

このように、本実施の形態の論理シミュレーション手法によれば、論理ライブラリに記述された物理仕様をもとに、アナログ回路であるＰＬＬ回路の実際の物理動作に応じたシミュレーションを行うことができるので、論理動作と物理動作の違いによる検証ミスを容易に防止することができる。

そして、上流の設計工程で、入力ミスや設定ミスを検出できるので、手戻り工数を大幅に削減できる効果が期待できる。また、設計者のスキルによらず、論理シミュレータ側がミスを監視するため、一定の品質にて論理シミュレーションが可能になる。

以上、本発明を実施例に基づいて説明したが、本発明は上記に限定されるものではなく、請求の範囲に記載の範囲内で様々な変形が可能である。
例えば、上記ではＰＬＬ回路について説明したが、ＰＬＬ回路を内蔵したＤＬＬ回路やその他のアナログ回路についても、本発明は同様に適用できる。

上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。

符号の説明

１ 論理シミュレータ
２ 物理仕様検出部
３ 監視部
４ 警告出力部
５ シミュレーション実行部
６ 論理ライブラリ
７ ディスプレイ

Claims (10)

1. 物理仕様検出部が、論理ライブラリに記述された検証対象のアナログ回路の物理仕様を検出し、
   監視部が、論理シミュレーション時の信号または設定が前記物理仕様を満たすか否かを監視し、
   警告出力部が、前記信号または前記設定が前記物理仕様を満たさない場合は警告を発することを特徴とする論理シミュレーション方法。
2. 前記物理仕様は、前記アナログ回路を起動する際に入力すべき信号の設定を記述した起動シーケンスであり、前記監視部が、前記起動シーケンスを満たさない前記設定を検出した場合、前記警告出力部が警告を発することを特徴とする請求の範囲第１項記載の論理シミュレーション方法。
3. 前記物理仕様は、前記アナログ回路を起動またはリセットする際に入力する信号のパルス幅であり、前記監視部が、論理シミュレーション時に、前記パルス幅が所定のパルス幅未満であることを検出した場合、前記警告出力部が警告を発することを特徴とする請求の範囲第１項または第２項記載の論理シミュレーション方法。
4. 前記アナログ回路は、ＰＬＬ回路または前記ＰＬＬ回路を内部に組み込んだＤＬＬ回路であることを特徴とする請求の範囲第１項乃至第３項の何れか一項に記載の論理シミュレーション方法。
5. 前記物理仕様は、前記ＰＬＬ回路または前記ＤＬＬ回路のリファレンスクロック、フィードバッククロック、アウトクロックまたはロック機能の仕様であることを特徴とする請求の範囲第４項記載の論理シミュレーション方法。
6. 前記仕様は、許容周波数範囲または最小デューティ幅であることを特徴とする請求の範囲第５項記載の論理シミュレーション方法。
7. 前記仕様は、許容逓倍数設定範囲であることを特徴とする請求の範囲第５項記載の論理シミュレーション方法。
8. 前記ロック機能の前記仕様は、ロックアップタイムまたは前記リファレンスクロックと前記フィードバッククロックとの間のロックと見なす位相差であることを特徴とする請求の範囲第５項記載の論理シミュレーション方法。
9. 周波数調整部により、前記ＰＬＬ回路または前記ＤＬＬ回路のリファレンスクロックとフィードバッククロックとの間の位相誤差時間に０．５を乗じた値を、アウトクロックの周期時間に加算または減算することで、目標周波数の周期時間に近づけるように調整することを特徴とする請求の範囲第４項乃至第８項の何れか一項に記載の論理シミュレーション方法。
10. 論理ライブラリに記述された検証対象のアナログ回路の物理仕様を検出する物理仕様検出部と、
    論理シミュレーション時の信号または設定が前記物理仕様を満たすか否かを監視する監視部と、
    前記物理仕様を満たさない場合は警告を発する警告出力部と、
    を有することを特徴とする論理シミュレータ。

Images