JPH05189965A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH05189965A JPH05189965A JP504392A JP504392A JPH05189965A JP H05189965 A JPH05189965 A JP H05189965A JP 504392 A JP504392 A JP 504392A JP 504392 A JP504392 A JP 504392A JP H05189965 A JPH05189965 A JP H05189965A
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- timing
- cycle
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Abstract
(57)【要約】
【目的】 基本クロック（ＭＣ）の周期の変更があった
場合にも、ＲＡＭ制御信号の周期を最適に自動的に設定
できるようにする。 【構成】 ＭＣ検出回路１は、検出時間設定信号１１で
規定される一定時間内のＭＣ信号１２の入力回数を検出
し、その検出結果をＭＣデータ１３として出力する。タ
イミング生成回路２は、ＭＣデータ１３とＭＣ信号１２
とに基づいて、最適なＲＡＭ制御信号１４のタイミング
を生成する。これにより、ＭＣの周期が変更された場合
にも、自動的にＲＡＭ部３に対するメモリ制御信号のタ
イミングを変更することができるため、システム変更作
業を簡略化することができる。
場合にも、ＲＡＭ制御信号の周期を最適に自動的に設定
できるようにする。 【構成】 ＭＣ検出回路１は、検出時間設定信号１１で
規定される一定時間内のＭＣ信号１２の入力回数を検出
し、その検出結果をＭＣデータ１３として出力する。タ
イミング生成回路２は、ＭＣデータ１３とＭＣ信号１２
とに基づいて、最適なＲＡＭ制御信号１４のタイミング
を生成する。これにより、ＭＣの周期が変更された場合
にも、自動的にＲＡＭ部３に対するメモリ制御信号のタ
イミングを変更することができるため、システム変更作
業を簡略化することができる。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ装置に係り、特
に、基本クロック（以下、ＭＣという）周期が変化した
場合にも、最適なメモリ制御信号を生成して動作するこ
とのできるメモリ装置に関する。
に、基本クロック（以下、ＭＣという）周期が変化した
場合にも、最適なメモリ制御信号を生成して動作するこ
とのできるメモリ装置に関する。
【０００２】
【従来の技術】ＲＡＭ等に対する制御信号のタイミング
生成に関する従来技術として、例えば、特開昭６０−８
０１９３号公報等に記載された技術が知られている。
生成に関する従来技術として、例えば、特開昭６０−８
０１９３号公報等に記載された技術が知られている。
【０００３】この従来技術は、ＲＡＭ制御信号のタイミ
ング生成のための制御情報をレジスタに設定しておき、
この制御情報とＭＣとよってＲＡＭ制御信号のタイミン
グを生成するというものである。
ング生成のための制御情報をレジスタに設定しておき、
この制御情報とＭＣとよってＲＡＭ制御信号のタイミン
グを生成するというものである。
【０００４】しかし、最近の情報処理装置は、処理性能
の向上、処理装置の製品のラインナップ強化等のため
に、意識的にＭＣの周期を変更して使用する場合があ
る。
の向上、処理装置の製品のラインナップ強化等のため
に、意識的にＭＣの周期を変更して使用する場合があ
る。
【０００５】前記従来技術は、このようにＭＣの周期を
変更した場合について充分に考慮されておらず、ＭＣの
周期を変更したとき、レジスタの制御情報を人手等によ
り再設定して、ＲＡＭ制御信号のタイミングを生成する
ようにしなければならない。
変更した場合について充分に考慮されておらず、ＭＣの
周期を変更したとき、レジスタの制御情報を人手等によ
り再設定して、ＲＡＭ制御信号のタイミングを生成する
ようにしなければならない。
【０００６】
【発明が解決しようとする課題】前記従来技術は、ＭＣ
の周期を短くしたとき、ＲＡＭ部のタイミング仕様を満
足できなくなるため、レジスタに格納されているメモリ
制御情報を再設定して、ＲＡＭ部のタイミング仕様を満
足できるタイミングに変更しなければならないという問
題点を有している。
の周期を短くしたとき、ＲＡＭ部のタイミング仕様を満
足できなくなるため、レジスタに格納されているメモリ
制御情報を再設定して、ＲＡＭ部のタイミング仕様を満
足できるタイミングに変更しなければならないという問
題点を有している。
【０００７】また、前記従来技術は、ＭＣの周期を長く
した場合、ＲＡＭ部のタイミング仕様に対してマージン
が拡大するため、一般にはレジスタのメモリ制御情報を
再設定する必要はない。しかし、ＭＣの周期を長くして
処理装置の性能が低下した場合にも、入出力機器とのデ
ータ転送速度は変えたくないという要求等があり、前記
従来技術は、やはりこの場合に、レジスタのメモリ制御
情報を再設定して、ＭＣの変更前と同一のデータ転送速
度を確保しなければならないという問題点を有してい
る。
した場合、ＲＡＭ部のタイミング仕様に対してマージン
が拡大するため、一般にはレジスタのメモリ制御情報を
再設定する必要はない。しかし、ＭＣの周期を長くして
処理装置の性能が低下した場合にも、入出力機器とのデ
ータ転送速度は変えたくないという要求等があり、前記
従来技術は、やはりこの場合に、レジスタのメモリ制御
情報を再設定して、ＭＣの変更前と同一のデータ転送速
度を確保しなければならないという問題点を有してい
る。
【０００８】本発明の目的は、前記従来技術の問題点を
解決し、レジスタに人手等によりメモリ制御情報の再設
定を行うことなく、ＭＣの変化に同期して自動的に、Ｒ
ＡＭ部に最適なタイミングを供給することのできるメモ
リ装置を提供することにある。
解決し、レジスタに人手等によりメモリ制御情報の再設
定を行うことなく、ＭＣの変化に同期して自動的に、Ｒ
ＡＭ部に最適なタイミングを供給することのできるメモ
リ装置を提供することにある。
【０００９】また、本発明の目的は、ＭＣの周期を変更
しても、一度設定されたタイミングを変更しないように
抑止し、タイミングマージンテストを行うことを可能に
したメモリ装置を提供することにある。
しても、一度設定されたタイミングを変更しないように
抑止し、タイミングマージンテストを行うことを可能に
したメモリ装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明によれば前記目的
は、ＭＣ検出回路を設け、その結果をタイミング生成回
路に供給し、該タイミング生成回路にＭＣ検出結果とＭ
Ｃとを使用して制御タイミングを生成させるようにする
ことにより達成される。
は、ＭＣ検出回路を設け、その結果をタイミング生成回
路に供給し、該タイミング生成回路にＭＣ検出結果とＭ
Ｃとを使用して制御タイミングを生成させるようにする
ことにより達成される。
【００１１】また、前記目的は、タイミング生成回路に
タイミング変更の抑止信号を供給して、タイミング生成
回路に制御クロックの変更を行わせないようにすること
により達成される。
タイミング変更の抑止信号を供給して、タイミング生成
回路に制御クロックの変更を行わせないようにすること
により達成される。
【００１２】
【作用】ＭＣ検出回路は、ＭＣの周期等を検出しその検
出データをＭＣ検出データとしてタイミング生成回路に
供給する。タイミング生成回路は、このＭＣデータとＭ
Ｃとにより、メモリ部に供給する制御タイミングを生成
する。本発明は、これにより、ＭＣが変更されたとき、
メモリ制御情報を再設定することなく、自動的に最適な
メモリ制御信号を生成することができる。
出データをＭＣ検出データとしてタイミング生成回路に
供給する。タイミング生成回路は、このＭＣデータとＭ
Ｃとにより、メモリ部に供給する制御タイミングを生成
する。本発明は、これにより、ＭＣが変更されたとき、
メモリ制御情報を再設定することなく、自動的に最適な
メモリ制御信号を生成することができる。
【００１３】また、前記本発明は、ＭＣの周期が変更に
なると、タイミング生成回路が常に最適な制御タイミン
グを設定するため、メモリ部のタイミングマージンテス
トを行うことができなくなる。そこで、本発明は、ＭＣ
の周期を変更した場合にも、制御タイミングを変更しな
いように抑止する信号をタイミング生成回路に印加でき
るようにしている。本発明は、これにより、ＭＣの周期
を変更しても、設定されたタイミングの変更が行われな
いようにすることができ、タイミングマージンテストを
容易に行うことができる。
なると、タイミング生成回路が常に最適な制御タイミン
グを設定するため、メモリ部のタイミングマージンテス
トを行うことができなくなる。そこで、本発明は、ＭＣ
の周期を変更した場合にも、制御タイミングを変更しな
いように抑止する信号をタイミング生成回路に印加でき
るようにしている。本発明は、これにより、ＭＣの周期
を変更しても、設定されたタイミングの変更が行われな
いようにすることができ、タイミングマージンテストを
容易に行うことができる。
【００１４】
【実施例】以下、本発明によるメモリ装置の実施例を図
面により詳細に説明する。
面により詳細に説明する。
【００１５】図１は本発明の第１の実施例の構成を示す
ブロック図、図２はＭＣ検出回路の構成の一例を示すブ
ロック図、図３はＭＣ検出回路の動作を説明するタイミ
ングチャート、図４はＭＣとＭＣデータとの対応関係を
説明する図、図５はタイミング生成回路の構成の一例を
示すブロック図、図６はＭＣデータとリセット条件との
対応を説明する図、図７はタイミング生成回路の動作を
説明するフローチャートである。図１、図２、図５にお
いて、１はＭＣ検出回路、２はタイミング生成回路、３
はＲＡＭ部、５はカウンタ、６、８はフリップフロップ
（ＦＦ）、７はリセット信号生成回路である。
ブロック図、図２はＭＣ検出回路の構成の一例を示すブ
ロック図、図３はＭＣ検出回路の動作を説明するタイミ
ングチャート、図４はＭＣとＭＣデータとの対応関係を
説明する図、図５はタイミング生成回路の構成の一例を
示すブロック図、図６はＭＣデータとリセット条件との
対応を説明する図、図７はタイミング生成回路の動作を
説明するフローチャートである。図１、図２、図５にお
いて、１はＭＣ検出回路、２はタイミング生成回路、３
はＲＡＭ部、５はカウンタ、６、８はフリップフロップ
（ＦＦ）、７はリセット信号生成回路である。
【００１６】本発明の第１の実施例によるメモリ装置
は、図１に示すように、ＭＣ検出回路１と、タイミング
生成回路２と、ＲＡＭ部３とを備えて構成されている。
そして、ＭＣ検出回路１は、ＭＣ信号１２と検出時間設
定信号１１とが入力され、これらの信号によりＭＣの周
期等を示すＭＣデータ１３を生成して、これをタイミン
グ生成回路２に出力する。また、タイミング生成回路２
は、その詳細を後述するように、このＭＣデータ１３と
ＭＣ信号１２とによって、予め組み込まれている回路条
件に従い、ＭＣデータ１３に対応したメモリ制御信号１
４を生成してＲＡＭ部３に供給する。
は、図１に示すように、ＭＣ検出回路１と、タイミング
生成回路２と、ＲＡＭ部３とを備えて構成されている。
そして、ＭＣ検出回路１は、ＭＣ信号１２と検出時間設
定信号１１とが入力され、これらの信号によりＭＣの周
期等を示すＭＣデータ１３を生成して、これをタイミン
グ生成回路２に出力する。また、タイミング生成回路２
は、その詳細を後述するように、このＭＣデータ１３と
ＭＣ信号１２とによって、予め組み込まれている回路条
件に従い、ＭＣデータ１３に対応したメモリ制御信号１
４を生成してＲＡＭ部３に供給する。
【００１７】なお、前述において、検出時間設定信号１
１は、ＭＣ信号１２に依存しない一定周期のパルス信号
である。
１は、ＭＣ信号１２に依存しない一定周期のパルス信号
である。
【００１８】次に、各回路ブロックについて具体的に説
明する。ＭＣ検出回路１は、図２に示すように、カウン
タ５とフリップフロップ６とにより構成されている。こ
のＭＣ検出回路１の構成は、図示構成には特に制限され
ず、同様な機能を達成することができるものであれば、
どのように構成されてもよい。
明する。ＭＣ検出回路１は、図２に示すように、カウン
タ５とフリップフロップ６とにより構成されている。こ
のＭＣ検出回路１の構成は、図示構成には特に制限され
ず、同様な機能を達成することができるものであれば、
どのように構成されてもよい。
【００１９】いま、ＭＣ検出回路１に入力される検出時
間設定信号１１が、図３に示すように、その１サイクル
の時間が１２００ns、デューティ比が５０％であるとし
て、ＭＣ検出回路１の動作を説明する。
間設定信号１１が、図３に示すように、その１サイクル
の時間が１２００ns、デューティ比が５０％であるとし
て、ＭＣ検出回路１の動作を説明する。
【００２０】図２において、カウンタ５は、検出時間設
定信号１１の立ち上がりでリセットされ、前記検出時間
設定信号１１が“Ｈ”レベルの間、すなわち、６００ns
の間ＭＣ信号１２の入力回数をカウントする。ＭＣデー
タ用フリップフロップ６は、前記検出時間設定信号１１
が立ち下がるときに、カウンタ５のカウントデータ１５
（２6〜２0）の上位４ビット（２6〜２3）がセットされ
る。そして、フリップフロップ６は、検出時間設定信号
１１が“Ｌ”レベルになっている６００nsの間、その上
位４ビットをＭＣデータとしてホールドし、この値をＭ
Ｃデータ１３として出力する。このＭＣデータ１３のビ
ット数は特に制限されないが、ここでは上位４ビットを
ＭＣデータとする。
定信号１１の立ち上がりでリセットされ、前記検出時間
設定信号１１が“Ｈ”レベルの間、すなわち、６００ns
の間ＭＣ信号１２の入力回数をカウントする。ＭＣデー
タ用フリップフロップ６は、前記検出時間設定信号１１
が立ち下がるときに、カウンタ５のカウントデータ１５
（２6〜２0）の上位４ビット（２6〜２3）がセットされ
る。そして、フリップフロップ６は、検出時間設定信号
１１が“Ｌ”レベルになっている６００nsの間、その上
位４ビットをＭＣデータとしてホールドし、この値をＭ
Ｃデータ１３として出力する。このＭＣデータ１３のビ
ット数は特に制限されないが、ここでは上位４ビットを
ＭＣデータとする。
【００２１】図４に検出時間設定信号１１のパルス幅が
６００nsの場合の、ＭＣとカウントデータ１５及びＭＣ
データ１３の関係が示されている。この図から判るよう
に、ＭＣの周期が１０nsのときのカウントデータ１５
は、上位から“０１１１１００”となり、このときのＭ
Ｃデータ１３は、カウントデータ１５の上位４ビットを
使用するため“０１１１”となる。以下、同様に、ＭＣ
の周期が９nsのときのＭＣデータ１３は“１０００”、
ＭＣの周期が８nsのときのＭＣデータ１３は“１００
１”、ＭＣの周期が７nsのときのＭＣデータ１３は“１
０１０”となり、周期の異なるＭＣに対応したＭＣデー
タ１３を得ることができる。
６００nsの場合の、ＭＣとカウントデータ１５及びＭＣ
データ１３の関係が示されている。この図から判るよう
に、ＭＣの周期が１０nsのときのカウントデータ１５
は、上位から“０１１１１００”となり、このときのＭ
Ｃデータ１３は、カウントデータ１５の上位４ビットを
使用するため“０１１１”となる。以下、同様に、ＭＣ
の周期が９nsのときのＭＣデータ１３は“１０００”、
ＭＣの周期が８nsのときのＭＣデータ１３は“１００
１”、ＭＣの周期が７nsのときのＭＣデータ１３は“１
０１０”となり、周期の異なるＭＣに対応したＭＣデー
タ１３を得ることができる。
【００２２】次に、タイミング生成回路２の構成と動作
を、図５〜図７を参照して説明する。図５に示すタイミ
ング生成回路は、メモリ制御信号の１つであるＲＡＳ信
号を生成する例を示すものであり、ＡＮＤ回路と、リセ
ット信号生成回路７と、フリップフロップ８とにより構
成されている。そして、リセット信号生成回路７は、図
６に示すリセット条件に従って、ＭＣを特定数カウント
する毎にフリップフロップ８に対するリセット信号を送
出する。
を、図５〜図７を参照して説明する。図５に示すタイミ
ング生成回路は、メモリ制御信号の１つであるＲＡＳ信
号を生成する例を示すものであり、ＡＮＤ回路と、リセ
ット信号生成回路７と、フリップフロップ８とにより構
成されている。そして、リセット信号生成回路７は、図
６に示すリセット条件に従って、ＭＣを特定数カウント
する毎にフリップフロップ８に対するリセット信号を送
出する。
【００２３】図６のリセット条件欄の数字０〜９及び図
７に示すタイミングチャートのＭＣ信号１２の上の数字
０〜９は、ＭＣ信号１２の順番を示すために便宜的に付
けた信号であり、リクエスト信号１６とＭＣ信号１２と
のＡＮＤがとれた時点を基準とした番号である。また、
本発明の実施例におけるＲＡＭ部３が必要とするＲＡＳ
信号のパルス幅は５０ns以上であるとする。
７に示すタイミングチャートのＭＣ信号１２の上の数字
０〜９は、ＭＣ信号１２の順番を示すために便宜的に付
けた信号であり、リクエスト信号１６とＭＣ信号１２と
のＡＮＤがとれた時点を基準とした番号である。また、
本発明の実施例におけるＲＡＭ部３が必要とするＲＡＳ
信号のパルス幅は５０ns以上であるとする。
【００２４】図５において、リクエスト信号１６は、メ
モリに対する起動信号であり、リクエスト信号１６とＭ
Ｃ信号１２とのＡＮＤがとれたとき、ＡＮＤ回路からセ
ット信号１８が出力され、これによりＲＡＳ信号用フリ
ップフロップ８がセットされてＲＡＳ信号１７が立ち上
がる。
モリに対する起動信号であり、リクエスト信号１６とＭ
Ｃ信号１２とのＡＮＤがとれたとき、ＡＮＤ回路からセ
ット信号１８が出力され、これによりＲＡＳ信号用フリ
ップフロップ８がセットされてＲＡＳ信号１７が立ち上
がる。
【００２５】ＲＡＳ信号用フリップフロップ８に対する
リセット信号１９は、前述したようにリセット信号生成
回路７によってＭＣデータ１３に対応して図６に示すよ
うに生成される。このＭＣに対応したリセット信号１９
によってＲＡＳ信号用フリップフロップ８がリセットさ
れＲＡＳ信号１７が立ち下げられる。
リセット信号１９は、前述したようにリセット信号生成
回路７によってＭＣデータ１３に対応して図６に示すよ
うに生成される。このＭＣに対応したリセット信号１９
によってＲＡＳ信号用フリップフロップ８がリセットさ
れＲＡＳ信号１７が立ち下げられる。
【００２６】この動作を図７のタイミングチャート図で
説明する。
説明する。
【００２７】ＭＣ信号１２の周期が１０nsのとき、リク
エスト信号１６とＭＣ信号１２とによってＲＡＳ信号１
７が立ち上げられてから、リセット信号生成回路７は、
ＭＣデータ１３に基づいて、ＭＣ信号１２の５番目のパ
ルスでＲＡＳを立ち下げるリセット信号１９を生成す
る。このため、ＭＣの周期が１０nsのとき、図７（ａ）
に示すように、パルス幅５０nsのＲＡＳ信号１７が出力
される。
エスト信号１６とＭＣ信号１２とによってＲＡＳ信号１
７が立ち上げられてから、リセット信号生成回路７は、
ＭＣデータ１３に基づいて、ＭＣ信号１２の５番目のパ
ルスでＲＡＳを立ち下げるリセット信号１９を生成す
る。このため、ＭＣの周期が１０nsのとき、図７（ａ）
に示すように、パルス幅５０nsのＲＡＳ信号１７が出力
される。
【００２８】この状態でＭＣ信号１２の周期が９nsに変
化したとする。この場合、ＭＣデータ１３が、“１００
０”となるので、リセット信号生成回路７は、ＲＡＳ信
号１７の立ち下がりポイントが、ＲＡＳ信号１７を立ち
上げてからＭＣ信号１２の６番目となるように変更して
リセット信号１９を生成する。これにより、ＭＣの周期
が９nsのとき、図７（ｂ）に示すように、パルス幅５４
nsのＲＡＳ信号１７が出力され、最小パルス幅５０nsを
満足するＲＡＳ信号１７を得ることができる。
化したとする。この場合、ＭＣデータ１３が、“１００
０”となるので、リセット信号生成回路７は、ＲＡＳ信
号１７の立ち下がりポイントが、ＲＡＳ信号１７を立ち
上げてからＭＣ信号１２の６番目となるように変更して
リセット信号１９を生成する。これにより、ＭＣの周期
が９nsのとき、図７（ｂ）に示すように、パルス幅５４
nsのＲＡＳ信号１７が出力され、最小パルス幅５０nsを
満足するＲＡＳ信号１７を得ることができる。
【００２９】同様に、ＭＣ信号１２の周期が８ns、７ns
に変更された場合にも、リセット信号生成回路７は、Ｍ
Ｃデータ１３に基づいて、ＲＡＳ信号１７の立ち下がり
ポイントを、ＲＡＳ信号１７を立ち上げてからＭＣ信号
１２のそれぞれ７番目、８番目となるように変更してリ
セット信号１９を生成する。これにより、図７（ｃ）、
図７（ｄ）に示すように、ＲＡＳ信号１７のパルス幅が
５６nsに変更される。
に変更された場合にも、リセット信号生成回路７は、Ｍ
Ｃデータ１３に基づいて、ＲＡＳ信号１７の立ち下がり
ポイントを、ＲＡＳ信号１７を立ち上げてからＭＣ信号
１２のそれぞれ７番目、８番目となるように変更してリ
セット信号１９を生成する。これにより、図７（ｃ）、
図７（ｄ）に示すように、ＲＡＳ信号１７のパルス幅が
５６nsに変更される。
【００３０】ちなみに、ＭＣ信号の周期が１０nsから９
nsに変化したとき、仮に、ＭＣが１０nsの場合と同様に
ＭＣ信号１２の５番目のパルスでＲＡＳ信号１７を立ち
下げるようにすると、ＲＡＳ信号１７のパルス幅は４５
nsとなり、ＲＡＳ信号の最小パルス幅５０nsを満足する
ことができなくなる。同様に、ＭＣ信号の周期が８ns、
７nsの場合も、ＲＡＳ信号りパルス幅はそれぞれ４０n
s、３５nsとなり、ＲＡＳ信号の最小パルス幅５０nsを
満足することができなくなる。またＭＣ信号の周期が１
０ns〜７nsのすべてでＲＡＳの最小パルス幅５０nsを満
足できるように、ＭＣ信号１２の８番目で常にＲＡＳ信
号を立ち下げるように、リセット信号生成回路７のリセ
ット条件を設定すると、例えば、ＭＣ信号り周期が１０
nsの場合のＲＡＳ信号１７のパルス幅が８０nsとなり、
ＲＡＭ部３は、その性能を充分に発揮することができな
くなる。
nsに変化したとき、仮に、ＭＣが１０nsの場合と同様に
ＭＣ信号１２の５番目のパルスでＲＡＳ信号１７を立ち
下げるようにすると、ＲＡＳ信号１７のパルス幅は４５
nsとなり、ＲＡＳ信号の最小パルス幅５０nsを満足する
ことができなくなる。同様に、ＭＣ信号の周期が８ns、
７nsの場合も、ＲＡＳ信号りパルス幅はそれぞれ４０n
s、３５nsとなり、ＲＡＳ信号の最小パルス幅５０nsを
満足することができなくなる。またＭＣ信号の周期が１
０ns〜７nsのすべてでＲＡＳの最小パルス幅５０nsを満
足できるように、ＭＣ信号１２の８番目で常にＲＡＳ信
号を立ち下げるように、リセット信号生成回路７のリセ
ット条件を設定すると、例えば、ＭＣ信号り周期が１０
nsの場合のＲＡＳ信号１７のパルス幅が８０nsとなり、
ＲＡＭ部３は、その性能を充分に発揮することができな
くなる。
【００３１】前述した本発明の第１の実施例によれば、
ＭＣの周期が変更されたとき、それぞれのＭＣの周期に
応じて、ＲＡＭ部３に対して自動的に最適なタイミング
を供給することができる。また、前述した本発明の第１
の実施例は、ＭＣデータのビット数及び検出時間設定信
号の検出時間を変更することにより、メモリ制御信号の
切り替えピッチを細かく、または、あらくすることがで
きる。
ＭＣの周期が変更されたとき、それぞれのＭＣの周期に
応じて、ＲＡＭ部３に対して自動的に最適なタイミング
を供給することができる。また、前述した本発明の第１
の実施例は、ＭＣデータのビット数及び検出時間設定信
号の検出時間を変更することにより、メモリ制御信号の
切り替えピッチを細かく、または、あらくすることがで
きる。
【００３２】図８は本発明の第２の実施例の構成を示す
ブロック図、図９は変換テーブルの内容を説明する図で
ある。図８において、４は変換テーブルであり、他の符
号は図１の場合と同一である。
ブロック図、図９は変換テーブルの内容を説明する図で
ある。図８において、４は変換テーブルであり、他の符
号は図１の場合と同一である。
【００３３】図８に示す本発明の第２の実施例は、ＭＣ
検出回路１と、タイミング生成回路２と、ＲＡＭ部３
と、変換テーブル４とにより構成されており、変換テー
ブル４は、プログラム内蔵であり、図９に示すようにＭ
Ｃデータ１３のそれぞれに対応してメモリ制御信号１４
の切り替えポイントを設定したテーブルである。また、
図８におけるＭＣ検出回路１の動作及びＭＣデータ１３
は、前述した本発明の第１の実施例と同一である。
検出回路１と、タイミング生成回路２と、ＲＡＭ部３
と、変換テーブル４とにより構成されており、変換テー
ブル４は、プログラム内蔵であり、図９に示すようにＭ
Ｃデータ１３のそれぞれに対応してメモリ制御信号１４
の切り替えポイントを設定したテーブルである。また、
図８におけるＭＣ検出回路１の動作及びＭＣデータ１３
は、前述した本発明の第１の実施例と同一である。
【００３４】変換テーブル４のフォーマットは特に規定
されないが、図９に示す例ではＭＣ信号１２の各ポイン
トを“１”または“０”に設定するものとして説明す
る。
されないが、図９に示す例ではＭＣ信号１２の各ポイン
トを“１”または“０”に設定するものとして説明す
る。
【００３５】図９において、ＭＣの周期が１０nsの場合
のＭＣデータ１３は“０１１１”であり、それに対応し
た切り替えポイントデータ２０は、ＲＡＳ信号の立ち上
がり時のＭＣ信号１２を基準にして４番目までは“１”
であり、５番目からは“０”である。これはＲＡＳ信号
が立ち上がってから５番目のクロックでＲＡＳ信号を立
ち下げることを表す。
のＭＣデータ１３は“０１１１”であり、それに対応し
た切り替えポイントデータ２０は、ＲＡＳ信号の立ち上
がり時のＭＣ信号１２を基準にして４番目までは“１”
であり、５番目からは“０”である。これはＲＡＳ信号
が立ち上がってから５番目のクロックでＲＡＳ信号を立
ち下げることを表す。
【００３６】以下同様に、ＭＣ信号の周期が９nsの場
合、ＲＡＳ信号が立ち上がってから６番目のクロック
で、ＭＣ信号の周期が８nsの場合、ＲＡＳ信号が立ち上
がってから７番目のクロックで、ＭＣ信号の周期が７ns
の場合、ＲＡＳ信号が立ち上がってから８番目のクロッ
クで、それぞれＲＡＳ信号を立ち下げることになる。
合、ＲＡＳ信号が立ち上がってから６番目のクロック
で、ＭＣ信号の周期が８nsの場合、ＲＡＳ信号が立ち上
がってから７番目のクロックで、ＭＣ信号の周期が７ns
の場合、ＲＡＳ信号が立ち上がってから８番目のクロッ
クで、それぞれＲＡＳ信号を立ち下げることになる。
【００３７】タイミング生成回路２は、ＭＣデータ１３
に基づいて変換テーブル４によって生成された、前記切
り替えポイントデータ２０及びＭＣ信号１２により、Ｍ
Ｃ信号の周期に対応したＲＡＳ信号を、前述した本発明
の第１の実施例の場合と同様に生成してＲＡＭ部３に供
給する。
に基づいて変換テーブル４によって生成された、前記切
り替えポイントデータ２０及びＭＣ信号１２により、Ｍ
Ｃ信号の周期に対応したＲＡＳ信号を、前述した本発明
の第１の実施例の場合と同様に生成してＲＡＭ部３に供
給する。
【００３８】この本発明の第２の実施例によれば、ＲＡ
Ｍ部のタイミング仕様が変更になった場合にも、変換テ
ーブルのプログラム変更のみで対応することができるた
め、ハードウエアの変更を行う場合に比べてその対応が
容易となる。
Ｍ部のタイミング仕様が変更になった場合にも、変換テ
ーブルのプログラム変更のみで対応することができるた
め、ハードウエアの変更を行う場合に比べてその対応が
容易となる。
【００３９】図１０は本発明の第３の実施例の構成を示
すブロック図、図１１はＲＡＭ部におけるメモリ情報生
成回路の構成を示す図であり、図の符号は図１の場合と
同一である。
すブロック図、図１１はＲＡＭ部におけるメモリ情報生
成回路の構成を示す図であり、図の符号は図１の場合と
同一である。
【００４０】この本発明の第３の実施例は、前述した本
発明の第１の実施例と同様に、ＭＣ信号１２及びＭＣデ
ータ１３によって、メモリ制御信号１４を生成するが、
タイミング生成回路２が、ＲＡＭ部３からのメモリ情報
２１を受け取り、このメモリ情報２１を使用して、ＲＡ
Ｍのアクセスタイム及びＲＡＭの種類（ダイナミックＲ
ＡＭ、スタティクＲＡＭ）の違いに対応したタイミング
生成を行うものである。
発明の第１の実施例と同様に、ＭＣ信号１２及びＭＣデ
ータ１３によって、メモリ制御信号１４を生成するが、
タイミング生成回路２が、ＲＡＭ部３からのメモリ情報
２１を受け取り、このメモリ情報２１を使用して、ＲＡ
Ｍのアクセスタイム及びＲＡＭの種類（ダイナミックＲ
ＡＭ、スタティクＲＡＭ）の違いに対応したタイミング
生成を行うものである。
【００４１】メモリ情報２１は、図１１に示すように、
ＲＡＭ部３に使用されるＲＡＭのアクセスタイム及びＲ
ＡＭの種類に応じて、メモリ情報２１を構成するそれぞ
れのビットを“１”または“０”にＲＡＭ部３の内部で
設定するすることにより生成される。図１１に示す例
は、ＲＡＭ部がダイナミックＲＡＭであり、そのアクセ
スタイムとして６０nsを設定した例を示している。ダイ
ナミックＲＡＭで、アクセスタイムが１００nsである場
合、メモリ情報２１は“０００”とされ、タイミング生
成回路２は、これに対応して第１の実施例の場合と同様
に、メモリ制御信号１４を生成してメモリ部３に供給す
る。
ＲＡＭ部３に使用されるＲＡＭのアクセスタイム及びＲ
ＡＭの種類に応じて、メモリ情報２１を構成するそれぞ
れのビットを“１”または“０”にＲＡＭ部３の内部で
設定するすることにより生成される。図１１に示す例
は、ＲＡＭ部がダイナミックＲＡＭであり、そのアクセ
スタイムとして６０nsを設定した例を示している。ダイ
ナミックＲＡＭで、アクセスタイムが１００nsである場
合、メモリ情報２１は“０００”とされ、タイミング生
成回路２は、これに対応して第１の実施例の場合と同様
に、メモリ制御信号１４を生成してメモリ部３に供給す
る。
【００４２】同様に、ＲＡＭ部がダイナミックＲＡＭで
アクセスタイムが８０nsの場合メモリ情報２１が“００
１”となり、ＲＡＭ部がダイナミックＲＡＭでアクセス
タイムが６０nsの場合メモリ情報２１が“０１０”とな
り、さらに、ＲＡＭ部がスタティクＲＡＭでアクセスタ
イムが３５nsの場合メモリ情報２１が“１１１”とな
り、タイミング生成回路２は、それぞれのメモリ情報２
１に対応してメモリ制御信号１４を生成してメモリ部３
に供給する。
アクセスタイムが８０nsの場合メモリ情報２１が“００
１”となり、ＲＡＭ部がダイナミックＲＡＭでアクセス
タイムが６０nsの場合メモリ情報２１が“０１０”とな
り、さらに、ＲＡＭ部がスタティクＲＡＭでアクセスタ
イムが３５nsの場合メモリ情報２１が“１１１”とな
り、タイミング生成回路２は、それぞれのメモリ情報２
１に対応してメモリ制御信号１４を生成してメモリ部３
に供給する。
【００４３】前述した本発明の第３の実施例によれば、
ＭＣの周期の相違と同様に、ＲＡＭ部のアクセスタイム
の相違及びＲＡＭの種類の相違についても、自動的に最
適な制御タイミングを設定することができる。
ＭＣの周期の相違と同様に、ＲＡＭ部のアクセスタイム
の相違及びＲＡＭの種類の相違についても、自動的に最
適な制御タイミングを設定することができる。
【００４４】図１２は本発明の第４の実施例の構成を示
すブロック図、図１３はＭＣ検出回路の構成を示すブロ
ック図であり、図の符号は図１、図２の場合と同一であ
る。この本発明の第４の実施例は、本発明の第１の実施
例におけるＭＣ検出回路１に抑止信号２２を入力するこ
とにより、ＭＣ信号１２の周期が変更された場合にも、
ＭＣデータ１３を変更しないようにしたものである。
すブロック図、図１３はＭＣ検出回路の構成を示すブロ
ック図であり、図の符号は図１、図２の場合と同一であ
る。この本発明の第４の実施例は、本発明の第１の実施
例におけるＭＣ検出回路１に抑止信号２２を入力するこ
とにより、ＭＣ信号１２の周期が変更された場合にも、
ＭＣデータ１３を変更しないようにしたものである。
【００４５】図１３に示すＭＣ検出回路１は、抑止信号
２２が“Ｌ”の場合、図２により説明した場合と全く同
様に動作する。抑止信号２２が“Ｈ”の場合、ＭＣ検出
回路１は、第１の実施例と同様に、検出時間設定信号１
１及びＭＣ信号１２によりカウンタ５を動作させてカウ
ントデータ１５を検出し、ＭＣデータ用フリップフロッ
プ６にカウントデータ１５の上位４ビット（２6〜２3）
をセットしようとするが、ＭＣデータ用フリップフロッ
プ６のセット信号である検出時間設定信号１１に抑止信
号２２とのＡＮＤゲートを追加されているので、検出し
たカウントデータがフリップフロップ６にセットされな
い。このため、フリップフロップ６は、保持されている
前のＭＣデータ１３をそのまま出力することになる。
２２が“Ｌ”の場合、図２により説明した場合と全く同
様に動作する。抑止信号２２が“Ｈ”の場合、ＭＣ検出
回路１は、第１の実施例と同様に、検出時間設定信号１
１及びＭＣ信号１２によりカウンタ５を動作させてカウ
ントデータ１５を検出し、ＭＣデータ用フリップフロッ
プ６にカウントデータ１５の上位４ビット（２6〜２3）
をセットしようとするが、ＭＣデータ用フリップフロッ
プ６のセット信号である検出時間設定信号１１に抑止信
号２２とのＡＮＤゲートを追加されているので、検出し
たカウントデータがフリップフロップ６にセットされな
い。このため、フリップフロップ６は、保持されている
前のＭＣデータ１３をそのまま出力することになる。
【００４６】前述した本発明の第４の実施例によれば、
ＭＣの周期の変化に対応して変化する設定タイミング
を、ＭＣの周期が変化しても変化させないようにするこ
とができるので、メモリ制御信号１４をＭＣの周期の変
化に追随させて変化させることができ、これによりＲＡ
Ｍ部のタイミングマージンテストを行うことが可能であ
る。
ＭＣの周期の変化に対応して変化する設定タイミング
を、ＭＣの周期が変化しても変化させないようにするこ
とができるので、メモリ制御信号１４をＭＣの周期の変
化に追随させて変化させることができ、これによりＲＡ
Ｍ部のタイミングマージンテストを行うことが可能であ
る。
【００４７】前述したような抑止信号は、タイミング生
成回路に入力しても同様に設定タイミングを変化させな
いようにすることができ、同様な効果を得ることができ
る。また、前述した本発明の第２及び第３の実施例につ
いても、抑止信号を入力するようにすることができ、こ
れによりこれらの実施例においても、ＲＡＭ部のタイミ
ングマージンテストを行うことが可能である。
成回路に入力しても同様に設定タイミングを変化させな
いようにすることができ、同様な効果を得ることができ
る。また、前述した本発明の第２及び第３の実施例につ
いても、抑止信号を入力するようにすることができ、こ
れによりこれらの実施例においても、ＲＡＭ部のタイミ
ングマージンテストを行うことが可能である。
【００４８】
【発明の効果】以上説明したように本発明によれば、Ｍ
Ｃ周期の変更時に行うレジスタへのメモリ制御情報の再
設定作業を不要にして、自動的にＲＡＭ部に対するメモ
リ制御信号のタイミングを最適に設定することができる
ため、システム変更作業を簡略化することができる。
Ｃ周期の変更時に行うレジスタへのメモリ制御情報の再
設定作業を不要にして、自動的にＲＡＭ部に対するメモ
リ制御信号のタイミングを最適に設定することができる
ため、システム変更作業を簡略化することができる。
【００４９】また、メモリ装置のタイミングマージンテ
ストを容易に行うことができるので、メモリ装置の信頼
性の向上を図ることができる。
ストを容易に行うことができるので、メモリ装置の信頼
性の向上を図ることができる。
【図１】本発明の第１の実施例の構成を示すブロック図
である。
である。
【図２】ＭＣ検出回路の構成の一例を示すブロック図で
ある。
ある。
【図３】ＭＣ検出回路の動作を説明するタイミングチャ
ートである。
ートである。
【図４】ＭＣとＭＣデータとの対応関係を説明する図で
ある。
ある。
【図５】タイミング生成回路の構成の一例を示すブロッ
ク図である。
ク図である。
【図６】ＭＣデータとリセット条件との対応を説明する
図である。
図である。
【図７】タイミング生成回路の動作を説明するフローチ
ャートである。
ャートである。
【図８】本発明の第２の実施例の構成を示すブロック図
である。
である。
【図９】変換テーブルの内容を説明する図である。
【図１０】本発明の第３の実施例の構成を示すブロック
図である。
図である。
【図１１】ＲＡＭ部におけるメモリ情報生成回路の構成
を示す図である。
を示す図である。
【図１２】本発明の第４の実施例の構成を示すブロック
図である。
図である。
【図１３】図１２のＭＣ検出回路の構成を示すブロック
図である。
図である。
１ ＭＣ検出回路 ２ タイミング生成回路 ３ ＲＡＭ部 ４ 変換テーブル ５ カウンタ ６ ＭＣデータ用フリップフロップ ７ リセット信号生成回路 ８ ＲＡＳ信号用フリップフロップ
Claims (4)
- 【請求項１】 基本クロックの周期に同期したメモリ制
御信号を生成するメモリ装置において、前記基本クロッ
クの周期を検出する回路と、基本クロックの周期の変化
に応じて、メモリ制御信号を最適なタイミングに設定す
る手段とを備えることを特徴とするメモリ装置。 - 【請求項２】 前記メモリ制御信号を最適なタイミング
に設定する手段は、前記基本クロックの周期を検出する
回路により検出された基本クロックデータに基づいてメ
モリ制御信号を生成する回路手段であることを特徴とす
る請求項１記載のメモリ装置。 - 【請求項３】 前記メモリ制御信号を最適なタイミング
に設定する手段は、前記基本クロックの周期を検出する
回路により検出された基本クロックデータとメモリ制御
信号のタイミングとの関係を格納する変換テーブルに従
って、メモリ制御信号を生成するプログラム制御手段で
あることを特徴とする請求項１記載のメモリ装置。 - 【請求項４】 前記メモリ制御信号を最適なタイミング
に設定する手段の機能を抑止する手段をさらに備えるこ
とを特徴とする請求項１、２または３記載のメモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP504392A JPH05189965A (ja) | 1992-01-14 | 1992-01-14 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP504392A JPH05189965A (ja) | 1992-01-14 | 1992-01-14 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05189965A true JPH05189965A (ja) | 1993-07-30 |
Family
ID=11600406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP504392A Pending JPH05189965A (ja) | 1992-01-14 | 1992-01-14 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05189965A (ja) |
-
1992
- 1992-01-14 JP JP504392A patent/JPH05189965A/ja active Pending
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