JP3317344B2

JP3317344B2 - 遅延最適化装置並びに記録媒体

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Publication number: JP3317344B2
Application number: JP11004099A
Authority: JP
Inventors: 浩吉川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-04-16
Filing date: 1999-04-16
Publication date: 2002-08-26
Anticipated expiration: 2019-04-16
Also published as: JP2000305962A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路の遅延最
適化に関し、特に、順序回路の遅延最適化方法を実現す
るための装置、並びにプロセッサ等に当該処理を実行さ
せることのできるプログラムを記録した記録媒体に関す
る。

【０００２】

【従来の技術】論理回路の遅延最適化には、大別して、
２つの手法、即ち、フリップフロップやラッチを含む順
序回路を対象として遅延の最適化を行う手法と、フリッ
プフロップやラッチの間に存在する組み合わせ回路部分
のみを対象として遅延の最適化を行う手法がある。

【０００３】このうち、前者の遅延最適化手法の例とし
ては、特開平６−２９０２３２号公報に開示されている
もの（以下、従来例１）が挙げられる。従来例１に記載
された遅延最適化手法は、リタイミングという方法を採
用してなるものである。ここで、リタイミングとは、フ
リップフロップの位置を変更することにより、最悪遅延
を改善しようとするものである。

【０００４】

【発明が解決しようとする課題】しかし、この従来例１
の遅延最適化手法によれば、フリップフロップの位置変
更により、問題が生じることとなっていた。

【０００５】即ち、フリップフロップを含む順序回路に
おいて正しく論理を動作させるためには、フリップフロ
ップの動作を把握することが非常に重要である。詳しく
は、設計者側において、フリップフロップにおけるレー
シングの発生等をおさえるために、フリップフロップへ
のデータ入力のタイミング等について、把握している必
要がある。しかしながら、従来例１の遅延最適化手法に
おいては、その論理解析の中心たるフリップフロップの
位置を変更することとしている。そのため、設計当初の
論理回路と最適化後の論理回路とでは、当然の如く、フ
リップフロップの動作が変わることとなり、その結果、
当初の論理回路を設計した人が最適化後の論理回路の論
理解析を行おうとするときに対応がとり難く、また、一
から論理解析を行わなければならないなどの問題が生じ
ていた。

【０００６】そこで、本発明は、従来の手法とは異な
る、遅延最適化の手法を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、上述した課題
を解決するために、入力側の組合せ回路に遅延制約上の
余裕があり、且つ、出力側の組合せ回路に遅延制約違反
があるようなフリップフロップを、レベルセンシティブ
ラッチに置き換えることにより、フリップフロップにデ
ータ（入力信号）が入力されてからフリップフロップが
当該データを保持するまでの時間を出力側組合せ回路へ
割当てて、出力側組合せ回路における遅延制約違反を解
消することとした。

【０００８】詳しくは、本発明は、クロックにおける第
１レベルから第２レベルへの変化時のエッジに応じて入
力されるデータを保持するフリップフロップと、組合せ
回路とを備える順序回路における遅延を最適化するため
に、次のような遅延最適化装置を提供する。

【０００９】即ち、本発明による遅延最適化装置におい
ては、まず、条件判定手段が、特定の一のフリップフロ
ップに着目し、当該特定のフリップフロップが第１及び
第２の双方の条件を満たしているか否かを判定する。こ
こで、第１の条件とは、当該特定のフリップフロップの
入力側組合せ回路における遅延が設計上要求される制約
を所定の余裕をもって満たしていることであり、第２の
条件とは、当該フリップフロップの出力側組合せ回路に
おける遅延が前記制約に違反していることである。かか
る条件を満たす特定のフリップフロップがあった場合、
ラッチ変換手段は、当該特定フリップフロップを、クロ
ックが第１のレベルを示している際の入力データを出力
側にスルーする第１のレベルセンシティブラッチに置き
換える。より具体的には、例えば、フリップフロップが
クロックの立ち上がりエッジに応じて入力データを保持
するものである場合、第１のレベルセンシティブラッチ
は、クロックがローレベルの際の入力データを出力側に
スルーする、いわゆるローアクティブのラッチとなる。
逆に、フリップフロップがクロックの立ち下がりエッジ
に応じて入力データを保持するものである場合、第１の
レベルセンシティブラッチは、いわゆるハイアクティブ
のラッチとなる。

【００１０】また、本発明によれば、上述した遅延最適
化装置であって、前記出力側組合せ回路の後段に前記特
定のフリップフロップとは異なる他のフリップフロップ
が存在するか否かを判定し、当該他のフリップフロップ
が存在する場合には、第２のレベルセンシティブラッチ
を挿入するラッチ挿入手段を更に備える遅延最適化装置
が得られる。ここで、第２のレベルセンシティブラッチ
とは、クロックが第２のレベルを示している際の入力デ
ータを出力側にスルーするラッチであり、第１のレベル
センシティブラッチがローアクティブのラッチであるな
らば、ハイアクティブのラッチとなる。また、第２のレ
ベルセンシティブラッチの挿入される位置は、前記第１
のレベルセンシティブラッチと前記他のフリップフロッ
プとの間の所定位置である。詳しくは、上記ラッチ挿入
手段は、前記第１のレベルセンシティブラッチが入力デ
ータをスルーした際の前記第１のレベルを特定の第１レ
ベルとし、クロックサイクルにおいて当該特定の第１レ
ベルの直後に続く前記第２のレベルを特定の第２レベル
とし、クロックが当該特定の第２レベルを示している時
間を特定時間とした場合に、前記出力側組合せ回路中に
おいて、前記特定時間に最悪遅延が来るような位置を検
索し、当該検索した位置を前記所定位置として、その所
定位置に第２のレベルセンシティブラッチを挿入する。

【００１１】上述した遅延最適化装置は、一のフリップ
フロップに着目すると共に、その前後に接続された第１
及び第２の条件を満たす入力側組合せ回路及び出力側組
合せ回路に着目して、記載されている。

【００１２】これに対して、次に掲げる遅延最適化装置
は、フリップフロップの出力側に遅延制約を満たしてい
る他の組合せ回路がある場合についても考慮したもので
ある。換言すれば、かかる遅延最適化装置は、上述した
遅延最適化装置であって、前記置き換えられた第１のレ
ベルセンシティブラッチの後段に、前記出力側組合せ回
路とは異なる他の出力側組合せ回路が存在し、且つ、当
該他の出力側組合せ回路に違反がなかった場合を前提と
するものであると言える。この「他の組合せ回路」と
「出力側組合せ回路」とは、適宜、一の組合せ回路を分
割して得られるものであっても良い。

【００１３】当該遅延最適化装置においては、上記ラッ
チ挿入手段は、当該他の出力側組合せ回路の後段に更
に、前記特定のフリップフロップとは異なる他のフリッ
プフロップが存在するか否かを判定し、当該他のフリッ
プフロップが存在する場合には、前記第１のレベルセン
シティブラッチと前記他の出力側組合せ回路との間に、
クロックが第２のレベルを示している際の入力データを
出力側にスルーする第２のレベルセンシティブラッチを
挿入する。

【００１４】これら本発明の概念は、装置としても具現
化することができる。また、コンピュータ等の情報処理
装置とソフトウェアとの組合せにより、当該装置と同等
の機能を有するようにすることも可能である。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態による
遅延最適化方法を採用してなる遅延最適化装置について
図面を参照して詳細に説明する。

【００１６】本実施の形態による遅延最適化装置は、順
序回路における遅延最適化を図るためのものであり、よ
り具体的には、最適化前においてフリップフロップを含
んで構成される順序回路を対象として、必要に応じて、
フリップフロップをラッチに変換するものである。尚、
以下においては、フリップフロップとして、クロックの
立ち上がりエッジに応じて入力データ（入力信号）を保
持するものについて説明する。

【００１７】かかる遅延最適化装置は、図１に示される
ように、概略、入力装置１、データ処理装置２、記憶装
置３、出力装置４を備えている。ここで、入力装置１
は、例えば、キーボードやマウスなどであり、出力装置
４は、ディスプレイ装置等である。データ処理装置２
は、制御部２１、回路情報入力部２２、遅延解析部２
３、条件判定部２４、ラッチ変換部２５、ラッチ挿入部
２６及び回路情報出力部２７とを備え、記憶装置３は、
入力論理回路情報格納部３１、内部データベース（Ｄ
Ｂ）３２、出力論理回路情報格納部３３、ライブラリ格
納部３４及び遅延制約情報格納部３５を備えるものであ
る。記憶装置３の備える各構成要素は、個々に独立した
記憶手段であっても良いし、一の記憶装置の所定の領域
を割当てることにより構成しても良い。特に、内部ＤＢ
は、後述するように、その格納する内容が変わるもので
あるから、別個の記憶手段として設けることとしても良
い。

【００１８】詳しくは、入力論理回路情報格納部３１
は、入力論理回路情報を格納するものである。入力論理
回路情報とは、遅延最適化の対象となる順序回路の当初
の回路構成（以下、入力論理回路という。）等に関する
情報である。内部ＤＢ３２は、処理対象たるデータを一
時的に格納するものであり、具体的には、入力論理回路
情報をデータ処理装置２が扱い易いように加工してなる
ものを初期のデータとして、後述するように、遅延解析
部２３等の処理により、内容を更新されるものである。
内部ＤＢ３２の有するデータ構造としては、例えば、入
力論理回路中に含まれる各論理素子の情報及びそれらの
接続状況、並びに後述する遅延解析部による遅延解析結
果等を格納するためのフィールドを有するものが挙げら
れる。

【００１９】出力論理回路情報格納部３３は、本実施の
形態による遅延最適化装置により最適化された論理回路
の情報（出力論理回路情報）を格納するためのものであ
る。

【００２０】ライブラリ格納部３４は、入力論理回路中
に含まれる各論理回路素子、フリップフロップ（Ｆ
Ｆ）、ローアクティブ及びハイアクティブのラッチ（Ｌ
Ｌ及びＨＬ）に関する遅延情報（データを出力するのに
要する出力遅延や、ＦＦにおけるセットアップ時間な
ど）をライブラリとして格納する。一方、遅延制約情報
格納部３５は、設計上の遅延の制約に関する遅延制約情
報を格納する。具体的には、クロックサイクル等のクロ
ックに関する情報や、最適化の対象たる入力論理回路に
おける外部とのインタフェースに相当する部分の遅延情
報を格納する。これら、ライブラリ及び遅延制約情報の
内容、並びに遅延解析部２３の動作等については、以下
に示す本実施の形態中の説明のみならず、後述する実施
例においても詳細な説明がなされる。

【００２１】一方、データ処理装置２における各構成要
素は、それぞれ、次のようなものである。

【００２２】すなわち、回路情報入力部２２は、入力論
理回路情報格納部３１からの入力論理回路情報を受け
て、前述したように、遅延解析部２３等が処理し易いよ
うに加工してなるデータを、内部ＤＢ３２に設定する。

【００２３】遅延解析部２３は、内部ＤＢに格納してあ
るデータで表される論理回路に関し、ライブラリ格納部
３４及び遅延制約情報格納部３５に格納されたライブラ
リ及び遅延制約情報に基づいて、遅延計算等を行う。よ
り具体的には、論理回路中の各論理回路素子における到
着時間及び必要時間（ｒｅｑｕｉｒｅｄｔｉｍｅ）等
を計算し、その値を内部ＤＢ３２に格納されるデータに
加えるようにして、データ更新を行う。一般には、到着
時間とは、各論理回路素子などにデータが到着する時間
をいい、必要時間とは、データパス上の遅延等を考慮し
た上で、いつまでに到着しなければならないかを示す時
間をいう。この遅延解析部２３による遅延解析結果に従
い、一のフリップフロップの前段及び後段に接続される
組合せ回路を、遅延制約を満足する組合せ回路と遅延制
約違反のある組合せ回路とに分類することができる。

【００２４】条件判定部２４は、内部ＤＢ３２に格納し
てあるデータで示される論理回路に含まれる全てのフリ
ップフロップについて、各フリップフロップ毎に、次の
ような処理を行う。即ち、条件判定部２４は、特定の一
のフリップフロップに着目し、当該特定のフリップフロ
ップが第１及び第２の条件の双方を満たしているか否か
を判定する。ここで、第１の条件とは、当該特定のフリ
ップフロップの入力側に位置する組合せ回路における遅
延が、設計上要求される制約を所定の余裕をもって満た
していることである。一方、第２の条件とは、当該フリ
ップフロップの出力側に位置する組合せ回路における遅
延が、制約に違反していることである。

【００２５】ラッチ変換部２５は、条件判定部２４にお
ける判定結果に従い、第１及び第２の条件を満たす特定
のフリップフロップ（ＦＦ）を、ローアクティブのラッ
チ（ＬＬ）に変換する。このローアクティブのラッチ
は、クロックがローレベルを示している際に入力される
データを、出力側にスルーするものであり、クロックが
ハイレベルに変化した際にはデータロックし、その後ハ
イレベル中に入力データの変動があっても出力データの
変動しないものである。

【００２６】ラッチ挿入部２６は、ＭＩＮ遅延保証（最
良遅延保証）を行うために、必要に応じて、ハイアクテ
ィブのラッチ（ＨＬ）を挿入するものである。特定のフ
リップフロップをローアクティブのラッチに変換してし
まうと、特定のフリップフロップにおけるデータ保持ま
での時間を、その後段に接続された出力側組合せ回路に
貸し出すことができる一方、ＭＩＮ遅延保証を満足でき
なくなる場合がある。即ち、当該出力側組合せ回路の更
に後段に接続されたフリップフロップ（以下、他のフリ
ップフロップという。）があった場合、他のフリップフ
ロップにおけるデータ保持のタイミングは、特定のフリ
ップフロップからのデータ出力のタイミング等により定
められているのであるが、特定のフリップフロップがラ
ッチ変換されてしまうことにより、その起点となるタイ
ミングがずれ、結果として、他のフリップフロップにお
いて本来保持すべきデータとは異なるデータを保持する
こととなってしまうおそれがある。これを防ぐべく、ラ
ッチ挿入部２６は、かような他のフリップフロップがあ
る場合には、ハイアクティブのラッチを、ローアクティ
ブのラッチと他のフリップフロップとの間の所定位置に
挿入する。

【００２７】詳しくは、ラッチ挿入部２６は、まず、変
換されたローアクティブのラッチがデータをスルーした
際のローレベルの直後に続くハイレベルが供給される時
間について考慮し、その時間中に最悪遅延時間が属する
ような位置を、ラッチ変換前に遅延制約違反を有してい
た出力側組合せ回路中にて検索する。このようにして、
検索された位置が、ハイアクティブのラッチの挿入され
る所定位置となる。この処理は、その内容から理解され
るように、ラッチ変換前に遅延制約を有していた出力側
組合せ回路に対するものである。

【００２８】これに対して、ローアクティブのラッチの
後段に、もともと遅延制約を満足していた組合せ回路
（以下、他の組合せ回路という。）も接続されているこ
ともあり、更に、当該他の組合せ回路の後段にもフリッ
プフロップが配置されている場合がある。かかる場合に
は、ラッチ挿入部２６は、ローアクティブのラッチの直
後にハイアクティブのラッチを挿入する。即ち、この際
にラッチの挿入される所定位置は、ローアクティブのラ
ッチと他の組合せ回路との間である。

【００２９】回路情報出力部２７は、ラッチ変換部２５
及びラッチ挿入部２６により処理された後のデータを内
部ＤＢ３２から受けて、出力論理回路情報として出力論
理回路情報格納部３３に格納する。

【００３０】制御部２１は、回路情報入力部２２、遅延
解析部２３、条件判定部２４、ラッチ変換部２５、ラッ
チ挿入部２６、回路情報出力部２７の動作の順番等を制
御する。この制御部２１の制御により、上述した回路情
報入力部等は、次のような一連の動作を行う。

【００３１】以下、図２を主として、図３乃至図７を参
照しながら、上述した遅延最適化装置の動作について説
明する。

【００３２】まず、回路情報入力部２２により、入力論
理回路情報格納部３１に格納されている入力論理回路情
報の読出が行われ、所定の形式にデータ変換されて、内
部ＤＢ３２にその変換されたデータが設定される（ステ
ップＳ１０１）。ここで、入力論理回路情報は、図３に
示されるようなフリップフロップ５１〜５６と組合せ回
路６１及び６２とからなる論理回路に関するものであ
り、図４に示されるようにクロックサイクルがｔ₃−ｔ₁
であるようなクロックに従って動作するものであるとす
る。図３及びそれ以降の図において、フリップフロップ
はＦＦとして示されている。また、実際には、論理回路
の外部とのインターフェイスも存在するが、本実施の形
態においては参照を要しないので、図３及びそれ以降の
図においては、それらを省略してある。尚、組合せ回路
６１及び６１は、例えば、ＡＮＤ，ＯＲ，インバータ、
バッファと、それらを複合した論理回路素子の集合とし
て構成されている。

【００３３】次いで、遅延解析部２３により、各フリッ
プフロップに対して、遅延制約の設定が行われる（ステ
ップＳ１０２）。詳しくは、遅延解析部２３は、遅延制
約情報格納部３５に格納された遅延制約情報とライブラ
リ格納部３４に格納されたライブラリとを参照し、各フ
リップフロップにおける入力側の必要時間と出力側の到
着時間とを設定する。

【００３４】続いて、遅延解析部２３は、全ての論理回
路素子の到着時間及び必要時間の計算を行う（ステップ
Ｓ１０３）。詳しくは、ステップＳ１０２で設定したフ
リップフロップの到着時間を起点として、後段に向かっ
て遅延時間を加算していくことにより、各論理回路素子
における到着時間を算出する。また、ステップＳ１０２
において設定したフリップフロップの必要時間を起点と
して、前段に向かって遅延時間を減算していくことによ
り、各論理回路素子における必要時間を算出する。この
ようにして、全ての論理回路素子について遅延解析を行
うことにより、図３に示される回路を、図５に示される
ような回路であると考えることができる。即ち、遅延解
析部２３は、図３に示される組合せ回路６１を組合せ回
路６１１と遅延制約に余裕のある組合せ回路６１２とに
分類することができ、また、組合せ回路６２を遅延制約
を満足する組合せ回路６２１と遅延制約に違反する組合
せ回路６２２とに分類することができる。

【００３５】次いで、条件判定部２４が遅延解析結果に
基づいて、前述の第１及び第２の条件の双方を満たすフ
リップフロップの判定を行う（ステップＳ１０４）。こ
の判定の結果、フリップフロップ５２は、入力側組合せ
回路６１２が遅延制約に余裕のあるものであり、且つ、
出力側組合せ回路６２２が遅延制約に違反しているもの
であることから、第１及び第２の条件の双方を満たすも
のであると判定される。同様に、フリップフロップ５３
も第１及び第２の条件の双方を満たすものであると判定
される。

【００３６】ステップＳ１０４における判定の結果、ラ
ッチに変換する候補が見つかった場合、ラッチ変換部２
５は、変換候補たるフリップフロップをローアクティブ
ラッチに変換する（ステップＳ１０５）。この結果、図
６に示されるような論理回路が得られる。尚、図６及び
それ以降の図において、ローアクティブラッチは、ＬＬ
として示されている。

【００３７】その後、再び遅延解析部２３において遅延
解析が行われ（ステップＳ１０６）、遅延制約違反が解
消されているか否かについて判断が下される（ステップ
Ｓ１０７）。

【００３８】遅延解析部２３により遅延制約違反が改善
されていた場合、図７に示されるように、ラッチ挿入部
２６によるハイアクティブラッチの挿入が行われる（ス
テップＳ１０８）。尚、図７及びそれ以降の図におい
て、ハイアクティブラッチはＨＬで示されている。

【００３９】詳しくは、ローアクティブラッチ７１及び
７２に接続された組合せ回路６２２の後段には、他のフ
リップフロップ５６が更に接続されている。また、組合
せ回路６２２の後段には、組合せ回路６２１を介して、
他のフリップフロップ５４及び５５も接続されている。
しかも、組合せ回路６２２は、ラッチ変換前において遅
延制約違反のあった回路である。したがって、ラッチ挿
入部２６は、前述したように、組合せ回路６２２におけ
る最悪遅延の変化から、図７に示されるような所定の位
置を求める。詳しくは、ラッチ挿入部２６は、ローアク
ティブのラッチ７１及び７２が図４に示されるクロック
サイクルにおいてｔ₂−ｔ₃間にデータスルーしたのであ
れば、ｔ₃−ｔ₄間に最悪遅延が来るような位置を所定位
置として求める。図７に示された例において、所定の位
置は、組合せ回路６２２を組合せ回路６２２１及び６２
２２に分割する位置である。このようにして所定位置を
求めた後、ラッチ挿入部２６は、その所定位置に、ハイ
アクティブラッチ８３（８４）を挿入する。

【００４０】更に、図６に示されるように、ローアクテ
ィブラッチ７１及び７２の後段には、遅延制約をもとも
と満足していた組合せ回路６２１が接続されており、更
に後段には、他のフリップフロップ５４及び５５が接続
されている。そこで、ラッチ挿入部２６は、図７に示さ
れるように、ローアクティブラッチ７１及び７２と組合
せ回路６２１との間に、ハイアクティブラッチ８１及び
８２を挿入する。ラッチ挿入処理（ステップＳ１０８）
が終わったら、再びステップＳ１０３に戻り、遅延解析
を行い（ステップＳ１０３）、変換候補がなくなるまで
（ステップＳ１０４）、上記一連の処理を繰り返す。

【００４１】一方、ステップＳ１０７において、ラッチ
変換した結果について遅延解析を行い、遅延が改善して
いるか否か判断した結果、遅延が改善されていなかった
場合、ローアクティブラッチをもとのフリップフロップ
に戻し（ステップＳ１０９）、他の変換候補があるか否
か判定する（ステップＳ１１０）。判定の結果、変化候
補が見つかった場合には、再度、ステップＳ１０５に戻
り、上述した処理を繰り返す。

【００４２】ステップＳ１０４において変換候補が見つ
からなくなった場合、若しくは、ステップＳ１１０にお
いて変換候補が見つからなかった場合には、その時点で
内部ＤＢ３２に格納されているデータに従って、回路情
報出力部２７が出力論理回路情報を生成し、出力論理回
路情報格納部３３に出力し（ステップＳ１１１）、遅延
最適化処理を終了する。

【００４３】以上、図１に示される遅延最適化装置にお
ける動作処理について説明してきたが、これを、プログ
ラムに従う処理を実行するコンピュータ等の情報処理装
置と、順路回路における遅延を最適化するための遅延最
適化プログラムとで構成することとしても良い。

【００４４】詳しくは、たとえば、立ち上がりエッジに
応じて入力されるデータを保持するフリップフロップと
組合せ回路とを備える順序回路における遅延を最適化す
るために、遅延最適化プログラムは、次の２つの処理：
１）特定の一のフリップフロップが前述の第１及び第２
の条件との双方を満たしているか否かを判定する条件判
定処理と、２）特定のフリップフロップが第１及び第２
の条件の双方の条件を満たしている場合に、当該特定フ
リップフロップを、ローアクティブラッチに置き換える
ラッチ変換処理とをコンピュータに実行させることので
きる命令を備える。この遅延最適化プログラムは、コン
ピュータの読取可能な記録媒体に記録され、コンピュー
タは、この記録媒体に記録された遅延最適化プログラム
を読込むことにより、先の遅延最適化処理を実行する。

【００４５】この遅延最適化プログラムが、ラッチ挿入
処理をコンピュータに実行させる命令をも含んでいても
良いことは、上述した実施の形態から容易に理解される
であろう。

【００４６】

【実施例】次いで、上述した実施の形態における遅延最
適化の動作処理について、更なる理解を深めるべく、図
８乃至図１３を参照して、本発明の実施例について説明
する。

【００４７】図８を参照すると、本実施例における処理
対象の論理回路が示されている。図８に示される論理回
路は、フリップフロップ５ａ〜５ｊと、論理回路素子
（ゲート）９ａ〜９ｏを備えている。ゲート９ａ〜９ｈ
及び９ｉ〜９ｏは、組合せ回路を構成している。また、
ゲート９ａ，９ｃ，９ｅ，９ｆ，９ｇ，９ｈ，９ｉ，９
ｌ及び９ｎは、ＡＮＤゲートであり、他のゲートはＯＲ
ゲートである。

【００４８】かかる論理回路を入力論理回路として遅延
最適化をするにあたっては、上述の通り、まず、回路情
報入力部２２により入力論理回路情報の読出が行われ、
内部ＤＢへの設定が行われ、遅延解析部２３による遅延
解析が行われる。

【００４９】遅延解析部２３による遅延解析は、条件判
定部２４における条件判定の前提として行われるもので
あり、条件判定部２４における条件判定は、下記数１式
に示される余裕度が正であるか負であるかを判定するこ
とにより行われる。

【００５０】

【数１】（１）式を参照すれば理解されるように、条件判定にあ
たっては、各ゲート等における到着時間と必要時間とを
算出する必要があり、そのために、遅延解析部２３は、
まず、その計算の起点となるフリップフロップの出力側
到着時間と入力側必要時間との設定を行う必要がある。

【００５１】以下、この設定及び各ゲートにおえる到着
時間及び必要時間の算出について式を用いて説明する
が、式を簡略化するために、各式においては、次のよう
な変数を用いる。まず、ｔ_arrivalは到着時間であり、
ｔ_requiredは必要時間である。ｔ_cycleは、クロックサ
イクルであり、本実施例においては、８．０ｎｓである
として計算する。ｔ_skewは、クロックスキューであり、
本実施例においては、１．０ｎｓであるとして計算す
る。ｔ_setupは、フリップフロップのセットアップ時間
であり、本実施例においては、１．０ｎｓであるとして
計算する。ｔ_flip-flopは、フリップフロップにおける
遅延時間であり、本実施例においては、１．０ｎｓであ
るとして計算する。ｔ_gateは、ゲートにおける入力ピン
から出力ピンに至るまでのデータ遅延時間であり、本実
施例においては、２．０ｎｓであるとして計算する。ｔ
_latchは、ラッチにおける遅延時間であり、本実施例に
おいては、０．５ｎｓであるとして計算する。尚、本実
施例においては、ローアクティブラッチ及びハイアクテ
ィブラッチの遅延時間が等しく、いずれもｔ_latchであ
るとしているが、これらが異なる場合には、下記数式は
それに応じて変形されることは言うまでもない。また、
これら具体的な値を用いて計算した結果は、図９、図１
０及び図１２に随時示される。ここで、これら図におい
て、各ゲート等における到着時間と必要時間の関係は、
「到着時間／必要時間」として示してあり、特に、フリ
ップフロップやラッチにおいては、上段を出力側の「到
着時間／必要時間」とし、下段を入力側「到着時間／必
要時間」として示してある。

【００５２】これらを踏まえた上で、まず、遅延解析部
２３は、ライブラリを参照して、下記数２式に従い、フ
リップフロップの出力側到着時間を算出する。これによ
り、本実施例におけるフリップフロップの出力側到着時
間は、１ｎｓとなり、この値が各フリップフロップの出
力側到着時間として設定される。

【００５３】

【数２】また、遅延解析部２３は、遅延制約情報及びライブラリ
を参照して、下記数３式に従い、フリップフロップの入
力側必要時間を算出する。これにより、本実施例のおけ
るフリップフロップの入力側必要時間は、６ｎｓとな
り、この値が各フリップフロップの入力側必要時間とし
て設定される。

【００５４】

【数３】これらフリップフロップの出力側到着時間及び入力側必
要時間が設定されると、次いで、遅延解析部２３は、論
理回路の入力側から出力側に向かって、下記数４式乃至
数６式に従い、各ゲート等における到着時間を順に算出
していく。

【００５５】

【数４】

【００５６】

【数５】

【００５７】

【数６】フリップフロップ５ａからフリップフロップ５ｄに至る
パスを例にとり説明すると、まず、フリップフロップ５
ａ及び５ｂにおける出力側到着時間は、いずれも、１ｎ
ｓであることから、ゲート９ａにおける到着時間は、１
＋２＝３ｎｓとなる。

【００５８】次いで、ゲート９ｅに着目すると、その入
力は、ゲート９ａ及びフリップフロップ５ｃから来てお
り、（５）式及び（４）式に従うと、それぞれ、５ｎｓ
及び３ｎｓとなる。このように、経路によって到着時間
が異なる場合には、算出される到着時間のうち、最大の
ものを選択する。したがって、ゲート９ｅには、５ｎｓ
が設定される。

【００５９】ゲート９ｅの出力は、フリップフロップ５
ｄに入力される。ゲート９ｅにおける到着時間は、５ｎ
ｓであるので、（６）式に従い、フリップフロップ５ｄ
の入力側到着時間は、５ｎｓとなる。

【００６０】同様の計算は、他の各ゲート及びフリップ
フロップについても行われ、到着時間が設定される。

【００６１】これら各ゲート及びフリップフロップにお
ける到着時間が算出されると、次いで、遅延解析部２３
は、論理回路の出力側から入力側に向かって、下記数７
式乃至数９式に従い、各ゲート等における必要時間を順
に算出していく。

【００６２】

【数７】

【００６３】

【数８】

【００６４】

【数９】再び、フリップフロップ５ａ及びフリップフロップ５ｄ
間のパスを例にとり説明する。到着時間の算出は、フリ
ップフロップ５ａを起点として開始したが、必要時間の
算出にあたっては、フリップフロップ５ｄを起点とす
る。本実施例においては、フリップフロップ５ｄにおけ
る入力側必要時間は、６ｎｓである。したがって、
（７）式に従って、ゲート９ｅの必要時間は、６ｎｓと
算出される。

【００６５】また、ゲート９ｅの必要時間が６ｎｓであ
ることから、（８）式に従い、ゲート９ａの必要時間
は、４ｎｓと算出され、同様にして、（９）式に従い、
フリップフロップ５ａの出力側必要時間は、２ｎｓと算
出される。

【００６６】このようにして、他の全てのゲート及びフ
リップフロップの必要時間についても計算が行われる。

【００６７】図８に示される全ての素子について到着時
間及び必要時間を算出した結果は、図９に示される。図
９においてフリップフロップ５ａ，５ｂ及び５ｃの入力
側は、省略されているので、これらフリップフロップの
下段には、“−”が記述されている。同様にして、フリ
ップフロップ５ｊの出力側は、不明であるので、そのフ
リップフロップの上段には、“−”を記述してある。

【００６８】このような到着時間及び必要時間の算出が
行われると、次いで、条件判定部２４により、上述した
ように、（１）式に従った条件判定が行われる。これに
より、フリップフロップ５ｄ〜５ｇの前段並びにゲート
９ｉ及び９ｌが遅延制約を満たしており、ゲート９ｊ，
９ｋ，９ｍ，９ｎ及び９ｏが遅延制約に違反しているこ
とが分かり、また、上述した第１及び第２の条件を満た
しているフリップフロップが参照符号５ｄ〜５ｇで示さ
れるものであることが理解される。

【００６９】このような判定がなされると、次いで、ラ
ッチ変換部２５は、第１及び第２の条件を満たすフリッ
プフロップ５ｄ〜５ｇをローアクティブのラッチに変換
する。変換後の回路は、図１０に示される。

【００７０】このようにラッチ変換された後、再び、遅
延解析部２３による遅延解析が行われ、最悪遅延が改善
されたか否かの検討がなされる。この際、フリップフロ
ップから変換されたローアクティブのラッチにおいて、
出力側到着時間は、当然の如く、フリップフロップにお
けるそれとは異なることとなる。

【００７１】ローアクティブラッチは、クロックがロー
レベルにあるときの入力データを出力側にスルーする。
ラッチの遅延時間を考慮すると、クロックがローレベル
にあるときに入力データが入力されたなら、その時刻か
らラッチの遅延時間分だけ遅れた時間には、出力データ
が出力されることになり、また、クロックがハイレベル
にあるときに入力データが入力されたなら、クロックが
ローレベルに変化し、さらに、その後ラッチの遅延時間
分だけ遅れた時間に、出力データが出力されることにな
る。ここで、入力データが入力されるときとは、到達時
間であり、従って、ラッチの前に設けられたゲートの到
達時間となる。また、クロックがローレベルを示してい
る時間は、デューティ比が５０％であれば、クロックサ
イクルの１／２となる。これらを考慮すると、ローアク
ティブラッチの出力側到達時間は、下記数１０式で示さ
れる。クロックのデューティ比が異なれば、１／２ｔ
_cycleで示される項が変わることになるのは言うまでも
ない。

【００７２】

【数１０】（１０）式並びに図１０及び図１１を参照すると、例え
ば、ローアクティブラッチ７ａに入力データが到達する
のは、ｔ₁を０ｎｓとした場合に５ｎｓの位置、即ちク
ロックがローレベルにあるときである。この場合、フリ
ップフロップ５ｄは、次のクロックの立ち上がりエッジ
（ｔ₃）が来るまで、入力データの保持を行わないが、
ローアクティブラッチ７ａに置き換えたことにより、ラ
ッチの遅延時間０．５ｎｓを考慮すると、フリップフロ
ップ５ｄがデータ保持を行う時間よりも、２．５ｎｓ前
の時間にはデータの出力がされることとなる。従って、
ローアクティブラッチの出力側到達時間は、−２．５と
なり、その分（正確には、後述するように、後に挿入す
るハイアクティブラッチの遅延時間をも考慮した分）、
後段に位置する組合せ回路は遅延制約を緩和される。

【００７３】一方、ローアクティブラッチの入力側必要
時間は、下記数１１式に示されるように、ラッチの入力
側到達時間に等しくて良い。また、ローアクティブラッ
チの出力側必要時間と入力側到達時間は、変換される前
のフリップフロップのそれらと同じである。したがっ
て、ローアクティブラッチの入力側必要時間は、入力側
ゲートの到着時間に同じになる。

【００７４】

【数１１】このようにして各ゲート等毎に算出された到着時間／必
要時間は、図１０に記述されている。図１０を参照する
と、ラッチ変換前に比較して、ラッチ変換後の状態にお
いては、最悪遅延が改善されていることが明らかに理解
される。

【００７５】しかしながら、ローアクティブラッチの後
段には、各ゲート等を介して、フリップフロップ５ｈ，
５ｉ，５ｊが設けられている。したがって、フリップフ
ロップ５ｄ〜５ｇをローアクティブラッチ７ａ〜７ｄに
置き換えただけでは、これらフリップフロップ５ｈ，５
ｉ，５ｊにおけるデータ保持のタイミングが１クロック
ずれる可能性がある。従って、フリップフロップ５ｈ，
５ｉ，５ｊにおいて正しいタイミングでデータ保持が行
われるように、ＭＩＮ遅延保証を行わなければならな
い。

【００７６】ここで、図９及び図１０に示される回路を
比較すると、ゲート９ｉのみで構成される組合せ回路と
ゲート９ｌのみで構成される組合せ回路は、もともと遅
延制約を満たしていたものであり、他のゲートで構成さ
れる組合せ回路は、ラッチ変換により遅延制約を満たす
こととなったものであることが理解される。

【００７７】ラッチ挿入部２６は、このような各組合せ
回路における遅延制約を考慮し、もともと遅延制約を満
たしてた組合せ回路と、そうでない組合せ回路とでは取
扱いを変えて、それぞれに適する所定位置にハイアクテ
ィブラッチを挿入する。

【００７８】図１０において、もともとは遅延制約に違
反していた組合せ回路に着目し最悪遅延の変化を追って
いくと、ゲート９ｍの出力側において、クロックがハイ
レベルを示す位置に最悪遅延が来ることが理解される。
したがって、ラッチ挿入部２６は、図１２に示されるよ
うに、ゲート９ｍとゲート９ｎの間に、ハイアクティブ
ラッチ８ｅを挿入する。このとき、ハイアクティブラッ
チ８ｅについては、データスルーできる状態にデータが
入力されることになるため、出力側のみを考慮すれば良
く、従って、通常のゲートと同様にして到着時間／必要
時間を算出することができる。即ち、（５）式及び
（８）式を用いることで、かかるハイアクティブラッチ
８ｅの到着時間及び必要時間を算出することができる。

【００７９】一方、図１０において、ゲート９ｉ及びゲ
ート９ｌの夫々からなる組合せ回路は、もともと遅延制
約を満たしていた。従って、この場合、ハイアクティブ
ラッチ８ｅの挿入とは異なり、図１２に示されるよう
に、ゲート９ｉ，９ｌとラッチ７ａ〜７ｄとの間に、夫
々、ハイアクティブラッチ８ａ〜８ｄを挿入する。尚、
このようにして挿入されたハイアクティブラッチ８ａ〜
８ｄと直前のローアクティブラッチ７ａ〜７ｄは、あた
かもフリップフロップと同じように動作する。また、こ
のようにして挿入されたハイアクティブラッチの出力側
到達時間は、ラッチにおける遅延時間であり、入力側要
求時間は、特にどのような値であっても良いことから、
本実施例においては、ハイアクティブラッチの入力側到
達時間と同じ値とする。即ち、ハイアクティブラッチの
出力側到達時間及び入力側必要時間は、下記数１２及び
数１３式を用いることができる。尚、ハイアクティブラ
ッチの入力側到達時間は、入力側のローアクティブラッ
チの到着時間に同じであり、出力側必要時間は、（９）
式を用いることができる。

【００８０】

【数１２】

【００８１】

【数１３】このようにして求められた到着時間／必要時間は、図１
２に示されている。図１２を参照すれば理解されるよう
に、遅延制約違反は、解消されている。

【００８２】ここで、本実施例の付随的な効果について
図１３を用いて説明する。図１３は、図９及び図１２に
おいて、フリップフロップ５ａからフリップフロップ５
ｄ（変換後は、ラッチ７ａ）に至るパス、及びフリップ
フロップ５ｄ（同前）からフリップフロップ５ｊに至る
パスに着目し、最適化前における遅延とラッチ挿入後に
おける遅延とを比較した図である。図１３を参照すれば
理解されるように、フリップフロップ５ｄが挿入されて
いた際に考慮しなければならなかった遅延は、クロック
スキューと、フリップフロップ５ｄにおけるセットアッ
プ時間及び遅延時間であった。しかしながら、ラッチ変
換後においては、各ラッチの遅延時間のみを考慮すれば
良いこととなっており、クロックスキューを考慮しなく
ても良いこととなっている。これは、クロックスキュー
の影響によりレーシング等が生じ得る時間には、既にロ
ーアクティブラッチ７ａをデータが通過しており、且
つ、まだハイアクティブラッチ８ｅにデータが到達して
いないためである。したがって、例えば、ラッチの遅延
時間がフリップフロップのセットアップ時間及び遅延時
間等と同じであっても、ラッチのデータスルーのタイミ
ングが図１３に示されるような条件を満たす場合にあっ
ては、クロックスキューの分だけ、最悪遅延を解消する
ことができる。

【００８３】

【発明の効果】以上説明した通り、本発明によれば、立
ち上がりエッジに応じてデータ保持するフリップフロッ
プに関して、第１及び第２の条件を満たす所定のフリッ
プフロップをローアクティブラッチに変換することによ
り、フリップフロップの前段に接続されている組合せ回
路のおける余裕分を後段の遅延制約違反のある組合せ回
路に貸し出すことができ、それにより、最悪遅延を改善
することができる。

【００８４】また、変換されたラッチ及び挿入されたラ
ッチへのデータ入力タイミング等によっては、フリップ
フロップがあった場合に考慮に入れなくてはならなかっ
たクロックスキューを考慮する必要が無くなることか
ら、更なる最悪遅延改善を図ることができる。即ち、ク
ロックスキューが大きい回路に対して、本発明による遅
延最適化手法を適用すると、従来例と比してもかなり有
利な効果を得ることが出来る。

【図面の簡単な説明】

【図１】本発明の実施の形態による遅延最適化装置の構
成を示すブロック図である。

【図２】図１に示される遅延最適化装置の動作を示すフ
ローチャートである。

【図３】動作説明に用いられる図であって、最適化前の
状態の論理回路を示す図である。

【図４】対象たる論理回路のクロック情報を示す図であ
る。

【図５】図３に示される論理回路に対して、遅延解析を
行った後の状態を説明するための図である。

【図６】図５に示される論理回路に対して、ラッチ変換
を行った後の状態を説明するための図である。

【図７】図６に示される論理回路に対して、ラッチ挿入
を行った後の状態を説明するための図である。

【図８】本発明の実施例における最適化対象たる論理回
路を示す図である。

【図９】図８に示される論理回路に対して遅延解析を行
った結果を記述した図である。

【図１０】図９に示される論理回路に対して、ラッチ変
換をし、遅延解析を行った結果を記述した図である。

【図１１】ラッチ変換による出力側到達時間の変化を説
明するための図である。

【図１２】図１０に示される論理回路に対して、ラッチ
挿入した結果を示す図である。

【図１３】本発明の付随的効果を説明するための図であ
る。

【符号の説明】

１入力装置２データ処理装置２１制御部２２回路情報入力部２３遅延解析部２４条件判定部２５ラッチ変換部２６ラッチ挿入部２７回路情報出力部３記憶装置３１入力論理回路情報格納部３２内部データベース（内部ＤＢ）３３出力論理回路情報格納部３４ライブラリ格納部３５遅延制約情報格納部４出力装置５１〜５６フリップフロップ（ＦＦ）５ａ〜５ｊフリップフロップ（ＦＦ）６１，６２組合せ回路６１１，６１２組合せ回路６２１，６２２組合せ回路６２２１，６２２２組合せ回路７１，７２ローアクティブラッチ（ＬＬ）７ａ〜７ｄローアクティブラッチ（ＬＬ）８１，８２ハイアクティブラッチ（ＨＬ）８ａ〜８ｅハイアクティブラッチ（ＨＬ）９ａ〜９ｏ論理回路素子（ゲート）

Claims

(57)【特許請求の範囲】

【請求項１】クロックにおける第１レベルから第２レ
ベルへの変化時のエッジに応じて入力されるデータを保
持するフリップフロップと、組合せ回路とを有する順序
回路における遅延を最適化するための遅延最適化装置で
あって、前記順序回路に関する情報を入力論理回路情報として受
けて、前記順序回路における遅延を解析する遅延解析手
段と、前記順序回路に含まれるフリップフロップのうちの特定
の一のフリップフロップに着目し、当該特定のフリップ
フロップが第１及び第２の条件の双方を満たしているか
否かを判定するための条件判定手段であって、前記第１
の条件は、当該特定のフリップフロップの入力側組合せ
回路における遅延が設計上要求される制約を所定の余裕
をもって満たしていることであり、前記第２の条件は、
当該フリップフロップの出力側組合せ回路における遅延
が前記制約に違反していることである、条件判定手段
と、当該条件判定手段の判定結果に従い、前記特定のフリッ
プフロップが前記双方の条件を満たしている場合に、当
該特定フリップフロップを、クロックが第１のレベルを
示している際の入力データを出力側にスルーする第１の
レベルセンシティブラッチに置き換えるためのラッチ変
換手段とを備えることを特徴とする遅延最適化装置。
【請求項２】請求項１に記載の遅延最適化装置であっ
て、前記順序回路を入力論理回路情報として格納するための
入力論理回路情報格納手段と、処理対象たるデータを一時的に格納する内部データベー
スと、前記内部データベースに、当該入力論理回路情報格納手
段からの入力論理回路情報を設定する回路情報入力手段
とを更に備え、前記遅延解析手段、前記条件判定手段及び前記ラッチ変
換手段は、前記内部データベースに格納された入力論理
回路情報に基づいて、各手段の処理を実行すると共に、
前記内部データベースに格納される入力論理回路情報を
更新するものであることを特徴とする遅延最適化装置。
【請求項３】請求項１に記載の遅延最適化装置であっ
て、前記入力論理回路情報に基づいて、前記出力側組合せ回
路の後段に前記特定のフリップフロップとは異なる他の
フリップフロップが存在する場合に、クロックが第２の
レベルを示している際の入力データを出力側にスルーす
る第２のレベルセンシティブラッチを、前記第１のレベ
ルセンシティブラッチと前記他のフリップフロップとの
間の所定位置に挿入するためのラッチ挿入手段を更に備
えることを特徴とする遅延最適化装置。
【請求項４】請求項３に記載の遅延最適化装置におい
て、前記ラッチ挿入手段は、前記第１のレベルセンシティブ
ラッチが入力データをスルーした際の前記第１のレベル
を特定の第１レベルとし、クロックサイクルにおいて当
該特定の第１レベルの直後に続く前記第２のレベルを特
定の第２レベルとし、クロックが当該特定の第２レベル
を示している時間を特定時間とした場合に、前記出力側
組合せ回路中において、前記特定時間に最悪遅延が来る
ような位置を検索し、当該検索した位置を前記所定位置
とするものであることを特徴とする遅延最適化装置。
【請求項５】請求項３に記載の遅延最適化装置であっ
て、前記ラッチ挿入手段は、前記置き換えられた第１のレベ
ルセンシティブラッチの後段に、前記出力側組合せ回路
とは異なる他の出力側組合せ回路が存在し、且つ、当該
他の出力側組合せ回路に違反がなかった場合において、
当該他の出力側組合せ回路の後段に更に、前記特定のフ
リップフロップとは異なる他のフリップフロップが存在
する場合には、前記第１のレベルセンシティブラッチと
前記他の出力側組合せ回路との間に、クロックが第２の
レベルを示している際の入力データを出力側にスルーす
る第２のレベルセンシティブラッチを挿入するものであ
ることを特徴とする遅延最適化装置。
【請求項６】請求項１に記載の遅延最適化装置であっ
て、前記順序回路を構成する論理回路素子、前記フリップフ
ロップ、前記第１のレベルセンシティブラッチに関する
遅延情報を格納するライブラリと、前記クロック及び前記順序回路における設計上の遅延の
制約に関する遅延制約情報を格納する遅延制約情報格納
手段とを更に備え、前記遅延解析手段は、該ライブラリ及び遅延制約情報格
納手段に接続され、前記遅延情報及び遅延制約情報に従
って、前記遅延の解析を行うものであることを特徴とす
る遅延最適化装置。
【請求項７】請求項１に記載の遅延最適化装置におい
て、前記第１及び第２のレベルは、それぞれ、ローレベル及
びハイレベルであり、前記フリップフロップは、クロックの立ち上がりエッジ
時における入力データを保持するものであり、前記第１のレベルセンシティブラッチは、ローアクティ
ブのラッチであることを特徴とする遅延最適化装置。
【請求項８】クロックにおける第１レベルから第２レ
ベルへの変化時のエッジに応じて入力されるデータを保
持するフリップフロップと組合せ回路とを備える順序回
路における遅延を最適化する処理を、当該順序回路に関
するデータを格納可能なメモリを備え且つプログラムに
したがう処理を実行するコンピュータに対して、実行さ
せるために、特定の一のフリップフロップに着目して、当該特定のフ
リップフロップの入力側組合せ回路における遅延が設計
上要求される制約を所定の余裕をもって満たしていると
いう第１の条件と、当該フリップフロップの出力側組合
せ回路における遅延が前記制約に違反しているという第
２の条件との双方を、当該特定のフリップフロップが満
たしているか否かを判定する条件判定処理と、前記特定のフリップフロップが前記双方の条件を満たし
ている場合に、当該特定フリップフロップを、クロック
が第１のレベルを示している際の入力データを出力側に
スルーする第１のレベルセンシティブラッチに置き換え
るラッチ変換処置とを前記コンピュータに実行させる命令を含む遅延最適化
プログラムを記録した、前記コンピュータの読取可能な
記録媒体。
【請求項９】請求項８に記載の記録媒体であって、遅延最適化プログラムは、前記出力側組合せ回路の後段に前記特定のフリップフロ
ップとは異なる他のフリップフロップが存在する場合
に、クロックが第２のレベルを示している際の入力デー
タを出力側にスルーする第２のレベルセンシティブラッ
チを、前記第１のレベルセンシティブラッチと前記他の
フリップフロップとの間の所定位置に挿入するラッチ挿
入処理を前記コンピュータに実行させる命令を更に含む
ことを特徴とする記録媒体。
【請求項１０】請求項９に記載の記録媒体において、前記ラッチ挿入処理は、前記第１のレベルセンシティブラッチが入力データをス
ルーした際の前記第１のレベルを特定の第１レベルと
し、クロックサイクルにおいて当該特定の第１レベルの
直後に続く前記第２のレベルを特定の第２レベルとし、
クロックが当該特定の第２レベルを示している時間を特
定時間とした場合に、前記出力側組合せ回路中におい
て、前記特定時間に最悪遅延が来るような位置を検索
し、当該検索した位置を前記所定位置とするものであること
を特徴とする記録媒体。
【請求項１１】請求項８に記載の記録媒体であって、前記遅延最適化プログラムは、前記置き換えられた第１のレベルセンシティブラッチの
後段に、前記出力側組合せ回路とは異なる他の出力側組
合せ回路が存在し、且つ、当該他の出力側組合せ回路に
違反がなかった場合であって、当該他の出力側組合せ回
路の後段に更に、前記特定のフリップフロップとは異な
る他のフリップフロップが存在する場合に、前記第１のレベルセンシティブラッチと前記他の出力側
組合せ回路との間に、クロックが第２のレベルを示して
いる際の入力データを出力側にスルーする第２のレベル
センシティブラッチを挿入するラッチ挿入処理を前記コ
ンピュータに実行させる命令を更に含むことを特徴とす
る記録媒体。
【請求項１２】請求項８に記載の記録媒体において、前記遅延最適化プログラムは、前記第１及び第２のレベ
ルが、それぞれ、ローレベル及びハイレベルであり、前
記フリップフロップが、クロックの立ち上がりエッジ時
における入力データを保持するものであり、且つ、前記
第１のレベルセンシティブラッチが、ローアクティブの
ラッチである前記順序回路用であることを特徴とする記
録媒体。