JP2806646B2 - 論理設計検証システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は論理設計検証システムに関し、特
に論理回路に関する初期設計データについて論理検証、
故障検証及び回路規則検証を行うための論理設計検証シ
ステムに関するものである。

【０００２】

【従来技術】従来のこの種の論理検証システムでは、初
期設計データが正しく論理規格通りに設計されているか
どうか、０及び１故障が発見できるように設計されてい
るかどうか、更には回路規格を満足するように設計され
ているかどうかを検証する場合、人手に頼っている。

【０００３】そして、これ等規格を満足していなけれ
ば、回路修正が必要となり、この修正も人手により行
い、そして再度修正データについて検証を行うことを人
手により繰返しているのが実状である。

【０００４】この様に、従来の論理設計検証システム
は、解析検証処理や設計データの修正処理に人手が介在
するシステムとなっているので、時間がかかると共に人
手によるミスが避けられず、またシステムを何度も使用
する必要があり、検証効率が悪いという欠点がある。

【０００５】

【発明の目的】本発明の目的は、自動的に論理検証を行
うようにして、人手による検証、修正をなくし効率の良
い論理検証が可能な論理設計検証システムを提供するこ
とである。

【０００６】

【発明の構成】本発明による論理検証システムは、論理
検証対象論理回路における全ての入力端子に対して考え
られる入力条件の組合わせパターンを全て発生する入力
パターン発生手段と、この入力パターンを順次１パター
ンずつ前記入力端子に供給しつつシミュレーションを実
行し、前記論理検証対象論理回路の各構成要素の出力端
子における出力パターンを生成するシミュレーション手
段と、この出力パターンと正規の出力パターンとを比較
する比較手段と、この比較により出力不一致が検出され
たとき、この不一致出力から入力へ向けて回路探検を行
い出力の不一致開始箇所を検出する回路探索手段と、こ
の検出された箇所を自動的に回路修正する修正手段とを
含み、この修正手段による回路修正後の論理回路に対し
て、更に少なくとも前記シミュレーション手段、比較手
段の実行を制御するようにしたことを特徴とする。

【０００７】本発明の他の論理検証システムは、上述の
論理設計検証システムによる論理検証後の故障検証対象
論理回路における全ての入力端子に対して考えられる入
力条件の組合わせパターンを全て発生する入力パターン
発生手段と、この入力パターンを順次１パターンずつ前
記入力端子に供給しつつシミュレーションを実行し、前
記故障検証対象論理回路の各構成要素の出力端子におけ
る出力パターンを生成するシミュレーション手段と、０
（または１）故障を夫々発見すべき入出力端子のリスト
を生成する故障リスト生成手段と、これ等入出力端子全
てに対して０（または１）の論理値を設定して故障シミ
ュレーションをなす手段と、この故障シミュレーション
の出力値が全て無変化のとき、故障設定されている出力
端子に接続されている回路素子の入力端子を探索してこ
の入力端子から直接出力端子を導出する回路修正手段
と、この修正回路において前記シミュレーション手段に
より再度シミュレーションを実行するよう制御し、また
前記修正回路において再度記故障シミュレーションを実
行するよう制御する制御手段と、前記修正回路における
シミュレーション結果と故障シミュレーション結果とを
比較して出力値が一致したとき、前記回路修正手段及び
制御手段を実行制御し、出力値が不一致でかつ前記故障
シミュレーションの出力値が無変化でないとき、この不
一致または変化した出力端子に対応する入力端子につい
て前記故障リストから削除する手段と、この削除後の故
障リストに従って再度前記故障シミュレーションへ動作
を移す手段とを含み、前記故障リストの内容が全て削除
されるまで前記各手段の実行をなすようにしたことを特
徴とする。

【０００８】本発明の更に他の論理設計検証システム
は、回路規則を予め定めて格納した回路規則格納テーブ
ルと、上述の論理設計検証システムによる論理検証後の
回路規則検証対象論理回路が前記回路規則に合致するか
否かを検出する回路規則検証手段と、この検証結果が規
則違反を示すときに前記規則に従って回路修正をなす手
段とを含むことを特徴とする。

【０００９】

【実施例】以下、図面を参照しつつ本発明の実施例につ
いて詳細に説明する。

【００１０】図１は本発明の実施例のシステムブロック
図である。本実施例は、作成された論理回路に関する初
期設計データ１を入力とするエディタ２と、このエディ
タ２内の設計データをコード化するコンパイラ３と、こ
のコンパイルコードを一時的に受取るローダ４と、この
ローダ４からコードを受取り論理設計の各検証（論理検
証、故障検証、回路規則検証）を行う検証部５と、この
検証結果と予め設定されている規格データ７とを比較し
て判定する判定部６と、この判定結果にエラーが生じた
場合にどの部分の設計データが原因でエラーが発生した
のかを発見する解析部８と、エラーの原因である設計デ
ータをいかに修正するかを判断決定する修正部９とから
なる。

【００１１】論理回路の設計者は先ずエディタ２上で初
期設計データ１を作成入力する。この初期設計データ１
はコンパイラ３により検証部５に適したコードに変換さ
れてローダ４へ出力される。

【００１２】ローダ４はこのコードをそのまま検証部５
へ出力し、検証部５にて論理設計検証が行われ、その結
果が判定部６へ出力される。この判定部６では、検証結
果と規格７とが比較され、規格内容を満していれば、検
証が正常終了となる。規格内容を満していなければ、解
析部８に対して初期設計データ１内のどの部分が規格７
に合致しないかの解析要求が出される。

【００１３】解析部８では、規格７に反する部分を絞り
込んで修正内容を決定し、修正部９に対して修正指示が
出される。修正部９では、初期設計データに修正が施さ
れてエディタ２へ修正後のデータが出力される。その
後、コンパイラ３、ローダ４を介して再び検証部５にて
検証が行われ、上述の処理が繰返されることになる。

【００１４】次に、図１のシステムを用いて各検証処理
動作について詳述する。

【００１５】先ず、論理検証処理動作について図１０の
フローチャートを参照して説明する。この場合の論理規
格７（図１）が図２にデータとして示されており、また
論理検証対象の初期設定データとしての回路が図３に示
されている。尚、図２の論理規格において、＊はアンド
論理を示し、＋はオア論理を示している。

【００１６】ローダ４を経由して初期設計データである
図３に示すデータを受取った検証部５は、ステップ110
にて回路トレースを実行して、データ入力端子が４本、
クロック入力端子が１本であることを認識すると共に、
入力端子から出力端子までのレジスタ段数が３段である
ことを認識する。

【００１７】次に、ステップ111 において、シミュレー
ション用の入力値のパターンを発生する。この入力値パ
ターンは図１５に示されており、４つのデータ入力端子
Ａ，Ｂ，Ｓ，Ｔに対して“0000”〜“1111”まで順次イ
ンクリメントしたパターンであり、４つの入力端子に対
して考えられる入力条件の組合わせパターンの全てとな
っている。

【００１８】この入力パターンに、更にレジスタ段数３
段分のクロック入力CLK パターンをも図１５の如く挿入
して図１５に示される入力値パターンを生成する。

【００１９】この入力値を基に、論理記述された図２の
論理規格７に対してシミュレーションをステップ112 で
実行する。このシミュレーション実行により得られた出
力値120 として図１６に示すパターンが得られる。尚、
図１５，１６の各パターンNOは両者に対応したものであ
る。

【００２０】次に、ステップ113 において、図３に示す
初期設計データ１について図１５の入力値パターンを用
いて同様にシミュレーションを行い、そのシミュレーシ
ョンにより得られた出力値121 を図１７に示す。

【００２１】ステップ116 において、ステップ112 と11
3との両シミュレーションにより得られた出力値120 と1
21 とを比較し、一致、不一致を検出する。本例では、
パターンNO４以降は不一致であるので、ステップ115 に
より回路探索を行って不一致回路を絞込むのである。

【００２２】この絞込み方法としては、先ず出力値が異
なる出力端子から入力方向へ向けて行い、より入力端子
に近く、かつ出力値が異なるレジスタを探索するように
する。本例では、図１６と図１７とのパターンを夫々比
較すると出力Ｃが異なっており、レジスタＲＤ及びＲＣ
の各出力が共に異なっている。

【００２３】ここで、入力端子に一番近いレジスタＲＣ
をファンイン側にレジスタに到達するまでトレースし、
レジスタＲＣとレジスタＲＡ，ＲＢ，ＲＳ，ＲＴとの各
間のゲートＧＡ，ＧＢ，ＧＣに絞込むのである。

【００２４】次のステップ114 では、回路修正を行うの
であるが、このとき図３の初期設計データ１のレジスタ
ＲＣを図１３（Ａ），（Ｂ）の論理記述で表現する。
尚、図１３において、「’」は反転（ＮＯＴ）を意味す
る。

【００２５】そして、図２の論理規格の対応箇所（点線
で示す箇所）２１を変換記述した図１３（Ｃ）と、図１
３（Ｂ）とを比較する。これ等２つを一致させるために
は、レジスタＲＣの入力直前で論理反転させれば良いの
で、ゲートＧＣをアンドゲートからナンドゲートに修正
して図４の如き修正設計データを得るのである。

【００２６】再度、ステップ113 に戻りこの修正設計デ
ータについて図１５の入力値パターンを用いてシミュレ
ーションを実行する。この結果の出力値121 は図１６の
出力値パターン120 と一致するので、ステップ117 によ
り論理検証が終了する。

【００２７】尚、図１０のフローチャートにおいて、回
路トレース110 、入力値発生111 、シミュレーション11
2 ，113 の各処理は図１の検証部５にて行われ、出力一
致116 、全出力一致117の各処理は図１の判定部６にて
行われる。また、回路探索115 の処理は図１の解析部８
にて行われ、回路修正114 の処理は図１の修正部９にて
行われる。

【００２８】次に、故障検証処理動作について図１１の
フローチャートを参照して説明する。この場合の初期設
計データは先の論理検証が終了した修正済みのデータで
あって図４に示すものである。

【００２９】この故障検証とは、図４に示した初期設計
データに従って実際に製造した回路において、予め定め
られた信号ポイント（例えば、入出力端子や回路構成素
子（レジスタやゲート等）の入出力点等）に０故障（常
に０となる故障）や１故障（常に１となる故障）を発見
するために行う検証である。

【００３０】先ず、ローダ４を介して図４の初期設計デ
ータを検証部５へ供給する。検証部５はステップ210 の
回路トレースを実行して、入力端子が４本でクロック入
力端子が１本であることを認識すると共に、入力から出
力までのレジスタ段数が３であることを認識する。

【００３１】次に、ステップ211 において図１０のステ
ップ111 と同様に、図１５に示す入力値パターンを発生
する。この入力値を基にシミュレーション212 を実行し
て図１６に示す出力値230 を作成する。その後、ステッ
プ213 の故障想定ステップで図１４に示す故障リスト23
1 を作成する。この故障リストは、実際に製造された回
路上で、０，１故障を発見する必要がある回路ポイント
のリストである。

【００３２】先ず０故障検証について説明する。故障設
定ステップ214 において、図４の初期設定データに対し
て故障リスト中の０故障設定ポイント全てに０故障を設
定し、その設定状態で故障シミュレーション215 を実行
する。そのシミュレーション結果232 が図１８に示すパ
ターンであり、全て０で変化がない。

【００３３】次のステップ221 において、図１４の故障
リスト231内の０故障が設定された回路ポイントについ
て、入力が直接出力となっている端子があるかどうか判
定される。入力が直接出力されていなければ、次のステ
ップ222 で故障シミュレーションの出力値232 が全出力
無変化かどうか調べる。

【００３４】本例では無変化である。これは出力Ｃも０
故障として常に０が設定され、またクロックも０故障で
内部回路が動作しないためである。この状態が回路探索
ステップ217 により検出され、これでは０故障がいずれ
も発見できないと判定する。

【００３５】そこで、先ずクロックの０故障だけを発見
可能とするために、回路修正ステップ216 にてクロック
をそのまま直接出力する様回路変更する。図５はこの回
路修正によりクロック出力端子Ｄを追加した場合の修正
設計データである。

【００３６】その後、この修正設計データについて再び
シミュレーション212 を実行する。このときの出力値23
0 の一部パターン（NO１，２のみ）が図１９であり、図
１６の一部パターン（NO１，２）と対応しており、入出
力端子が追加されているだけである。尚、以下に述べる
シミュレーション結果を示す図２１，２３，２５，２
７，２９についても同様に図１６の一部パターンと対応
しているものとする。

【００３７】そして、故障設定214 により、再び故障リ
スト231 の０故障を全て設定して、その設定状態で故障
シミュレーション215 を再度実施する。その出力値232
の一部パターン（NO１，２のみ）が図２０である。この
とき、正常時のシミュレーション結果である図１９のパ
ターンNO２と、当該故障シミュレーション結果である図
２０のパターンNO２とを比較すると、クロックの直接出
力Ｄが異なっており、よって実際の製造回路においては
この直接出力Ｄにより、クロックCLK の０故障が発見で
きるようになるのである。

【００３８】ステップ221 では、このクロックの直接出
力Ｄが存在するので、故障削除ステップ218 へ行き、こ
こで図１４の故障リストから入力端子CLK の０故障を削
除する。クロックの０故障の発見が、端子Ｄを直接出力
する回路修正処理により可能となったためである。

【００３９】故障設定214 において、図１４の故障リス
ト中クロック入力端子CLK 以外の０故障を設定して再度
故障シミュレーション215を実施する。出力端子Ｃに０
故障が設定されているために、この故障シミュレーショ
ン結果は全出力変化しない。

【００４０】よって、ステップ222 から回路探索ステッ
プ217 へ行き、出力端子Ｃを作成しているレジスタＲＤ
の入力をトレースして、回路修正ステップ216 でクロッ
クの場合と同様に図６に示す如く出力端子Ｅを、レジス
タＲＤの入力から直接出力するよう修正する。

【００４１】この修正後、シミュレーション212 を実行
して出力値230 の一部を図２１，２３の如く得る。そし
て、再び同一の故障リストで０故障を設定し、故障シミ
ュレーション215 を行う。このときの出力値232 の一部
が図２２，２４である。

【００４２】これ等正常時のシミュレーション結果（図
２１，２３）と故障シミュレーション結果（図２２，２
４）とを比較すると（ステップ222 ）、パターンNO１５
で出力Ｅの値が異なり、その原因は図２１のパターンNO
１３の入力Ａ，Ｂの１，１の値が、図２２では０故障を
設定して０，０となっているためであり、これにより入
力端子Ａ，Ｂの各０故障が発見できる。

【００４３】また、パターンNO１６では出力値Ｃの値そ
のものが異なるので、ここでも出力端子Ｃの０故障が発
見できる。同様に出力を比較していくと、図２３と２４
とからパターンNO４７で入力端子Ｓ，Ｔの各０故障が発
見できる。

【００４４】この様にして、０故障が発見できたら、故
障削除ステップ218にて図１４の故障リストから対応０
故障が削除され、全ての０故障削除が行われたら（ステ
ップ220 ）０故障検証が終了となる。よって、図６に示
した修正後の設計データでは、図１４の故障リストに掲
げられた箇所の０故障が全て発見できることになる。

【００４５】１故障についても、図１４の故障リストに
従って１故障を設定し、図１１のフローチャートに従っ
て処理を行うことにより、当該故障リストに設定されて
いる１故障が全て発見できるようになる。

【００４６】尚、図１２において、回路トレース210 ，
入力値発生211 ，シミュレーション212 ，故障想定213
，故障設定214 ，故障シミュレーション215 ，故障削
除218の各処理は図１の検証部５で行われ、出力値一致2
19 ，全故障削除220 ，直接出力有221 ，全出力無変化2
22 の各処理が図１の判定部６にて行われる。また、回
路探索217 の処理が図１の解析部８で行われ、回路修正
216 の処理が図１の修正部９で行われる。

【００４７】次に回路規則検証の動作について図１２の
フローチャートを参照しつつ説明する。この回路検証の
初期設計データ１は論理検証及び故障検証が終了した図
８に示すデータである。

【００４８】ここで、回路規則検証時における図１の規
格７としては、「入出力バッファ要」，「ファンアウト
４以内」，「レジスタ直接出力端子接続不可」とする。

【００４９】先ず、図６に示す初期設計データの端子チ
ェック処理310 を行って入力端子直後、出力端子直前に
夫々入出力バッファの有無をステップ311 で判断する。
この例では入出力バッファが無いので、ステップ312 で
各端子に入出力バッファを夫々追加して図７に示す如く
回路修正を行う。図７において、正方形で示す素子が追
加された入出力バッファである。

【００５０】次に、ファンアウトチェック313 を実施
し、入力端子CLK が最大ファンアウト「４」をオーバし
ていることをステップ314 で検出する。よって、ステッ
プ315でここにバッファゲートを追加して図８の如く回
路修正を行う。図８において、菱形で示す素子が追加さ
れたバッファゲートである。

【００５１】そして、接続ルールチェック316 を行い、
レジスタＲＤの出力が直接外部端子Ｃに接続されている
ことを接続違反チェック317 で検出し、接続修正ステッ
プ318 でバッファゲートを挿入し、図９の様に修正す
る。

【００５２】この後、再度ファンアウトチェック313 、
接続ルールチェック316 を実施し、共に違反がなけれ
ば、ステップ319 により検証終了となる。

【００５３】尚、図１２のフローチャートにおいて、端
子チェック310 ，ファンアウトチェック313 ，接続ルー
ルチェック316 が図１の検証部５にて行われ、入出力バ
ッファ要311 ，最大ファンアウトオーバ314 ，接続違反
317 ，２連続ＯＫ319 が図１の判定部６にて行われる。
入出力バッファ追加312 ，バッファ追加315 ，接続修正
318 が図１の修正部９にて行われる。

【００５４】

【発明の効果】以上述べた如く、本発明によれば、エラ
ー解析や設計データの修正を自動的に行うようにしたの
で、人手を介在することがなくなり、短時間にかつ正確
に効率良く設計データを完成できるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例を示すシステムブロック図であ
る。

【図２】論理検証時の論理規格の例を示す図である。

【図３】論理検証時の初期設計データを示す図である。

【図４】論理検証終了後の修正設計データを示す図であ
る。

【図５】故障検証中の設計データを示す図である。

【図６】故障検証中の設計データを示す図である。

【図７】回路規則検証中の設計データを示す図である。

【図８】回路規則検証中の設計データを示す図である。

【図９】回路規則検証終了後の設計データを示す図であ
る。

【図１０】論理検証処理を示すフローチャートである。

【図１１】故障検証処理を示すフローチャートである。

【図１２】回路規則検証処理を示すフローチャートであ
る。

【図１３】（Ａ）及び（Ｂ）は論理検証時のエラー記述
の例を示し、（Ｃ）はその変換記述例を示す図である。

【図１４】故障検証時の故障リストを示す図である。

【図１５】論理検証及び故障検証時の入力値のパターン
を示す図である。

【図１６】図１５の入力値パターンを使用してシミュレ
ーションを実施したときの出力値パターンを示す図であ
る。

【図１７】論理検証時のシミュレーション結果の出力値
パターンを示す図である。

【図１８】故障シミュレーション結果を示すパターン図
である。

【図１９】故障検証時の正常シミュレーション結果の一
部を示すパターン図である。

【図２０】故障シミュレーション結果の一部を示すパタ
ーン図である。

【図２１】故障検証時の正常シミュレーション結果の一
部を示すパターン図である。

【図２２】故障シミュレーション結果の一部を示すパタ
ーン図である。

【図２３】故障検証時の正常シミュレーション結果の一
部を示すパターン図である。

【図２４】故障シミュレーション結果の一部を示すパタ
ーン図である。

【図２５】故障検証時の正常シミュレーション結果の一
部を示すパターン図である。

【図２６】故障シミュレーション結果の一部を示すパタ
ーン図である。

【図２７】故障検証時の正常シミュレーション結果の一
部を示すパターン図である。

【図２８】故障シミュレーション結果の一部を示すパタ
ーン図である。

【図２９】故障検証時の正常シミュレーション結果の一
部を示すパターン図である。

【図３０】故障シミュレーション結果の一部を示すパタ
ーン図である。

【符号の説明】

１ 初期設計データ ５ 検証部 ６ 判定部 ７ 規格 ８ 解析部 ９ 修正部

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−186970（ＪＰ，Ａ) 特開 平３−157781（ＪＰ，Ａ) 特開 昭61−187047（ＪＰ，Ａ) 特開 昭63−140969（ＪＰ，Ａ) 特開 平２−59967（ＪＰ，Ａ) 特開 平１−309182（ＪＰ，Ａ) 特開 平２−304679（ＪＰ，Ａ) 特開 平２−109171（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 17/50

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 論理検証対象論理回路における全ての入
   力端子に対して考えられる入力条件の組合わせパターン
   を全て発生する入力パターン発生手段と、この入力パタ
   ーンを順次１パターンずつ前記入力端子に供給しつつシ
   ミュレーションを実行し、前記論理検証対象論理回路の
   各構成要素の出力端子における出力パターンを生成する
   シミュレーション手段と、この出力パターンと正規の出
   力パターンとを比較する比較手段と、この比較により出
   力不一致が検出されたとき、この不一致出力から入力へ
   向けて回路探検を行い出力の不一致開始箇所を検出する
   回路探索手段と、この検出された箇所を自動的に回路修
   正する修正手段とを含み、この修正手段による回路修正
   後の論理回路に対して、更に少なくとも前記シミュレー
   ション手段、比較手段の実行を制御するようにしたこと
   を特徴とする論理設計検証システム。
2. 【請求項２】 請求項１記載の論理設計検証システムに
   よる論理検証後の故障検証対象論理回路における全ての
   入力端子に対して考えられる入力条件の組合わせパター
   ンを全て発生する入力パターン発生手段と、この入力パ
   ターンを順次１パターンずつ前記入力端子に供給しつつ
   シミュレーションを実行し、前記故障検証対象論理回路
   の各構成要素の出力端子における出力パターンを生成す
   るシミュレーション手段と、０（または１）故障を夫々
   発見すべき入出力端子のリストを生成する故障リスト生
   成手段と、これ等入出力端子全てに対して０（または
   １）の論理値を設定して故障シミュレーションをなす手
   段と、この故障シミュレーションの出力値が全て無変化
   のとき、故障設定されている出力端子に接続されている
   回路素子の入力端子を探索してこの入力端子から直接出
   力端子を導出する回路修正手段と、この修正回路におい
   て前記シミュレーション手段により再度シミュレーショ
   ンを実行するよう制御し、また前記修正回路において再
   度記故障シミュレーションを実行するよう制御する制御
   手段と、前記修正回路におけるシミュレーション結果と
   故障シミュレーション結果とを比較して出力値が一致し
   たとき、前記回路修正手段及び制御手段を実行制御し、
   出力値が不一致でかつ前記故障シミュレーションの出力
   値が無変化でないとき、この不一致または変化した出力
   端子に対応する入力端子について前記故障リストから削
   除する手段と、この削除後の故障リストに従って再度前
   記故障シミュレーションへ動作を移す手段とを含み、前
   記故障リストの内容が全て削除されるまで前記各手段の
   実行をなすようにしたことを特徴とする論理設計検証シ
   ステム。
3. 【請求項３】 回路規則を予め定めて格納した回路規則
   格納テーブルと、請求項１または２記載の論理設計検証
   システムによる論理検証後の回路規則検証対象論理回路
   が前記回路規則に合致するか否かを検出する回路規則検
   証手段と、この検証結果が規則違反を示すときに前記規
   則に従って回路修正をなす手段とを含むことを特徴とす
   る論理設計検証システム。