JP2010178204A - A/d変換器 - Google Patents
A/d変換器 Download PDFInfo
- Publication number
- JP2010178204A JP2010178204A JP2009020641A JP2009020641A JP2010178204A JP 2010178204 A JP2010178204 A JP 2010178204A JP 2009020641 A JP2009020641 A JP 2009020641A JP 2009020641 A JP2009020641 A JP 2009020641A JP 2010178204 A JP2010178204 A JP 2010178204A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- control signal
- comparators
- bubble
- duty
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0809—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of bubble errors, i.e. irregularities in thermometer codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
- H03M1/1245—Details of sampling arrangements or methods
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
【解決手段】複数の参照電圧のそれぞれとアナログ入力信号Ainとをサンプル時間でサンプリングして比較時間で比較する複数のコンパレータC1〜C7を有するA/D変換器であって、前記複数のコンパレータの出力信号O1〜O7から得られるサーモメータコードにおけるバブルを検出し、該バブルを低減するように前記複数のコンパレータの前記サンプル時間と前記比較時間の比率を調整するように構成する。
【選択図】図4
Description
図4はA/D変換器の一実施例を示すブロック図であり、3ビット並列型A/D変換器の一例を示している。
図6に示されるように、例えば、スイッチ制御信号S3を活性化してスイッチA−SWをオンすると、コンパレータ制御信号CNT1は、サンプル時間と比較時間の比率が等しい基準クロックCLKと同じ50%のデューティ比となる。
図11のデューティ調整回路における基準クロックCLK,各ノードY1,X1,Y2,X2、および、各スイッチa−SW〜e−SWを選択したときのコンパレータ制御信号CNT1は、図12のようになる。
図13に示されるように、エンコーダ200は、第一のエンコード部211、第二のエンコード部212、第三のエンコード部213、第四のエンコード部214、エラー信号生成部215、エラー訂正部216およびグレー・バイナリー変換部217を有する。
(付記1)
複数の参照電圧のそれぞれとアナログ入力信号とをサンプル時間でサンプリングして比較時間で比較する複数のコンパレータを有するA/D変換器であって、
前記複数のコンパレータの出力信号から得られるサーモメータコードにおけるバブルを検出し、該バブルを低減するように前記複数のコンパレータの前記サンプル時間と前記比較時間の比率を調整することを特徴とするA/D変換器。
付記1に記載のA/D変換器において、さらに、
前記複数のコンパレータの前記サンプル時間と前記比較時間を規定するコンパレータ制御信号を発生する制御信号発生回路を有し、該コンパレータ制御信号を前記複数のコンパレータに供給することを特徴とするA/D変換器。
付記2に記載のA/D変換器において、前記制御信号発生回路は、
前記コンパレータ制御信号の所定サイクル期間において発生する前記バブルの数をカウントし、該バブルのカウント値が小さくなるように前記コンパレータ制御信号を調整することを特徴とするA/D変換器。
付記1〜3のいずれか1項に記載のA/D変換器において、さらに、
前記複数の参照電圧を生成する参照電圧生成回路を有することを特徴とするA/D変換器。
付記1〜4のいずれか1項に記載のA/D変換器において、さらに、
前記サーモメータコードをエンコードして所定ビットのデジタル信号を出力するエンコーダを有することを特徴とするA/D変換器。
付記5に記載のA/D変換器において、
前記エンコーダは、前記サーモメータコードにおけるバブルを検出して前記制御信号発生回路に供給することを特徴とするA/D変換器。
複数の参照電圧を生成する参照電圧生成回路と、
前記各参照電圧およびアナログ入力信号をサンプリングして比較する複数のコンパレータと、
基準クロックに従って、前記複数のコンパレータを制御するコンパレータ制御信号を発生する制御信号発生回路と、
前記複数のコンパレータの出力信号から得られるサーモメータコードをエンコードして所定ビットのデジタル信号を出力するエンコーダと、を有するA/D変換器であって、
前記エンコーダは、前記サーモメータコードにおけるバブルを検出してバブル検出信号を出力するバブル検出回路を有し、
前記制御信号発生回路は、前記バブル検出信号を受け取って前記コンパレータ制御信号のデューティ比を調整するデューティ調整回路を有することを特徴とするA/D変換器。
付記7に記載のA/D変換器において、前記デューティ調整回路は、前記コンパレータ制御信号の1周期におけるサンプル時間と比較時間との比率を調整することを特徴とするA/D変換器。
付記8に記載のA/D変換器において、前記デューティ調整回路は、前記コンパレータ制御信号において、前記サンプル時間から前記比較時間に切り替わるサンプルエッジを常に同じタイミングとして前記1周期におけるサンプル時間と比較時間との比率を調整することを特徴とするA/D変換器。
付記7〜9のいずれか1項に記載のA/D変換器において、前記デューティ調整回路は、
前記基準クロックの所定サイクル期間において発生する前記バブル検出信号の数をカウントし、該バブル検出信号のカウント値が小さくなるように前記コンパレータ制御信号のデューティ比を調整することを特徴とするA/D変換器。
付記7〜10のいずれか1項に記載のA/D変換器において、前記デューティ調整回路による前記コンパレータ制御信号のデューティ比の調整は、前記A/D変換器のキャリブレーションとして該A/D変換器の動作前に行うことを特徴とするA/D変換器。
付記7〜10のいずれか1項に記載のA/D変換器において、前記デューティ調整回路による前記コンパレータ制御信号のデューティ比の調整は、前記A/D変換器の動作中にバックグラウンドで行うことを特徴とするA/D変換器。
2,102,200 エンコーダ
3,103 参照電圧生成回路
10 デューティ調整回路
11,110 デューティ調整制御ロジック
130,140 デューティ調整ブロック
150 セレクタ
Claims (9)
- 複数の参照電圧のそれぞれとアナログ入力信号とをサンプル時間でサンプリングして比較時間で比較する複数のコンパレータを有するA/D変換器であって、
前記複数のコンパレータの出力信号から得られるサーモメータコードにおけるバブルを検出し、該バブルを低減するように前記複数のコンパレータの前記サンプル時間と前記比較時間の比率を調整することを特徴とするA/D変換器。 - 請求項1に記載のA/D変換器において、さらに、
前記複数のコンパレータの前記サンプル時間と前記比較時間を規定するコンパレータ制御信号を発生する制御信号発生回路を有し、該コンパレータ制御信号を前記複数のコンパレータに供給することを特徴とするA/D変換器。 - 請求項2に記載のA/D変換器において、前記制御信号発生回路は、
前記コンパレータ制御信号の所定サイクル期間において発生する前記バブルの数をカウントし、該バブルのカウント値が小さくなるように前記コンパレータ制御信号を調整することを特徴とするA/D変換器。 - 複数の参照電圧を生成する参照電圧生成回路と、
前記各参照電圧およびアナログ入力信号をサンプリングして比較する複数のコンパレータと、
基準クロックに従って、前記複数のコンパレータを制御するコンパレータ制御信号を発生する制御信号発生回路と、
前記複数のコンパレータの出力信号から得られるサーモメータコードをエンコードして所定ビットのデジタル信号を出力するエンコーダと、を有するA/D変換器であって、
前記エンコーダは、前記サーモメータコードにおけるバブルを検出してバブル検出信号を出力するバブル検出回路を有し、
前記制御信号発生回路は、前記バブル検出信号を受け取って前記コンパレータ制御信号のデューティ比を調整するデューティ調整回路を有することを特徴とするA/D変換器。 - 請求項4に記載のA/D変換器において、前記デューティ調整回路は、前記コンパレータ制御信号の1周期におけるサンプル時間と比較時間との比率を調整することを特徴とするA/D変換器。
- 請求項5に記載のA/D変換器において、前記デューティ調整回路は、前記コンパレータ制御信号において、前記サンプル時間から前記比較時間に切り替わるサンプルエッジを常に同じタイミングとして前記1周期におけるサンプル時間と比較時間との比率を調整することを特徴とするA/D変換器。
- 請求項4〜6のいずれか1項に記載のA/D変換器において、前記デューティ調整回路は、
前記基準クロックの所定サイクル期間において発生する前記バブル検出信号の数をカウントし、該バブル検出信号のカウント値が小さくなるように前記コンパレータ制御信号のデューティ比を調整することを特徴とするA/D変換器。 - 請求項4〜7のいずれか1項に記載のA/D変換器において、前記デューティ調整回路による前記コンパレータ制御信号のデューティ比の調整は、前記A/D変換器のキャリブレーションとして該A/D変換器の動作前に行うことを特徴とするA/D変換器。
- 請求項4〜7のいずれか1項に記載のA/D変換器において、前記デューティ調整回路による前記コンパレータ制御信号のデューティ比の調整は、前記A/D変換器の動作中にバックグラウンドで行うことを特徴とするA/D変換器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009020641A JP5146340B2 (ja) | 2009-01-30 | 2009-01-30 | A/d変換器 |
US12/695,031 US8022855B2 (en) | 2009-01-30 | 2010-01-27 | Analog/digital converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009020641A JP5146340B2 (ja) | 2009-01-30 | 2009-01-30 | A/d変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010178204A true JP2010178204A (ja) | 2010-08-12 |
JP5146340B2 JP5146340B2 (ja) | 2013-02-20 |
Family
ID=42397248
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009020641A Expired - Fee Related JP5146340B2 (ja) | 2009-01-30 | 2009-01-30 | A/d変換器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8022855B2 (ja) |
JP (1) | JP5146340B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022048737A (ja) * | 2020-09-15 | 2022-03-28 | 株式会社東芝 | 半導体装置 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8106807B2 (en) * | 2010-06-07 | 2012-01-31 | Broadcom Corporation | Bubble correction in a flash analog-to-digital converter |
US8350737B2 (en) * | 2011-01-12 | 2013-01-08 | International Business Machines Corporation | Flash analog to digital converter with method and system for dynamic calibration |
CN105634451B (zh) * | 2015-12-29 | 2018-08-28 | 龙迅半导体(合肥)股份有限公司 | 一种数据时钟恢复电路及其相位插值器 |
JP2021044638A (ja) * | 2019-09-09 | 2021-03-18 | 株式会社東芝 | 電子回路 |
US11979125B2 (en) * | 2022-03-09 | 2024-05-07 | Analog Devices, Inc. | Techniques to externally control amplifier gain |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07307669A (ja) * | 1994-05-12 | 1995-11-21 | Mitsubishi Electric Corp | A/d変換装置 |
JPH1188174A (ja) * | 1997-07-18 | 1999-03-30 | Fujitsu Ltd | エンコーダ、グレー・バイナリー変換装置、グレー・バイナリー変換方法、エンコード信号の誤り訂正方法、a/d変換器、記録媒体及びa/d変換器の試験方法 |
JP2001267895A (ja) * | 2000-03-22 | 2001-09-28 | Texas Instr Japan Ltd | コンパレータ |
JP2004007134A (ja) * | 2002-05-31 | 2004-01-08 | Sony Corp | 差動増幅器及び同差動増幅器を具備する2段増幅器並びに同2段増幅器を具備するアナログ/ディジタル変換器 |
JP2006074415A (ja) * | 2004-09-02 | 2006-03-16 | Nec Electronics Corp | A/d変換器およびサンプリングクロックのデューティ制御方法 |
JP2006345405A (ja) * | 2005-06-10 | 2006-12-21 | Sony Corp | デューティ比可変回路およびこれを用いたad変換回路 |
JP2007143185A (ja) * | 2000-12-04 | 2007-06-07 | Infineon Technologies Ag | アナログ信号をデジタル信号に変換するアナログデジタル変換器および方法 |
WO2008020567A1 (fr) * | 2006-08-18 | 2008-02-21 | Panasonic Corporation | Convertisseur a/n |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6298459B1 (en) * | 1997-07-18 | 2001-10-02 | Fujitsu Limited | Analog to digital converter with encoder circuit and testing method therefor |
US6703951B2 (en) * | 1997-07-18 | 2004-03-09 | Fujitsu Limited | Analog to digital converter with encoder circuit and testing method therefor |
US6388602B1 (en) * | 2000-08-23 | 2002-05-14 | International Business Machines Corporation | Bubble and meta-stability error immune gray-code encoder for high-speed A/D converters |
US6459394B1 (en) * | 2001-05-22 | 2002-10-01 | Cirrus Logic, Inc. | Multi-bank flash ADC array with uninterrupted operation during offset calibration and auto-zero |
US7286072B2 (en) * | 2005-02-15 | 2007-10-23 | Sanyo Electric Co., Ltd. | Analog-to digital converter and analog-to digital conversion apparatus |
JP4821425B2 (ja) * | 2006-05-11 | 2011-11-24 | ソニー株式会社 | エンコード回路およびアナログ−ディジタル変換器 |
EP2043267B1 (en) * | 2006-06-08 | 2012-11-21 | National University Corporation Shizuoka University | Analog digital converter, a/d conversion stage, method for generating digital signal corresponding to analog signal, and method for generating signal indicating conversion error in the a/d conversion stage |
JP4407747B2 (ja) * | 2007-12-13 | 2010-02-03 | ソニー株式会社 | A/d変換器及び情報記録再生装置 |
US7675440B1 (en) * | 2008-04-28 | 2010-03-09 | Altera Corporation | Thermometer-code-to-binary encoders |
-
2009
- 2009-01-30 JP JP2009020641A patent/JP5146340B2/ja not_active Expired - Fee Related
-
2010
- 2010-01-27 US US12/695,031 patent/US8022855B2/en active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07307669A (ja) * | 1994-05-12 | 1995-11-21 | Mitsubishi Electric Corp | A/d変換装置 |
JPH1188174A (ja) * | 1997-07-18 | 1999-03-30 | Fujitsu Ltd | エンコーダ、グレー・バイナリー変換装置、グレー・バイナリー変換方法、エンコード信号の誤り訂正方法、a/d変換器、記録媒体及びa/d変換器の試験方法 |
JP2001267895A (ja) * | 2000-03-22 | 2001-09-28 | Texas Instr Japan Ltd | コンパレータ |
JP2007143185A (ja) * | 2000-12-04 | 2007-06-07 | Infineon Technologies Ag | アナログ信号をデジタル信号に変換するアナログデジタル変換器および方法 |
JP2004007134A (ja) * | 2002-05-31 | 2004-01-08 | Sony Corp | 差動増幅器及び同差動増幅器を具備する2段増幅器並びに同2段増幅器を具備するアナログ/ディジタル変換器 |
JP2006074415A (ja) * | 2004-09-02 | 2006-03-16 | Nec Electronics Corp | A/d変換器およびサンプリングクロックのデューティ制御方法 |
JP2006345405A (ja) * | 2005-06-10 | 2006-12-21 | Sony Corp | デューティ比可変回路およびこれを用いたad変換回路 |
WO2008020567A1 (fr) * | 2006-08-18 | 2008-02-21 | Panasonic Corporation | Convertisseur a/n |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022048737A (ja) * | 2020-09-15 | 2022-03-28 | 株式会社東芝 | 半導体装置 |
JP7341964B2 (ja) | 2020-09-15 | 2023-09-11 | 株式会社東芝 | 半導体装置 |
US11901871B2 (en) | 2020-09-15 | 2024-02-13 | Kabushiki Kaisha Toshiba | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
US20100194620A1 (en) | 2010-08-05 |
JP5146340B2 (ja) | 2013-02-20 |
US8022855B2 (en) | 2011-09-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8207772B2 (en) | Duty detection circuit and duty cycle correction circuit including the same | |
JP5146340B2 (ja) | A/d変換器 | |
US9300317B2 (en) | Adaptive delay based asynchronous successive approximation analog-to-digital converter | |
JP5407685B2 (ja) | 逐次比較型ad変換器及び逐次比較型ad変換器の動作クロック調整方法 | |
JP6085523B2 (ja) | 半導体装置及び半導体装置の動作方法 | |
KR101996491B1 (ko) | 이중 데이터 레이트 카운터 및 그를 이용한 아날로그-디지털 변환 장치와 씨모스 이미지 센서 | |
US7450049B2 (en) | Digitization apparatus | |
US7928783B2 (en) | Semiconductor integrated circuit | |
CN110299902B (zh) | 修正电路 | |
US8816888B2 (en) | Ad conversion circuit, semiconductor device, and ad conversion method | |
US10530376B2 (en) | Phase interpolation and rotation apparatus and method | |
JP2003273735A (ja) | A/d変換方法及び装置 | |
EP3707566A1 (en) | Time-to-digital converter | |
US8508274B2 (en) | Duty correction circuit | |
WO2023246567A1 (zh) | 时序转换装置、方法、写入均衡系统及计算机可读取介质 | |
US6850180B2 (en) | Asynchronous self-timed analog-to-digital converter | |
JP2014140153A (ja) | マンチェスターコード受信回路 | |
CN109905128B (zh) | 一种自适应的高速sar-adc转换时间完全利用电路及方法 | |
US11271577B1 (en) | Successive-approximation-register analog-to-digital convertor circuit | |
CN113141476A (zh) | 一种高低频串行图像数据的训练方法 | |
US6727733B2 (en) | Output driver circuit and method for adjusting a driver device | |
JP5510639B2 (ja) | Ad変換器 | |
CN110752845B (zh) | 一种量化信号时间差值电路 | |
KR100987426B1 (ko) | 전류원을 이용한 클럭 지연회로 | |
JP2005295661A (ja) | 電力用半導体素子の駆動回路および電力変換装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111027 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120821 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121004 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121030 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121112 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5146340 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151207 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |