JPH1188174A

JPH1188174A - エンコーダ、グレー・バイナリー変換装置、グレー・バイナリー変換方法、エンコード信号の誤り訂正方法、ａ／ｄ変換器、記録媒体及びａ／ｄ変換器の試験方法

Info

Publication number: JPH1188174A
Application number: JP9241376A
Authority: JP
Inventors: Saburoku Tsukamoto; 三六塚本
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1997-07-18
Filing date: 1997-09-05
Publication date: 1999-03-30
Anticipated expiration: 2017-09-05
Also published as: JP3756638B2

Abstract

(57)【要約】【課題】入力されるサーモメータコードに含まれるバブ
ルエラーの訂正機能を備え、かつ動作速度を向上させ得
るエンコーダを提供する。【解決手段】エンコード部１０１は、サーモメータコー
ドｅの論理境界を検出することにより、グレーコードＧ
のデジタル信号を生成する。グレー・バイナリー変換部
１０４は、エンコード部１０１から出力されるグレーコ
ードＧをバイナリーコードＢのデジタル信号に変換す
る。エンコード部１０１には、グレーコードＧの下位ビ
ットと上位ビットとの値が特定の関係にあるか否かを検
出することにより、該グレーコードＧに含まれるエラー
コードを検出するエラー検出部１０２と、エラー検出部
１０２で検出されたエラーコードを訂正するエラー訂正
部１０３とが備えられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、特に高速で動作
するＡ／Ｄ変換器に使用されるエンコーダに関するもの
である。

【０００２】近年、Ａ／Ｄ変換器は種々の電子機器に使
用され、そのＡ／Ｄ変換速度の向上が益々要請されてい
る。高速動作に有利な並列型及び直並列型Ａ／Ｄ変換器
は、主にアナログ入力信号とアナログ基準電圧とを比較
する複数のコンパレータと、そのコンパレータの出力信
号を複数ビットのデジタル信号に変換するエンコーダと
から構成される。そして、Ａ／Ｄ変換速度の高速化及び
Ａ／Ｄ変換精度の向上を図るために、エンコーダの動作
速度の高速化及び動作精度の向上を図る必要がある。

【０００３】

【従来の技術】Ａ／Ｄ変換器の一種類である並列型ある
いは直並列型Ａ／Ｄ変換器は、そのＡ／Ｄ変換速度にお
いて、他の形式のＡ／Ｄ変換器に対し優れている。一般
的な並列型Ａ／Ｄ変換器は、コンパレータ部と、そのコ
ンパレータの出力信号の論理境界を検出する論理境界検
出部と、エンコーダ部とから構成される。エンコーダ部
には、ＷｉｒｅｄＯＲによるＲＯＭ形式の回路が広く
採用されている。

【０００４】図３９は、並列型Ａ／Ｄ変換器の第一の従
来例として、５ビットのデジタル出力信号を出力する並
列型Ａ／Ｄ変換器を示す。高電位側基準電圧ＶRHと、低
電位側基準電圧ＶRLとの間には、３２本の抵抗Ｒが直列
に接続されている。前記抵抗Ｒは、両端に位置する抵抗
の抵抗値がその他の抵抗の抵抗値の１／２に設定されて
いる。

【０００５】前記各抵抗Ｒ間は、３１個のコンパレータ
ＣＭ１〜ＣＭ３１の一方の入力端子にそれぞれ接続され
ている。従って、各コンパレータＣＭ１〜ＣＭ３１に
は、前記基準電圧ＶRH，ＶRLを前記抵抗Ｒで抵抗分割し
た基準電圧ＶR1〜ＶR31 がそれぞれ入力される。

【０００６】前記コンパレータＣＭ１〜ＣＭ３１の他方
の入力端子にはアナログ入力信号Ａinがそれぞれ入力さ
れる。各コンパレータＣＭ１〜ＣＭ３１は、制御回路
（図示しない）から出力される制御信号に基づいて、そ
れぞれ前記基準電圧ＶR1〜ＶR31 と、アナログ入力信号
Ａinとを比較する。

【０００７】そして、各コンパレータＣＭ１〜ＣＭ３１
は、アナログ入力信号Ａinの電位が基準電圧ＶR1〜ＶR3
1 より低いとき、Ｈレベルの出力信号Ｓ１〜Ｓ３１と、
Ｌレベルの出力信号・バーＳ１〜バーＳ３１を出力す
る。

【０００８】また、アナログ入力信号Ａinの電位が基準
電圧ＶR1〜ＶR31 より高いとき、Ｌレベルの出力信号Ｓ
１〜Ｓ３１と、Ｈレベルの出力信号・バーＳ１〜バーＳ
３１を出力する。

【０００９】従って、例えばアナログ入力信号Ａinの電
位が基準電圧ＶR4より高く、基準電圧ＶR5より低いと、
コンパレータＣＭ１〜ＣＭ４は出力信号Ｓ１〜Ｓ４がＬ
レベル、出力信号・バーＳ１〜バーＳ４がＨレベルとな
るサーモメータコードを出力する。また、コンパレータ
ＣＭ５〜ＣＭ３１は出力信号Ｓ５〜Ｓ３１がＨレベル、
出力信号・バーＳ５〜バーＳ３１がＬレベルとなるサー
モメータコードを出力する。このようなコンパレータＣ
Ｍ１〜ＣＭ３１及び抵抗Ｒにより、コンパレータ部１が
構成される。

【００１０】前記コンパレータＣＭ１〜ＣＭ３１の出力
信号Ｓ１，バーＳ１〜Ｓ３１，バーＳ３１は、アドレス
デコーダとして動作する３２個のＮＯＲ回路ＤＥ０〜Ｄ
Ｅ３１に入力される。

【００１１】すなわち、前記コンパレータＣＭ１〜ＣＭ
３１の出力信号Ｓ１〜Ｓ３１は、ＮＯＲ回路ＤＥ１〜Ｄ
Ｅ３１の一方の入力端子に入力され、コンパレータＣＭ
１〜ＣＭ３１の出力信号・バーＳ１〜バーＳ３１は、Ｎ
ＯＲ回路ＤＥ０〜ＤＥ３０の他方の入力端子に入力され
る。また、ＮＯＲ回路ＤＥ０，ＤＥ３１の一方の入力端
子は、グランドＧＮＤに接続される。

【００１２】このような構成により、各ＮＯＲ回路ＤＥ
０〜ＤＥ３１は入力信号がともにＬレベルとなると、Ｈ
レベルの信号を出力し、Ｈレベルの信号を出力するＮＯ
Ｒ回路は、前記コンパレータＣＭ１〜ＣＭ３１の動作に
よりいずれか一つとなり、論理境界検出部２が構成され
る。

【００１３】前記ＮＯＲ回路ＤＥ０〜ＤＥ３１の出力信
号は、ＲＯＭで構成されるエンコード部３ａのワード線
ＷＬ０〜ＷＬ３１に出力される。前記エンコード部３ａ
には５ビットのデジタル出力信号Ｂ０〜Ｂ４に対応し
て、５本のビット線ＢＬ０〜ＢＬ４が配設される。

【００１４】そして、各ワード線ＷＬ０〜ＷＬ３１とビ
ット線ＢＬ０〜ＢＬ４との間の所定位置には、バイナリ
ーコードによる出力信号Ｂ０〜Ｂ４を出力するためのＲ
ＯＭセル４がそれぞれ接続されている。前記ＲＯＭセル
４は、図４０に示すようにＮチャネルＭＯＳトランジス
タで構成され、そのトランジスタのゲートは前記ワード
線ＷＬに接続され、ドレインは前記ビット線ＢＬに接続
され、ソースはグランドＧＮＤに接続される。

【００１５】前記ビット線ＢＬ０〜ＢＬ４はそれぞれス
イッチ回路ＳＷ０〜ＳＷ４を介して電源ＶDDに接続さ
れ、同スイッチ回路ＳＷ０〜ＳＷ４が閉路されると、各
ビット線ＢＬ０〜ＢＬ４がプリチャージされる。なお、
スイッチ回路ＳＷ０〜ＳＷ４はＰチャネルＭＯＳトラン
ジスタで構成される。

【００１６】そして、前記スイッチ回路ＳＷ０〜ＳＷ４
が開路された後に、いずれかのワード線がＨレベルとな
ると、当該ワード線に接続されたＲＯＭセル４がオンさ
れ、当該ＲＯＭセル４に接続されたビット線がＬレベル
となる。

【００１７】従って、例えばワード線ＷＬ０がＨレベル
となると、デジタル出力信号Ｂ０〜Ｂ４は「００００
０」となり、ワード線ＷＬ２がＨレベルとなると、デジ
タル出力信号Ｂ０〜Ｂ４は「０１０００」となる。

【００１８】上記のようなＡ／Ｄ変換器では、エンコー
ド部３ａにはプリチャージ動作を必要とするＲＯＭ形式
の回路が使用されているが、コンパレータ部１の動作速
度はエンコード部３ａの動作速度より遅い。従って、変
換速度を決定するのは、エンコード部３ａではなくコン
パレータ部１であるため、このようなエンコード部３ａ
が採用されている。

【００１９】このようなＡ／Ｄ変換器では、コンパレー
タ部１の出力信号は正常時には論理境界が１個所しかな
いサーモメータコードが出力されるか、あるいはすべて
同一論理となる。

【００２０】ところが、サーモメータコードにバブルエ
ラーが発生することがある。確率的に最も多く発生する
バブルエラーは、コンパレータＣＭ１〜ＣＭ３１の出力
信号バーＳ１〜バーＳ３１において、「・・１１１０１
０００・・」のように１つの出力論理が反転するもので
ある。このようなバブルエラーがＮＯＲ回路ＤＥ０〜Ｄ
Ｅ３１に入力されると、二本のワード線が同時にＨレベ
ルとなり、正常な出力信号Ｂ０〜Ｂ４が出力されない。

【００２１】特に、バイナリーコードの出力信号Ｂ０〜
Ｂ４を出力するように構成されたエンコード部３ａで
は、上記バブルエラーにより出力信号Ｂ０〜Ｂ４に大き
な誤差が生じることがある。すなわち、上記バブルエラ
ーにより図４１に示すワード線ＷＬ１４，ＷＬ１６とが
同時にＨレベルとなると、出力信号Ｂ０〜Ｂ４はオール
０となってしまい、ワード線ＷＬ１４だけがＨレベルと
なる場合あるいはワード線ＷＬ１５だけがＨレベルとな
る場合の出力信号Ｂ０〜Ｂ４に比して大きな誤差が発生
する。

【００２２】そこで、このような不具合を解決するため
に、論理境界検出部２を図４２に示す構成としたＡ／Ｄ
変換器が提案されている。このＡ／Ｄ変換器は論理境界
検出部２を構成するＮＯＲ回路ＤＥ０〜ＤＥ３１を３入
力構成とし、ｎ番目のＮＯＲ回路をＮＯＲ回路ＤＥｎと
すれば、ＮＯＲ回路ＤＥｎにはコンパレータＣＭｎの出
力信号Ｓｎと、その上位のコンパレータＣＭ（ｎ＋
１），ＣＭ（ｎ＋２）の出力信号・バーＳ（ｎ＋１），
バーＳ（ｎ＋２）を入力するように構成したものであ
る。

【００２３】このような構成により、上記のようにサー
モメータコードに異なる論理が１つ挟まれたようなバブ
ルエラーが発生した場合には、バブルエラー部分を論理
境界と判定することが防止され、いずれか一本のワード
線ＷＬだけがＨレベルとなって、出力信号Ｂ０〜Ｂ４と
して正常値あるいは正常値に近い値が出力される。

【００２４】ところが、上記のようにＮＯＲ回路ＤＥ０
〜ＤＥ３１を３入力構成としても、コンパレータＣＭ１
〜ＣＭ３１の出力信号バーＳ１〜バーＳ３１において、
例えば「・・１１１００１０００・・」あるいは「・・
１１１０１１０００・・」のように、出力論理が２つ以
上離れて反転するバブルエラーが発生した場合には、２
本のワード線を隔てた２本のワード線が同時にＨレベル
となることがある。

【００２５】そして、例えば図４１に示すワード線ＷＬ
１４，ＷＬ１７が同時にＨレベルとなると、出力信号Ｂ
０〜Ｂ４がオール０となり、ワード線ＷＬ１４〜ＷＬ１
７のいずれかがＨレベルとなる場合の出力信号Ｂ０〜Ｂ
４に比して大きな誤差が発生する。

【００２６】このような不具合を解決するために、図４
３に示すように、バイナリーコードに代えてグレーコー
ド（交番２進信号）を出力可能としたエンコード部３ｂ
を備えたＡ／Ｄ変換器が提案されている。

【００２７】前記エンコード部３ｂは、バイナリーコー
ドの出力信号Ｂ０〜Ｂ４を出力する前記エンコード部３
ａとはＲＯＭセル４の位置が異なり、いずれか一本のワ
ード線ＷＬがＨレベルとなることにより、５ビットのグ
レーコードの出力信号Ｇ０〜Ｇ４を出力する。前記サー
モメータコードを１０進数（Ｄｅｃｉｍａｌ）として認
識した場合、そのサーモメータコードに対するバイナリ
ーコード（Ｂｉｎａｒｙ）の出力信号Ｂ０〜Ｂ４と、グ
レーコード（Ｇｒａｙ）の出力信号Ｇ０〜Ｇ４との対照
関係を図４７に示す。そして、出力信号Ｇ０〜Ｇ４はグ
レーコードをバイナリーコードに変換する変換回路を介
して次段の回路に出力される。

【００２８】上記のようなＡ／Ｄ変換器では、コンパレ
ータ部１からバブルエラーが出力されて、論理境界検出
部２により、図４４において例えばワード線ＷＬ１４，
ＷＬ１７が同時にＨレベルとなっても、エンコード部３
ｂの出力信号Ｇ０〜Ｇ４はワード線ＷＬ１４のみがＨレ
ベルとなった場合と同一となる。従って、ワード線ＷＬ
１５あるいはワード線ＷＬ１６がＨレベルとなる場合が
最も確からしい値であったとしても、前記バイナリーコ
ードのエンコード部３ａのように大きな誤差が生じた出
力信号を出力することはない。

【００２９】このように３入力のＮＯＲ回路で構成され
る論理境界検出部２と、グレーコードの出力信号Ｇ０〜
Ｇ４を出力するエンコード部３ｂを備えたＡ／Ｄ変換器
では、コンパレータ部１の出力信号に上記のようなバブ
ルエラーが発生したとしても、図５０〜図５２に示すよ
うに、デジタル出力信号に発生する誤差を抑制すること
が可能となる。

【００３０】図５０は、サーモメータコードの出力論理
が１つ離れて反転するタイプｂ１のバブルエラー「・１
１１０１０００・・」が、２入力のＮＯＲ回路で構成さ
れる論理境界検出部２に入力され、その論理境界検出部
２ａの出力信号を前記エンコード部３ｂでグレーコード
に変換した場合の動作を示し、横軸は正常なサーモメー
タコードの１０進値であり、縦軸はエンコーダ部３ｂか
ら出力されるグレーコードの出力信号を１０進数に置換
した値である。

【００３１】図５１は、サーモメータコードの出力論理
が２つ離れて反転するタイプｂ２Ｈのバブルエラー「・
１１１００１０００・・」が、３入力のＮＯＲ回路で構
成される論理境界検出部２に入力され、その論理境界検
出部２の出力信号を前記エンコーダ３ｂでグレーコード
に変換した場合の動作を示し、横軸は正常なサーモメー
タコードの１０進値であり、縦軸はエンコーダ部３ｂか
ら出力されるグレーコードの出力信号を１０進数に置換
した値である。

【００３２】図５２は、サーモメータコードの「１」の
出力論理が論理境界から２つ離れて「０」に反転するタ
イプｂ２Ｌのバブルエラー「・１１１０１１０００・
・」が、３入力のＮＯＲ回路で構成される論理境界検出
部２に入力され、その論理境界検出部２の出力信号を前
記エンコーダ３ｂでグレーコードに変換した場合の動作
を示し、横軸は正常なサーモメータコードの１０進値で
あり、縦軸はエンコード部３ｂから出力されるグレーコ
ードの出力信号を１０進数に置換した値である。

【００３３】上記のように、グレーコードを出力するエ
ンコード部は、バイナリーコードを出力するエンコード
部に比して誤差を抑制することができるので、グレーコ
ードをバイナリーコードに変換する変換回路が必要とな
るにも関わらず、広く使用されている。しかし、依然と
して最も確からしいと考えられる値に対して誤差が生じ
ている。

【００３４】これを解決するために、コンパレータ部か
ら出力されるサーモメータコードに多数決回路による論
理処理を施すようにしたＡ／Ｄ変換器が提案されている
が、多数決回路の搭載がＡ／Ｄ変換器の回路規模を増大
させてしまう。そのため、回路規模の増大を抑制するた
めに、多数決回路をアナログ回路で構成することが提案
されている。（J.van de Valburg and R.J.van de Plas
sche "An 8-bit 650-MHz folding ADC,"IEEE Journal o
f Solid-State Circuits, vol.27,pp.1662-1666,Dec.19
92）しかし、このような多数決回路でも、上記タイプｂ
２Ｈ、タイプｂ２Ｌに示すような出力論理が２つ離れて
反転するバブルエラーに対しては、十分な効果を挙げら
れていない。

【００３５】また、サーモメータコードの論理境界検出
部に変則デコード論理を設定して、バブルエラーが発生
しても最も確からしいデジタル出力信号を出力するよう
にしたもの（C.W.Mangelsdorf,"A 400-MHz Input Flash
Converter with Error Correction"Journal of Solid-
State Circuits, vol.25,pp.184-191,Feb.1990）、ある
いはサーモメータコードの隣接する出力間にて行ってい
た論理境界検出を上位ビットと下位ビットとに２分割し
て行うもの（Y.Gendai et al.,"An 8b 500-MHzADC,"Dig
est of International Solid-State Circuit Conferenc
e, TPM 10.5,pp.172-173,Feb.1991 ）、また論理境界検
出部において、サーモメータコードの論理比較を１つお
きに行うことによりバブルエラーの発生を抑制するもの
（A.Matsuzawa et al.,"An 8b 600-MHz Flash A/D with
mutistage deplex gray coding ,"Symp.VLSI Circ. Di
g. Tech.Papers,pp.113-114,May.1991）等が提案されて
いる。

【００３６】上記Ａ／Ｄ変換器は、いずれもサーモメー
タコードに発生したバブルエラーを論理境界検出部で排
除あるいは訂正するものである。これに対して、バブル
エラーをエンコーダ部で訂正する構成としたものでは、
ＰチャネルＭＯＳトランジスタで構成したエンコーダ
と、ＮチャネルＭＯＳトランジスタで構成したエンコー
ダの出力信号の平均をとるようにしたツインエンコーダ
型があるが、エンコーダの回路規模が２倍となる（M.It
o et al.,"A 10bit20MS/s 3V Supply CMOS AD Converte
r ,"1994 Journal of Solid-State Circuits, vol.25,p
p.184-191,Feb.1990 ）。

【００３７】また、グレーコードをバイナリーコードに
変換するための変換回路の論理段数を削減するために、
Ｑｕａｓｉグレーコードを出力するエンコーダを採用す
ることにより、エンコーダとしての動作速度を向上させ
るようにしたもの（Y.Akazawa,"A 400MSPS 8b Flash A/
D Conversion LSI,"ISSCC Digest of Tecnical Papers,
pp.98-99,Feb.1987 ）がある。

【００３８】

【発明が解決しようとする課題】上記のように、並列型
Ａ／Ｄ変換器のエンコード部は、いずれもＷｉｒｅｄＯ
Ｒ回路によるＲＯＭ形式で構成される。この構成では、
１サイクルの動作毎にプリチャージ動作が必要となり、
そのプリチャージ動作は１サイクルの動作時間のほぼ半
分の時間を要する。従って、エンコード部の動作速度の
向上を図る上で障害となっている。

【００３９】また、エンコード部にはサーモメータコー
ドに発生するバブルエラーによる誤差を訂正する機能が
ないため、バブルエラーの訂正は主に論理境界検出部で
訂正されている。しかし、このような構成では誤差の程
度の少ないグレーコードを出力するエンコード部を使用
しても、バブルエラーによる出力信号の誤差を完全に除
去することはできないという問題点がある。

【００４０】また、上記ツインエンコーダ型では、バブ
ルエラーをエンコード部で訂正する構成であるが、エン
コード部の回路規模が２倍となるという問題点がある。
この発明の目的は、入力されるサーモメータコードに含
まれるバブルエラーの訂正機能を備え、かつ動作速度を
向上させ得るエンコーダを提供することにある。

【００４１】

【課題を解決するための手段】図１は本発明の請求項１
の原理説明図である。すなわち、エンコード部１０１
は、サーモメータコードｅの論理境界を検出することに
より、グレーコードＧのデジタル信号を生成する。グレ
ー・バイナリー変換部１０４は、前記エンコード部１０
１から出力されるグレーコードＧをバイナリーコードＢ
のデジタル信号に変換する。前記エンコード部１０１に
は、グレーコードＧの下位ビットと上位ビットとの値が
特定の関係にあるか否かを検出することにより、該グレ
ーコードＧに含まれるエラーコードを検出するエラー検
出部１０２と、前記エラー検出部１０２で検出されたエ
ラーコードを訂正するエラー訂正部１０３とが備えられ
る。

【００４２】請求項２では、前記エンコード部は、前記
サーモメータコードの論理境界を検出する多数の論理境
界検出回路と、前記論理境界検出回路とビット線との間
に介在されて、該論理境界検出回路の出力信号に基づい
てビット線からグレーコードを出力する多数のＲＯＭセ
ルとを備える。前記グレーコードの下位ビットを出力す
るビット線を複数の分解ビット線で構成し、前記各ＲＯ
Ｍセルを各分解ビット線に周期的に接続することによ
り、当該分解ビット線から出力される分解グレーコード
のいずれかと、他のビットのグレーコードとの間に、常
に前記特定の関係が設定されるようにし、前記エラー検
出部は、前記分解ビット線から出力される分解グレーコ
ードと他のビットのグレーコードとが、前記特定の関係
を満足するか否かを検出する。

【００４３】請求項３では、前記論理境界検出回路は、
１つおきのサーモメータコードを３つ以上入力する論理
ゲートで構成した。請求項４では、前記エンコード部
は、前記グレーコードの最下位ビットを出力するビット
線として、対象論理側の分解グレーコードを周期的に交
互に出力する２本の分解ビット線と、非対象論理側の分
解グレーコードを周期的に交互に出力する２本の分解ビ
ット線とを備え、前記分解ビット線はいずれか１つのビ
ット線とその他のビット線とから相補信号を出力する第
一のエンコード部と、下位から２ビット目のグレーコー
ドを出力するビット線として、対象論理側と非対象論理
側の分解グレーコードを出力する２本の分解ビット線を
備え、該分解ビット線から相補信号を出力する第二のエ
ンコード部と、下位から２ビット目のグレーコードをシ
フトして下位から３ビット目のバイナリーコードの相補
信号に相当する信号を出力する２本の分解ビット線を備
えた第三のエンコード部とを備える。

【００４４】請求項５では、相補信号を出力する前記分
解ビット線には、一方の分解ビット線の出力信号に基づ
いて、他方の分解ビット線をプリチャージするプリチャ
ージ回路を接続した。

【００４５】請求項６では、前記プリチャージ回路は、
前記分解ビット線にそれぞれプリチャージトランジスタ
を介してプリチャージ電源を供給し、相補信号を出力す
る分解ビット線のうち、Ｌレベルの信号を出力する一方
の分解ビット線の出力信号で、他方の分解ビット線に接
続されたプリチャージトランジスタをオンさせて当該分
解ビット線をプリチャージする。

【００４６】請求項７では、前記プリチャージ回路は、
前記分解ビット線にそれぞれプリチャージトランジスタ
を介してプリチャージ電源を供給し、相補信号を出力す
る分解ビット線のうちの一方の分解ビット線の出力信号
に基づいて、前記プリチャージトランジスタをカレント
ミラー動作させて、Ｌレベルを出力しない分解ビット線
をプリチャージする。

【００４７】請求項８では、前記プリチャージ回路に
は、相補信号を出力する前記分解ビット線の電位差を一
定値以内とするクランプ回路を備えた。請求項９では、
前記クランプ回路は、複数のダイオード若しくはダイオ
ード接続したＭＯＳトランジスタで構成した。

【００４８】請求項１０では、前記エンコード部は、グ
レーコードの下位ビットを前記分解グレーコードとして
生成し、前記グレー・バイナリー変換部は、前記分解グ
レーコードと、前記エラー検出部の検出信号との論理処
理に基づいて、エラーコードの訂正と同時に全ビットの
バイナリーコードを生成する。

【００４９】請求項１１では、前記グレー・バイナリー
変換部は、前記分解グレーコードのうち、上下３ビット
の範囲内の分解グレーコードを論理処理して、バイナリ
ーコードを生成する。

【００５０】請求項１２では、前記エンコーダ部の分解
ビット線は、最上位以外の少なくとも１ビット以上の分
解グレーコードに換えて分解バイナリーコードを出力す
る。請求項１３では、前記エンコーダ部の分解ビット線
は、最上位以外の少なくとも１ビット以上の分解グレー
コードに換えて分解バイナリーコードを出力し、前記エ
ラー検出部は、前記分解バイナリーコードと分解グレー
コードとが特定の関係を満足するか否かに基づいてエラ
ーコードを検出する。

【００５１】請求項１４では、複数ビットの分解グレー
コードを論理処理して、同一ビットの複数のバイナリー
コードを生成し、該複数のバイナリーコードを論理処理
して１ビットのバイナリーコードを生成する。

【００５２】請求項１５では、複数ビットの分解グレー
コードを論理処理して、同一ビットの複数のバイナリー
コードを生成する論理回路と、前記複数のバイナリーコ
ードを論理処理して１ビットのバイナリーコードを生成
する論理回路とを備えた。

【００５３】請求項１６では、それぞれ異なる電圧の基
準電圧が入力され、該基準電圧とアナログ入力電圧とを
比較して、サーモメータコードを出力する多数のコンパ
レータと、前記サーモメータコードの論理境界を検出し
た論理境界検出信号を出力する論理境界検出部と、前記
論理境界検出信号に基づいてＲＯＭセルを動作させるこ
とにより、該ＲＯＭセルに接続したビット線からデジタ
ル信号を出力するエンコーダとを備えたＡ／Ｄ変換器
で、前記エンコーダは、前記論理境界検出部の出力信号
に基づいて、グレーコードを生成するエンコード部と、
前記エンコード部から出力されるグレーコードをバイナ
リーコードに変換するグレー・バイナリー変換部とを備
え、前記エンコーダ部は、グレーコードの下位ビットと
上位ビットとの値が特定の関係にあるか否かを検出する
ことによりエラーコードを検出するエラー検出部と、前
記エラー検出部で検出されたエラーコードを訂正するエ
ラー訂正部とを備えた。

【００５４】請求項１７では、サーモメータコードの論
理境界を検出することにより、グレーコードのデジタル
信号を生成し、グレーコードの下位ビットと上位ビット
との値が特定の関係にあるか否かを検出することによ
り、該グレーコードに含まれるエラーコードを検出し、
該エラーコードをあらかじめ設定されたエラーコード処
理に基づいて訂正する。

【００５５】請求項１８では、前記グレーコードのデジ
タル信号は、１つおきで、かつ３つ以上のサーモメータ
コードの論理境界を検出することにより生成する。請求
項１９では、前記グレーコードの下位ビットの論理対象
側の出力信号を複数の系統に分解し、分解した下位ビッ
トと上位ビットとの値が特定の関係にあるか否かを検出
する。

【００５６】請求項２０では、前記グレーコードの下位
ビットの非論理対象側の出力信号を複数の系統に分解
し、分解した下位ビットと上位ビットとの値が特定の関
係にあるか否かを検出する。

【００５７】請求項２１では、サーモメータコードの論
理境界を検出することにより、グレーコードのデジタル
信号を生成し、グレーコードの下位ビットと上位ビット
との値に特定の関係が設定されるように、前記グレーコ
ードの下位ビットを論理対象側の表コードと非論理対象
側の裏コードとに分割し、さらに前記表コード及び裏コ
ードをそれぞれ複数の系統に分割し、前記各表コード及
び裏コードと上位ビットとが特定の関係にあるか否かを
検出することにより、該グレーコードに含まれるエラー
コードを検出し、該エラーコードを訂正する。

【００５８】請求項２２では、コンピュータを、グレー
コードの下位ビットと上位ビットとの値が特定の関係に
あるか否かを検出することにより、該グレーコードに含
まれるエラーコードを検出するエラー検出手段と、前記
エラー検出手段で検出されたエラーコードを訂正するエ
ラー訂正手段として機能させるためのプログラムを記録
媒体に記録した。

【００５９】請求項２３では、コンピュータを、グレー
コードの下位ビットの対象論理側及び非対象論理側の少
なくともいずれかの分解グレーコードを生成する分解グ
レーコード生成手段と、前記分解グレーコードと、上位
ビットのグレーコードとを比較してエラーを検出するエ
ラー検出手段と、前記エラー検出手段で検出されたエラ
ーコードを訂正するエラー訂正手段として機能させるた
めのプログラムを記録媒体に記録した。

【００６０】請求項２４では、コンピュータを、グレー
コードの下位ビットの対象論理及び非対象論理の少なく
ともいずれかを複数ビットに分解した分解グレーコード
を生成する分解グレーコード生成手段と、前記分解グレ
ーコードと、上位ビットのグレーコードとを比較してエ
ラーを検出するエラー検出手段と、前記エラー検出手段
で検出されたエラーコードを訂正するエラー訂正手段と
して機能させるためのプログラムを記録媒体に記録し
た。

【００６１】請求項２５では、コンピュータを、グレー
コードの下位ビットの対象論理及び非対象論理の少なく
ともいずれかを複数ビットに分解した分解グレーコード
を生成する分解グレーコード生成手段と、前記分解グレ
ーコードと、上位ビットのグレーコードとを比較してエ
ラーを検出するエラー検出手段と、前記エラー検出手段
で検出されたエラーコードを反転させて訂正するエラー
訂正手段と、前記エラー訂正手段から出力されたグレー
コードをバイナリーコードのデジタル信号に変換するグ
レーバイナリー変換手段として機能させるためのプログ
ラムを記録媒体に記録した。

【００６２】請求項２６では、コンピュータを、１つお
きの３つ以上のサーモメータコードの値を順次比較する
ことにより、該サーモメータコードの論理境界を検出す
る論理境界検出手段として機能させるためのプログラム
を記録媒体に記録した。請求項２７では、前記エラー検
出部は、エラーコードの検出に基づいてエラー信号を生
成し、該エラー信号をエラー信号出力端子から外部へ出
力する。

【００６３】請求項２８では、サーモメータコードの論
理境界を検出することによりグレーコードのデジタル信
号を生成し、前記グレーコードの下位ビットと上位ビッ
トとの値が特定の関係にあるか否かを検出することによ
りエラー信号を生成し、該エラー信号に基づいてサーモ
メータコードにエラーが含まれているか否かを検出す
る。

【００６４】

【発明の実施の形態】

（第一の実施の形態）まず、本発明のエンコーダにおけ
るエラー訂正の原理について説明する。

【００６５】図４７は、１０進値（Ｄｅｃｉｍａｌ）が
５ビットのバイナリーコードＢ０〜Ｂ４及びグレーコー
ドＧ０〜Ｇ４に正常に変換された場合のコード値を示
す。グレーコードＧ０〜Ｇ４は、例えば図４５に示すグ
レーコードによるビット独立デコード方式エンコーダ
で、１０進値としてのサーモメータコードをグレーコー
ド形式で論理境界検出を行うことにより生成される。な
お、図４５に示すＲＯＭセルＣＥの具体的構成は、図４
６に示すものであり、サーモメータコードは下位から順
に「１」となる。

【００６６】グレーコードＧ０〜Ｇ４は、Ｇ０が最下位
ビット、Ｇ４が最上位ビットであり、隣り合う１０進値
に対応するコードでは、いずれか１ビットの信号のみが
反転する交番２進符号となる。Ｂ０〜Ｂ４は、Ｇ０〜Ｇ
４に対応するバイナリーコードであり、Ｂ０が最下位ビ
ット、Ｂ４が最上位ビットである。

【００６７】Ｇ０〜Ｇ４は、図４５に示す通常のエンコ
ーダでは、それぞれ１本ずつのビット線ＢＬ０〜ＢＬ４
によるＷｉｒｅｄＯＲ回路から出力されるため、例え
ばＧ０とＧ１との組み合わせでは、「００」「１０」
「０１」「１１」のすべての組み合わせが存在するた
め、Ｇ０とＧ１との少なくともいずれかが誤データであ
ったとしても、組み合わせからエラーの有無を検出する
ことはできない。

【００６８】そこで、Ｇ０はビット線ＢＬ０に接続され
た９個のＲＯＭセルＣＥの出力信号のＯＲ論理をとって
生成されているので、Ｇ０を９個のＲＯＭセルＣＥの出
力信号Ｚ１〜Ｚ８に分解する。

【００６９】同様に、Ｇ１，Ｇ２についても分解する
と、Ｇ１＝Ｙ１＋Ｙ２＋Ｙ３＋Ｙ４、Ｇ２＝Ｘ１＋Ｘ２
となる。なお、Ｗ１＝Ｇ３、Ｖ１＝Ｇ４である。このと
き、Ｘ１とＺ２との関係に着目すると、Ｚ２＝１のと
き、Ｘ１＝１となる。従って、Ｚ２＝１のとき、Ｘ１＝
０であれば、エラーが検出され、バブルエラーを含むサ
ーモメータコードで、エンコーダが動作していることに
なる。

【００７０】同様に、Ｚ３＝１のとき、Ｘ１＝１とな
り、Ｚ４＝１のとき、Ｗ１＝１となり、Ｚ５＝１のと
き、Ｗ１＝Ｖ１＝１となり、Ｚ６＝１のとき、Ｘ２＝Ｗ
１＝Ｖ１＝１となり、Ｚ７＝１のとき、Ｘ２＝Ｖ１＝１
となり、Ｚ８＝１のとき、Ｖ１＝１となり、これらの条
件を満足しないとき、サーモメータコードにバブルエラ
ーが存在することが検出可能である。

【００７１】一方、例えば１０進値「３」「４」に対応
するコードでは、Ｚ１〜Ｚ８が同時に「０」となり、こ
のような部分では、上記のような特定の関係を見出すこ
とはできない。すなわち、Ｚ１〜Ｚ８が「１」という対
象論理側であるとき、上記特定の関係を見出すことがで
きるが、Ｚ１〜Ｚ８が「０」という非対象論理側である
とき、上記特定の関係を見出すことができない。

【００７２】そこで、上記のような原理を非対象論理側
を含めて、１０進値の全域にわたって展開するために、
前記Ｚ１〜Ｚ８を表コードとしたとき、Ｚ１〜Ｚ８の裏
コードＰ１〜Ｐ７を設定する。

【００７３】前記Ｐ１〜Ｐ７は、図４５に示すように、
最下位ビットのビット線ＢＬ０に接続された各ＲＯＭセ
ルＣＥ間にそれぞれ接続されたＲＯＭセルＣＥｂから出
力されるコードである。従って、裏コードＰ１〜Ｐ７は
最下位ビットのビット線ＢＬ０に接続された各ＲＯＭセ
ルＣＥでは検出されないサーモメータコードの論理境界
をＲＯＭセルＣＥｂで検出したコードとなる。

【００７４】上記のような裏コードにより、Ｐ１＝１の
とき、Ｙ１＝１となり、Ｐ２＝１のとき、Ｘ１＝１とな
り、Ｐ３＝１のとき、Ｙ２，Ｗ１＝１となり、Ｐ４＝１
のとき、Ｗ１＝１となり、Ｐ５＝１のとき、Ｙ３，Ｗ
１，Ｖ１＝１となり、Ｐ６＝１のとき、Ｘ２，Ｖ２＝１
となり、Ｐ７＝１のとき、Ｙ４，Ｖ１＝１となる。

【００７５】上記のような表コード及び裏コードを設定
することにより、サーモメータコードの全域にわたっ
て、サーモメータコードにバブルエラーが含まれるか否
かが検出可能となる。

【００７６】図４８は、各１０進値に対応するサーモメ
ータコードに、「・・１１０１００・・」すなわち前記
タイプｂ１のバブルエラーがそれぞれ含まれる場合の各
コードの値を示す。図中、網掛け部分は前記グレーコー
ドの表コードのみによりエラーとして検出可能な部分で
ある。訂正前Ｄout は、エラー未訂正のエンコーダ出力
を１０進値に置換したものである。

【００７７】この網掛け部分を反転させると、検出され
たエラーは最も確からしい値に訂正され、訂正後のエン
コーダの出力を図５３に示す。図５３において、横軸は
Ａ／Ｄ変換器に入力されたアナログ値を示し、縦軸はエ
ンコーダ出力をアナログ値に変換したものである。

【００７８】図４９は、図４８に示すコードについて、
表コード及び裏コードを用いてエラー検出を行い、エラ
ーとして検出された網掛け部分を反転させた訂正後のコ
ードを示す。この結果、訂正後のグレイコードは最も確
からしい値に訂正され、図３７に示す正常なグレイコー
ドと一致する。図５４は、図４９に示す訂正後のコード
に基づくエンコーダの出力を示す。

【００７９】次に、上記のような原理に基づいて、サー
モメータコードに含まれるバブルエラーの訂正機能を備
えたエンコーダについて説明する。図２は、前記従来例
と同様なコンパレータ部から出力されるサーモメータコ
ードｅ１〜ｅ３１の入力に基づいて、５ビットのバイナ
リーコードのデジタル信号Ｂ０Ｚ〜Ｂ４Ｚを生成して出
力するエンコーダの概略構成を示す。

【００８０】このエンコーダは、サーモメータコードｅ
１〜ｅ３１に基づいて、５ビットのグレーコードを生成
する第一〜第四のエンコード部１１〜１４と、生成され
たグレーコードに基づいて、サーモメータコードｅ１〜
ｅ３１中のバブルエラーの有無を検出して、バブルエラ
ーが存在するときはエラー信号を出力するエラー信号生
成部１５と、前記エラー信号に基づいてグレーコード中
のエラーを訂正するエラー訂正部１６と、訂正されたグ
レーコードからバイナリーコードを生成するグレー・バ
イナリー変換部１７とから構成される。

【００８１】前記第一のエンコード部１１の具体的構成
を図３に示す。１７個の論理境界検出回路１８ａ〜１８
ｑは３つの入力端子ＩＢ，ＩＡ，ＩＸを備えている。各
論理境界検出回路１８ａ〜１８ｐの入力端子ＩＡには、
前記サーモメータコードｅ１〜ｅ３１のうち、奇数番の
サーモメータコードｅ１，ｅ３・・・ｅ３１がそれぞれ
入力される。また、最上位の論理境界検出回路１８ｑの
入力端子ＩＡ，ＩＢにはグランドＧＮＤレベルが供給さ
れる。

【００８２】前記各論理境界検出回路１８ｂ〜１８ｑの
入力端子ＩＸには、奇数番のサーモメータコードｅ１，
ｅ３・・・ｅ３１がそれぞれ入力されている。また、最
下位の論理境界検出回路１８ａの入力端子ＩＸには、電
源Ｖccが供給される。

【００８３】前記論理境界検出回路１８ａ〜１８ｐの具
体的構成を図１０に示す。入力端子ＩＢ，ＩＡは、ＮＯ
Ｒ回路１９の入力端子に接続される。入力端子ＩＸは、
インバータ回路２０の入力端子に入力され、そのインバ
ータ回路２０の出力端子が前記ＮＯＲ回路１９に接続さ
れる。

【００８４】このような論理境界検出回路１８ｂ〜１８
ｑでは、入力端子ＩＢ，ＩＡの入力レベルがＬレベル、
入力端子ＩＸの入力レベルがＨレベルとなったときに限
り、、出力信号ＯがＨレベルとなる。

【００８５】前記論理境界検出回路１８ａ〜１８ｑの出
力信号Ｏは、それぞれＲＯＭセル２１ａ〜２１ｑの端子
Ａに入力され、そのＲＯＭセル２１ａ〜２１ｑの端子Ｃ
は、ビット線ＢＬ０ａ〜ＢＬ０Ｘｂのいずれかに接続さ
れ、端子ＢはグランドＧＮＤに接続される。

【００８６】前記ＲＯＭセル２１ａ〜２１ｑは、図１１
に示すように、ＮチャネルＭＯＳトランジスタＣＴで構
成され、端子Ａはゲートに接続され、端子Ｃはドレイン
に接続され、端子Ｂはソースに接続される。

【００８７】従って、前記論理境界検出回路１８ａ〜１
８ｑの出力信号ＯがＨレベルとなると、当該出力信号Ｏ
が入力されるＲＯＭセル２１ａ〜２１ｑのＮチャネルＭ
ＯＳトランジスタＣＴがオンされ、当該ＲＯＭセル２１
ａ〜２１ｑが接続されたビット線ＢＬ０ａ，ＢＬ０ｂ，
ＢＬ０Ｘａ，ＢＬ０Ｘｂから出力されるグレーコードｇ
０ａ，ｇ０ｂ，ｇ０Ｘａ，ｇ０ＸｂがグランドＧＮＤレ
ベルとなる。

【００８８】前記ビット線ＢＬ０ａには、前記ＲＯＭセ
ル２１ａを最下位として、４つおきのＲＯＭセル２１
ｅ，２１ｉ，２１ｍ，２１ｑが接続される。前記ビット
線ＢＬ０ｂには、前記ＲＯＭセル２１ｃを最下位とし
て、４つおきのＲＯＭセル２１ｇ，２１ｋ，２１ｏが接
続される。

【００８９】前記ビット線ＢＬ０Ｘａには、前記ＲＯＭ
セル２１ｂを最下位として、４つおきのＲＯＭセル２１
ｆ，２１ｊ，２１ｎが接続される。前記ビット線ＢＬ０
Ｘｂには、前記ＲＯＭセル２１ｄを最下位として、４つ
おきのＲＯＭセル２１ｈ，２１ｌ，２１ｐが接続され
る。

【００９０】前記第二のエンコード部１２の具体的構成
を図４に示す。９個の論理境界検出回路２２ａ〜２２ｉ
は、前記論理境界検出回路１８ａ〜１８ｑと同一構成で
ある。

【００９１】各論理境界検出回路２２ａ〜２２ｈの入力
端子ＩＡには、前記サーモメータコードｅ１〜ｅ３１の
うち、偶数番のサーモメータコードｅ２，ｅ６，ｅ１
０，ｅ１４，ｅ１８，ｅ２２，ｅ２６，ｅ３０がそれぞ
れ入力される。また、最上位の論理境界検出回路２２ｉ
の入力端子ＩＡ，ＩＢにはグランドＧＮＤレベルが供給
される。

【００９２】前記各論理境界検出回路２２ａ〜２２ｇの
入力端子ＩＢには、偶数番のサーモメータコードｅ４，
ｅ８，ｅ１２，ｅ１６，ｅ２０，ｅ２４，ｅ２８がそれ
ぞれ入力されている。

【００９３】前記論理境界検出回路２２ｂの入力端子Ｉ
Ｘには、サーモメータコードｅ２，ｅ４のＮＯＲ論理の
反転信号、すなわちＯＲ論理が入力される。同様に、論
理境界検出回路２２ｃ〜２２ｈの入力端子ＩＸには、サ
ーモメータコードｅ６，ｅ８、ｅ１０，ｅ１２、ｅ１
４，ｅ１６、ｅ１８，ｅ２０、ｅ２２，ｅ２４、ｅ２
６，ｅ２８のＯＲ論理がそれぞれ入力される。

【００９４】また、論理境界検出回路２２ａの入力端子
ＩＸには電源Ｖccが入力され、論理境界検出回路２２ｉ
の入力端子ＩＸには、サーモメータコードｅ３０が入力
される。

【００９５】前記論理境界検出回路２２ａ〜２２ｉの出
力信号Ｏは、それぞれＲＯＭセル２３ａ〜２３ｉの端子
Ａに入力され、そのＲＯＭセル２３ａ〜２３ｉの端子Ｃ
は、ビット線ＢＬ１〜ＢＬ１Ｘのいずれかに接続され、
端子ＢはグランドＧＮＤに接続される。

【００９６】ＲＯＭセル２３ａ〜２３ｉは、前記ＲＯＭ
セル２１ａ〜２１ｑと同様に構成される。従って、前記
論理境界検出回路２２ａ〜２２ｉの出力信号ＯがＨレベ
ルとなると、当該出力信号Ｏが入力されるＲＯＭセル２
３ａ〜２３ｉのＮチャネルＭＯＳトランジスタＣＴがオ
ンされ、当該ＲＯＭセルＲＯＭセル２３ａ〜２３ｉが接
続されたビット線ＢＬ１〜ＢＬ１Ｘから出力されるグレ
ーコード信号ｇ１，ｇ１ＸがグランドＧＮＤレベルとな
る。

【００９７】前記ビット線ＢＬ１には、前記ＲＯＭセル
２３ａを最下位として、１つおきのＲＯＭセル２３ｃ，
２３ｅ，２３ｇ，２３ｉが接続される。前記ビット線Ｂ
Ｌ１Ｘには、前記ＲＯＭセル２３ｂを最下位として、１
つおきのＲＯＭセル２３ｄ，２３ｆ，２３ｈが接続され
る。

【００９８】前記第三のエンコード部１３の具体的構成
を図５に示す。８個の論理境界検出回路２４ａ〜２４ｈ
は、前記論理境界検出回路１８ａ〜１８ｑと同一構成で
ある。

【００９９】各論理境界検出回路２４ａ〜２４ｇの入力
端子ＩＡには、前記サーモメータコードｅ１〜ｅ３１の
うち、偶数番のサーモメータコードｅ４，ｅ８，ｅ１
２，ｅ１６，ｅ２０，ｅ２４，ｅ２８がそれぞれ入力さ
れる。また、最上位の論理境界検出回路２４ｈの入力端
子ＩＡ，ＩＢにはグランドＧＮＤレベルが供給される。

【０１００】前記各論理境界検出回路２４ａ〜２２ｇの
入力端子ＩＢには、偶数番のサーモメータコードｅ６，
ｅ１０，ｅ１４，ｅ１８，ｅ２２，ｅ２６，ｅ３０がそ
れぞれ入力されている。

【０１０１】前記論理境界検出回路２４ｂの入力端子Ｉ
Ｘには、サーモメータコードｅ４，ｅ６のＮＯＲ論理の
反転信号、すなわちＯＲ論理が入力される。同様に、論
理境界検出回路２４ｃ〜２４ｈの入力端子ＩＸには、サ
ーモメータコードｅ８，ｅ１０、ｅ１２，ｅ１４、ｅ１
６，ｅ１８、ｅ２０，ｅ２２、ｅ２４，ｅ２６、ｅ２
８，ｅ３０のＯＲ論理がそれぞれ入力される。また、論
理境界検出回路２４ａの入力端子ＩＸには電源Ｖccが入
力される。

【０１０２】前記論理境界検出回路２４ａ〜２４ｈの出
力信号Ｏは、出力信号ｇａ〜ｇｈとして出力されるとと
もに、それぞれＲＯＭセル２５ａ〜２５ｈの端子Ａに入
力される。前記ＲＯＭセル２５ａ〜２５ｈの端子Ｃは、
ビット線ＢＬ２ａ〜ＢＬ２ｂのいずれかに接続され、端
子ＢはグランドＧＮＤに接続される。

【０１０３】ＲＯＭセル２５ａ〜２５ｈは、前記ＲＯＭ
セル２１ａ〜２１ｑと同様に構成される。従って、前記
論理境界検出回路２４ａ〜２４ｈの出力信号ＯがＨレベ
ルとなると、当該出力信号Ｏが入力されるＲＯＭセル２
５ａ〜２５ｈのＮチャネルＭＯＳトランジスタＣＴがオ
ンされ、当該ＲＯＭセル２５ａ〜２５ｈが接続されたビ
ット線ＢＬ２ａ〜ＢＬ２ｂから出力されるバイナリーコ
ード信号ｇ２ａ，ｇ２ｂがグランドＧＮＤレベルとな
る。

【０１０４】前記ビット線ＢＬ２ａには、前記ＲＯＭセ
ル２５ａを最下位として、１つおきのＲＯＭセル２５
ｃ，２５ｅ，２５ｇが接続される。前記ビット線ＢＬ２
ａには、前記ＲＯＭセル２５ｂを最下位として、１つお
きのＲＯＭセル２５ｄ，２５ｆ，２５ｈが接続される。

【０１０５】前記第四のエンコーダ部１４を図６に従っ
て説明する。前記ビット線ＢＬ０Ｘａ，ＢＬ０Ｘｂの出
力信号ｇ０Ｘａ，ｇ０ＸｂはＮＡＮＤ回路２７ａに入力
され、そのＮＡＮＤ回路２７ａの出力信号がインバータ
回路２８ａで反転されて、グレーコードｇ０Ｘが生成さ
れる。

【０１０６】前記ビット線ＢＬ０ａ，ＢＬ０ｂの出力信
号ｇ０ａ，ｇ０ｂはＮＡＮＤ回路２７ｂに入力され、そ
のＮＡＮＤ回路２７ｂの出力信号がインバータ回路２８
ｂで反転されて、グレーコードｇ０が生成される。

【０１０７】前記論理境界検出回路２４ｂ，２４ｃの出
力信号ｇｂ，ｇｃは、ＮＯＲ回路２６ａに入力され、前
記論理境界検出回路２４ｆ，２４ｇの出力信号ｇｆ，ｇ
ｇは、ＮＯＲ回路２６ｂに入力される。前記ＮＯＲ回路
２６ａ，２６ｂの出力信号は、ＮＡＮＤ回路２７ｃに入
力され、そのＮＡＮＤ回路２７ｃからグレーコードｇ２
が出力される。

【０１０８】前記論理境界検出回路２４ｃ，２４ｄの出
力信号ｇｃ，ｇｄは、ＮＯＲ回路２６ｃに入力され、前
記論理境界検出回路２４ｅ，２４ｆの出力信号ｇｅ，ｇ
ｆは、ＮＯＲ回路２６ｄに入力され、前記論理境界検出
回路２４ｇ，２４ｈの出力信号ｇｇ，ｇｈは、ＮＯＲ回
路２６ｅに入力される。

【０１０９】前記ＮＯＲ回路２６ｃの出力信号は、ＮＡ
ＮＤ回路２７ｄに入力され、前記ＮＯＲ回路２６ｄの出
力信号は、ＮＡＮＤ回路２７ｄ，２７ｅに入力され、前
記ＮＯＲ回路２６ｅの出力信号は前記ＮＡＮＤ回路２７
ｅに入力される。

【０１１０】そして、前記ＮＡＮＤ回路２７ｄからグレ
ーコードｇ３が出力され、前記ＮＡＮＤ回路２７ｅから
グレーコードｇ４が出力される。前記エラー信号生成部
１５の具体的構成を図７に従って説明する。前記ビット
線ＢＬ１の出力信号ｇ１は、ＮＡＮＤ回路２９ａに入力
され、前記ビット線ＢＬ０ａの出力信号ｇ０ａは、イン
バータ回路２８ｃで反転されて、ＮＡＮＤ回路２９ａに
入力される。

【０１１１】前記ビット線ＢＬ１Ｘの出力信号ｇ１Ｘ
は、ＮＡＮＤ回路２９ｂに入力され、前記ビット線ＢＬ
０ｂの出力信号ｇ０ｂは、インバータ回路２８ｄで反転
されて、ＮＡＮＤ回路２９ｂに入力される。

【０１１２】前記ＮＡＮＤ回路２９ａの出力信号ＥＲ１
Ａ及び前記ＮＡＮＤ回路２９ｂの出力信号ＥＲ１ＡはＮ
ＡＮＤ回路２９ｅに入力され、同ＮＡＮＤ回路２９ｅか
らエラー信号ｅｒ１が出力される。

【０１１３】前記ビット線ＢＬ２ａの出力信号ｇ２ａ
は、ＮＡＮＤ回路２９ｃに入力され、前記ビット線ＢＬ
０Ｘａの出力信号ｇ０Ｘａは、インバータ回路２８ｅで
反転されて、ＮＡＮＤ回路２９ｃに入力される。

【０１１４】前記ビット線ＢＬ２ｂの出力信号ｇ２ｂ
は、ＮＡＮＤ回路２９ｄに入力され、前記ビット線ＢＬ
０Ｘｂの出力信号ｇ０Ｘｂは、インバータ回路２８ｆで
反転されて、ＮＡＮＤ回路２９ｄに入力される。

【０１１５】前記ＮＡＮＤ回路２９ｃの出力信号ＥＲ２
Ａ及び前記ＮＡＮＤ回路２９ｄの出力信号ＥＲ２ＢはＮ
ＡＮＤ回路２９ｆに入力され、同ＮＡＮＤ回路２９ｆか
らエラー信号ｅｒ２が出力される。

【０１１６】前記エラー信号ｅｒ１，ｅｒ２は、前記エ
ラー訂正部１６に出力されるとともに、図２に示すよう
に、エラー信号生成部１５に設けられた出力端子から外
部へ出力される。

【０１１７】前記エラー訂正部１６の具体的構成を図８
に従って説明する。前記エラー信号ｅｒ２及び前記信号
ｇ１Ｘは、ＮＡＮＤ回路３０ａに入力され、前記グレー
コードｇ２は、インバータ回路３３ａで反転されて、Ｎ
ＡＮＤ回路３０ａに入力される。

【０１１８】前記ＮＡＮＤ回路３０ａの出力信号及び前
記グレーコードｇ４は、ＥＯＲ回路３２ａに入力され、
同ＥＯＲ回路３２ａの出力信号はインバータ回路３３ｃ
で反転されて訂正グレーコードｇ４Ｚとして出力され
る。

【０１１９】前記エラー信号ｅｒ２、前記信号ｇ１Ｘ及
び前記グレーコードｇ２は、ＮＡＮＤ回路３０ｂに入力
される。前記ＮＡＮＤ回路３０ｂの出力信号及び前記グ
レーコードｇ３は、ＥＯＲ回路３２ｂに入力され、同Ｅ
ＯＲ回路３２ｂの出力信号はインバータ回路３３ｄで反
転されて訂正グレーコードｇ３Ｚとして出力される。

【０１２０】前記エラー信号ｅｒ２及び前記グレーコー
ドｇ１は、ＮＡＮＤ回路３０ｃに入力される。前記ＮＡ
ＮＤ回路３０ｃの出力信号及び前記グレーコードｇ２
は、ＥＯＲ回路３２ｃに入力され、同ＥＯＲ回路３２ｃ
の出力信号はインバータ回路３３ｅで反転されて訂正グ
レーコードｇ２Ｚとして出力される。

【０１２１】前記エラー信号ｅｒ１は、インバータ回路
３３ｂで反転されてＥＯＲ回路３２ｄに入力され、同Ｅ
ＯＲ回路３２ｄには前記グレーコード信号ｇ１が入力さ
れる。

【０１２２】前記ＥＯＲ回路３２ｄの出力信号はインバ
ータ回路３３ｆで反転されて訂正グレーコードｇ１Ｚと
して出力される。前記エラー信号ｅｒ２，ｅｒ１は、Ｎ
ＯＲ回路３１に入力され、同ＮＯＲ回路３１の出力信号
及び前記グレーコード信号ｇ０はＥＯＲ回路３２ｅに入
力される。前記ＥＯＲ回路３２ｅの出力信号はインバー
タ回路３３ｇで反転されて訂正グレーコードｇ０Ｚとし
て出力される。

【０１２３】前記グレー・バイナリー変換回路１７の具
体的構成を図９に示す。前記訂正グレーコードｇ４Ｚ
は、ＥＯＲ回路３５ａに入力されるとともに、２段のイ
ンバータ回路３４ａ，３４ｂを介してバイナリーコード
Ｂ４Ｚとして出力される。

【０１２４】前記訂正グレーコードｇ３Ｚは、前記ＥＯ
Ｒ回路３５ａに入力され、同ＥＯＲ回路３５ａの出力信
号は、バイナリーコードＢ３Ｚとして出力されるととも
に、ＥＯＲ回路３５ｂに入力される。

【０１２５】前記訂正グレーコードｇ２Ｚは、前記ＥＯ
Ｒ回路３５ｂに入力され、同ＥＯＲ回路３５ｂの出力信
号は、バイナリーコードＢ２Ｚとして出力されるととも
に、ＥＯＲ回路３５ｃに入力される。

【０１２６】前記訂正グレーコードｇ１Ｚは、前記ＥＯ
Ｒ回路３５ｃに入力され、同ＥＯＲ回路３５ｃの出力信
号は、バイナリーコードＢ１Ｚとして出力されるととも
に、ＥＯＲ回路３５ｄに入力される。

【０１２７】前記訂正グレーコードｇ０Ｚは、前記ＥＯ
Ｒ回路３５ｄに入力され、同ＥＯＲ回路３５ｄの出力信
号は、バイナリーコードＢ０Ｚとして出力される。上記
グレー・バイナリー変換回路１７は、グレーコードをバ
イナリーコードに変換する回路として一般的に使用され
るものである。

【０１２８】前記ビット線ＢＬ１，ＢＬ１Ｘ間には、図
１２、図１４に示すプリチャージ回路３６，３７のいず
れかが接続される。なお、ＢＬ２ａ，ＢＬ２ｂ間にも同
様なプリチャージ回路が接続される。

【０１２９】前記プリチャージ回路３６は、一対のＰチ
ャネルＭＯＳトランジスタＴrp1 ，Ｔrp2 のソースが電
源Ｖccに接続され、同トランジスタＴrp1 ，Ｔrp2 のゲ
ートは、互いのドレインに接続される。

【０１３０】前記トランジスタＴrp1 のドレインと電源
Ｖssとの間には、複数のＮチャネルＭＯＳトランジスタ
Ｔrnが並列に接続され、各トランジスタＴrnのゲートに
は、前記ＲＯＭセルを介して前記ビット線ＢＬ１を制御
する論理境界検出回路２３ａ，２３ｃ，２３ｅ，２３
ｇ，２３ｉの出力信号がゲート信号Ｖ１としてそれぞれ
入力される。

【０１３１】前記トランジスタＴrp2 のドレインと電源
Ｖssとの間には、複数のＮチャネルＭＯＳトランジスタ
Ｔrnx が並列に接続され、各トランジスタＴrnx のゲー
トには、前記ＲＯＭセルを介して前記ビット線ＢＬ１Ｘ
を制御する論理境界検出回路２３ｂ，２３ｄ，２３ｆ，
２３ｈの出力信号がゲート信号Ｖ１Ｘとしてそれぞれ入
力される。

【０１３２】また、前記トランジスタＴrp1 のドレイン
がビット線ＢＬ１に接続され、前記トランジスタＴrp2
のドレインがビット線ＢＬ１Ｘに接続される。このよう
に構成されたプリチャージ回路３６では、図１３に示す
ように、例えばトランジスタＴrn1 のゲート信号Ｖ１の
いずれかがＨレベルとなってトランジスタＴrn1 のいず
れかがオンされるとともに、トランジスタＴrnx のゲー
ト信号Ｖ１ＸがすべてＬレベルとなると、トランジスタ
Ｔrp1 がオフされるとともに、トランジスタＴrp2 がオ
ンされる。すると、ビット線ＢＬ１がＬレベルとなると
ともにビット線ＢＬ１ＸがＨレベルとなり、ビット線Ｂ
Ｌ１Ｘが電源Ｖccレベルにプリチャージされる。

【０１３３】また、トランジスタＴrnx のゲート信号Ｖ
１ＸのいずれかがＨレベルとなってトランジスタＴrnｘ
のいずれかがオンされるとともに、トランジスタＴrnの
ゲート信号Ｖ１がすべてＬレベルとなると、トランジス
タＴrp1 がオンされるとともに、トランジスタＴrp2 が
オフされる。すると、ビット線ＢＬ１がＨレベルとなる
とともにビット線ＢＬ１ＸがＬレベルとなり、ビット線
ＢＬ１が電源Ｖccレベルにプリチャージされる。

【０１３４】図１４に示すプリチャージ回路３７では、
トランジスタＴrp1 ，Ｔrp2 のゲートが互いに接続され
るとともに、トランジスタＴrp1 のドレインに接続され
ている点が前記プリチャージ回路３６と相違する。

【０１３５】このプリチャージ回路３７は、前記プリチ
ャージ回路３６ではビット線ＢＬ１，ＢＬ１Ｘの一方が
立ち下がった後に、他方がプリチャージされるのに対
し、図１５に示すように、ビット線ＢＬ１，ＢＬ１Ｘの
一方の立ち下がりと同時に他方がプリチャージされるの
で、プリチャージ動作の応答速度が速くなる。

【０１３６】前記第一のエンコード部１１のビット線Ｂ
Ｌ０ａ，ＢＬ０ｂ，ＢＬ０Ｘａ，ＢＬ０Ｘｂには、図１
６に示すプリチャージ回路３８ａ〜３８ｄがそれぞれ接
続される。

【０１３７】前記プリチャージ回路３８ａは、ビット線
ＢＬ０ａと電源Ｖccとの間に並列に接続される３つのＰ
チャネルＭＯＳトランジスタで構成され、各トランジス
タのゲートには、前記グレーコードｇ０ｂ，ｇ０Ｘａ，
ｇ０Ｘｂがそれぞれ入力される。

【０１３８】前記グレーコードｇ０ａがＬレベルとなら
ないときは、グレーコードｇ０ｂ，ｇ０Ｘａ，ｇ０Ｘｂ
のいずれかがＬレベルとなるため、ビット線ＢＬ０ａが
電源Ｖccレベルにプリチャージされる。

【０１３９】前記プリチャージ回路３８ｂは、ビット線
ＢＬ０ｂと電源Ｖccとの間に並列に接続される３つのＰ
チャネルＭＯＳトランジスタで構成され、各トランジス
タのゲートには、前記グレーコードｇ０ａ，ｇ０Ｘａ，
ｇ０Ｘｂがそれぞれ入力される。

【０１４０】前記グレーコードｇ０ｂがＬレベルとなら
ないときは、グレーコードｇ０ａ，ｇ０Ｘａ，ｇ０Ｘｂ
のいずれかがＬレベルとなるため、ビット線ＢＬ０ｂが
電源Ｖccレベルにプリチャージされる。

【０１４１】前記プリチャージ回路３８ｃは、ビット線
ＢＬ０Ｘａと電源Ｖccとの間に並列に接続される３つの
ＰチャネルＭＯＳトランジスタで構成され、各トランジ
スタのゲートには、前記グレーコードｇ０ａ，ｇ０ｂ，
ｇ０Ｘｂがそれぞれ入力される。

【０１４２】前記グレーコードｇ０ＸａがＬレベルとな
らないときは、グレーコードｇ０ａ，ｇ０ｂ，ｇ０Ｘｂ
のいずれかがＬレベルとなるため、ビット線ＢＬ０Ｘａ
が電源Ｖccレベルにプリチャージされる。

【０１４３】前記プリチャージ回路３８ｄは、ビット線
ＢＬ０Ｘｂと電源Ｖccとの間に並列に接続される３つの
ＰチャネルＭＯＳトランジスタで構成され、各トランジ
スタのゲートには、前記グレーコードｇ０ａ，ｇ０ｂ，
ｇ０Ｘａがそれぞれ入力される。

【０１４４】前記グレーコードｇ０ＸｂがＬレベルとな
らないときは、グレーコードｇ０ａ，ｇ０ｂ，ｇ０Ｘａ
のいずれかがＬレベルとなるため、ビット線ＢＬ０Ｘｂ
が電源Ｖccレベルにプリチャージされる。

【０１４５】次に、上記のように構成されたエンコーダ
の動作を説明する。第一のエンコード部１１は、サーモ
メータコードｅ１〜ｅ３１から５ビットのグレーコード
ｇ０〜ｇ４を生成する際に、最下位のグレーコードｇ０
を生成するためのグレーコードｇ０ａ，ｇ０ｂ，ｇ０Ｘ
ａ，ｇ０Ｘｂをビット独立デコード方式で生成するもの
である。

【０１４６】論理境界検出回路１８ａ〜１８ｑには、奇
数番のサーモメータコードｅ１〜ｅ３１が下位から順に
３つずつ入力される。このような論理境界検出回路１８
ａ〜１８ｑに正常なサーモメータコードｅ１〜ｅ３１が
入力されたとき、第一のエンコード部１１のビット線Ｂ
Ｌ０ａ，ＢＬ０ｂ，ＢＬ０Ｘａ，ＢＬ０Ｘｂから図１７
に示すようなグレーコードｇ０ａ，ｇ０ｂ，ｇ０Ｘａ，
ｇ０Ｘｂが出力される。

【０１４７】グレーコードｇ０ａは、図４７に示す信号
Ｚ１，Ｚ３，Ｚ５，Ｚ７のＯＲ論理をとった信号に相当
し、グレーコードｇ０ｂは、図４７に示す信号Ｚ２，Ｚ
４，Ｚ６，Ｚ８のＯＲ論理をとった信号に相当する。

【０１４８】グレーコードｇ０Ｘａは、グレーコードｇ
０ａに対する裏コードであり、図４７に示す信号Ｐ１，
Ｐ３，Ｐ５，Ｐ７のＯＲ論理をとったものに相当する。
グレーコードｇ０Ｘｂは、グレーコードｇ０ｂに対する
裏コードであり、図４７に示す信号Ｐ２，Ｐ４，Ｐ６の
ＯＲ論理をとったものに相当する。

【０１４９】そして、グレーコードｇ０ａ，ｇ０ｂ，ｇ
０Ｘａ，ｇ０Ｘｂは、サーモメータコードｅ１〜ｅ３１
に基づいて、いずれか一つがＬレベルとなる。上記のよ
うな論理は、論理境界検出回路１８ａ〜１８ｑで駆動さ
れるＲＯＭセル２１ａ〜２１ｑをビット線ＢＬ０ａ，Ｂ
Ｌ０Ｘａ，ＢＬ０ｂ，ＢＬ０Ｘｂに順次接続することに
より生成される。すなわち、各ビット線ＢＬ０ａ，ＢＬ
０Ｘａ，ＢＬ０ｂ，ＢＬ０Ｘｂには、４つおきの論理境
界検出回路がＲＯＭセルを介して接続され、各ビット線
ＢＬ０ａ，ＢＬ０Ｘａ，ＢＬ０ｂ，ＢＬ０Ｘｂに順次接
続される４つの論理境界検出回路を１周期とすれば、各
ビット線ＢＬ０ａ，ＢＬ０Ｘａ，ＢＬ０ｂ，ＢＬ０Ｘｂ
に論理境界検出回路１８ａ〜１８ｑが１周期間隔で接続
される。

【０１５０】第一のエンコード部１１に、「・・１１０
１００・・」すなわち前記ｂ１タイプのバブルエラーを
含むサーモメータコードｅ１〜ｅ３１が入力されると、
図１８に示すように、グレーコードｇ０ａ，ｇ０ｂ，ｇ
０Ｘａ，ｇ０Ｘｂには、そのバブルエラーに起因するエ
ラーが含まれる。

【０１５１】また、第一のエンコード部１１に、「・・
１１００１００・・」すなわち前記ｂ２Ｈタイプのバブ
ルエラーを含むサーモメータコードｅ１〜ｅ３１が入力
されると、論理境界検出回路１８ａ〜１８ｑには奇数番
のサーモメータコードｅ１〜ｅ３１が下位から順に３つ
ずつ入力されているので、図１９に示すように、グレー
コードｇ０ａ，ｇ０ｂ，ｇ０Ｘａ，ｇ０Ｘｂは、前記ｂ
１タイプのバブルエラーの場合と同様なエラーを含む信
号に訂正される。

【０１５２】また、第一のエンコード部１１に、「・・
１１０１１００・・」すなわち前記ｂ２Ｌタイプのバブ
ルエラーを含むサーモメータコードｅ１〜ｅ３１が入力
されると、図２０に示すように、グレーコードｇ０ａ，
ｇ０ｂ，ｇ０Ｘａ，ｇ０Ｘｂは、図１７に示すバブルエ
ラーを含まないサーモメータコードｅ１〜ｅ３１による
グレーコードｇ０ａ，ｇ０ｂ，ｇ０Ｘａ，ｇ０Ｘｂと等
しくなるように訂正される。

【０１５３】なお、グレーコードｇ０ａ，ｇ０ｂ，ｇ０
Ｘａ，ｇ０Ｘｂは、上記いずれの場合にもいずれか１つ
がＬレベルとなり、他はＨレベルとなる。従って、ビッ
ト線ＢＬ０ａ，ＢＬ０Ｘａ，ＢＬ０ｂ，ＢＬ０Ｘｂのう
ち、Ｌレベルのグレーコードを出力しないビット線は、
前記プリチャージ回路３８ａ〜３８ｄの動作により、上
記エンコード動作と並行して電源Ｖccにプリチャージさ
れる。

【０１５４】前記第二のエンコード部１２は、サーモメ
ータコードｅ１〜ｅ３１から５ビットのグレーコードｇ
０〜ｇ４を生成する際に、下位から２番目のグレーコー
ドｇ１と、その相補信号であるｇ１Ｘを、ビット独立デ
コード方式で生成するものである。

【０１５５】論理境界検出回路２２ａ〜２２ｉには、偶
数番のサーモメータコードｅ２〜ｅ３０に基づく信号が
下位から順に３つずつ入力される。このような論理境界
検出回路２２ａ〜２２ｉに正常なサーモメータコードｅ
２〜ｅ３０が入力されたとき、第二のエンコーダ１２の
ビット線ＢＬ１，ＢＬ１Ｘから図１７に示すようなグレ
ーコードｇ１，ｇ１Ｘが出力される。

【０１５６】グレーコードｇ１は、図４７に示すグレー
コードＧ１に相当し、グレーコードｇ１Ｘは、グレーコ
ードｇ１の裏コードとなり、互いに相補関係となる。上
記のような論理は、論理境界検出回路２２ａ〜２２ｉで
駆動されるＲＯＭセル２３ａ〜２３ｉをビット線ＢＬ
１，ＢＬ１Ｘに交互に接続することにより生成される。
すなわち、各ビット線ＢＬ１，ＢＬ１Ｘには、１つおき
の論理境界検出回路がＲＯＭセルを介して接続され、各
ビット線ＢＬ１，ＢＬ１Ｘに交互に接続される２つの論
理境界検出回路を１周期とすれば、各ビット線ＢＬ１，
ＢＬ１Ｘに論理境界検出回路２２ａ〜２２ｉが１周期間
隔で接続される。

【０１５７】第二のエンコード部１２に、「・・１１０
１００・・」すなわち前記ｂ１タイプのバブルエラーを
含むサーモメータコードｅ２〜ｅ３０が入力されると、
図１８に示すように、グレーコードｇ１，ｇ１Ｘには、
そのバブルエラーに起因するエラーが含まれる。

【０１５８】また、第二のエンコード部１２に、「・・
１１００１００・・」すなわち前記ｂ２Ｈタイプのバブ
ルエラーを含むサーモメータコードｅ２〜ｅ３０が入力
されると、論理境界検出回路２２ａ〜２２ｉには偶数番
のサーモメータコードｅ２〜ｅ３０に基づく信号が下位
から順に３つずつ入力されているので、図１９に示すよ
うに、グレーコードｇ１，ｇ１Ｘは、前記ｂ１タイプの
バブルエラーの場合と同様なエラーを含む信号に訂正さ
れる。

【０１５９】また、第二のエンコード部１２に、「・・
１１０１１００・・」すなわち前記ｂ２Ｌタイプのバブ
ルエラーを含むサーモメータコードｅ２〜ｅ３０が入力
されると、図２０に示すように、グレーコードｇ１，ｇ
１Ｘは、図１７に示すバブルエラーを含まないサーモメ
ータコードｅ２〜ｅ３０によるグレーコードｇ１，ｇ１
Ｘと等しくなるように訂正される。

【０１６０】なお、グレーコードｇ１，ｇ１Ｘは、上記
いずれの場合にも相補信号となる。従って、ビット線Ｂ
Ｌ１，ＢＬ１Ｘのうち、Ｌレベルのグレーコードを出力
しないビット線は、前記プリチャージ回路３６あるいは
プリチャージ回路３７の動作により、上記エンコード動
作と並行して電源Ｖccレベルにプリチャージされる。

【０１６１】前記第三のエンコード部１３は、サーモメ
ータコードｅ１〜ｅ３１から５ビットのグレーコードｇ
０〜ｇ４を生成する際に、下位から３番目〜５番目のグ
レーコードｇ２〜ｇ４を生成するための論理境界検出信
号ｇａ〜ｇｈと、バイナリーコードｇ２ａ，ｇ２ｂをビ
ット独立デコード方式で生成するものである。

【０１６２】論理境界検出回路２４ａ〜２４ｈには、偶
数番のサーモメータコードｅ４〜ｅ３０に基づく信号が
下位から順に３つずつ入力される。このような論理境界
検出回路２４ａ〜２４ｈに正常なサーモメータコードｅ
４〜ｅ３０が入力されたとき、第三のエンコード部１３
のビット線ＢＬ２ａ，ＢＬ２ｂから図１７に示すような
バイナリーコードｇ２ａ，ｇ２ｂが出力される。

【０１６３】バイナリーコードｇ２ａ，ｇ２ｂは、互い
に相補関係にあり、図４７において前記グレーコードｇ
１，ｇ１Ｘを１０進値において２つ上位側へシフトさせ
た値となる。すなわち、ｇ２ａはバイナリーコードＢ２
に相当する。

【０１６４】上記のような論理は、論理境界検出回路２
４ａ〜２４ｈで駆動されるＲＯＭセル２５ａ〜２５ｈを
ビット線ＢＬ２ａ，ＢＬ２ｂに交互に接続することによ
り生成される。すなわち、各ビット線ＢＬ２ａ，ＢＬ２
ｂには、１つおきの論理境界検出回路がＲＯＭセルを介
して接続され、各ビット線ＢＬ２ａ，ＢＬ２ｂに交互に
接続される２つの論理境界検出回路を１周期とすれば、
各ビット線ＢＬ２ａ，ＢＬ２ｂに論理境界検出回路２４
ａ〜２４ｈが１周期間隔で接続される。

【０１６５】また、各論理境界検出回路２４ａ〜２４ｈ
から論理境界検出信号ｇａ〜ｇｈが出力される。第三の
エンコード部１３に、「・・１１０１００・・」すなわ
ち前記ｂ１タイプのバブルエラーを含むサーモメータコ
ードｅ４〜ｅ３０が入力されると、図１８に示すよう
に、バイナリーコードｇ２ａ，ｇ２ｂには、そのバブル
エラーに起因するエラーが含まれる。

【０１６６】また、第三のエンコード部１３に、「・・
１１００１００・・」すなわち前記ｂ２Ｈタイプのバブ
ルエラーを含むサーモメータコードｅ４〜ｅ３０が入力
されると、論理境界検出回路２４ａ〜２４ｈには偶数番
のサーモメータコードｅ４〜ｅ３０に基づく信号が下位
から順に３つずつ入力されているので、図１９に示すよ
うに、バイナリーコードｇ２ａ，ｇ２ｂは、前記ｂ１タ
イプのバブルエラーの場合と同様なエラーを含む信号に
訂正される。

【０１６７】また、第三のエンコード部１３に、「・・
１１０１１００・・」すなわち前記ｂ２Ｌタイプのバブ
ルエラーを含むサーモメータコードｅ４〜ｅ３０が入力
されると、図２０に示すように、バイナリーコードｇ２
ａ，ｇ２ｂは、図１７に示すバブルエラーを含まないサ
ーモメータコードｅ４〜ｅ３０によるバイナリーコード
ｇ２ａ，ｇ２ｂと等しくなるように訂正される。

【０１６８】なお、バイナリーコードｇ２ａ，ｇ２ｂ
は、上記いずれの場合にも相補信号となる。従って、ビ
ット線ＢＬ２ａ，ＢＬ２ｂのうち、Ｌレベルのバイナリ
ーコードを出力しないビット線は、前記プリチャージ回
路３６あるいはプリチャージ回路３７の動作により、上
記エンコード動作と並行して電源Ｖccレベルにプリチャ
ージされる。

【０１６９】前記第四のエンコード部１４は、前記グレ
ーコード信号ｇ０ａ，ｇ０ｂ，ｇ０Ｘａ，ｇ０Ｘｂの論
理処理に基づいて、最下位のグレーコードｇ０，ｇ０Ｘ
とを生成し、前記論理境界検出信号ｇｂ〜ｇｈの論理処
理に基づいて、下位から３番目〜５番目のグレーコード
ｇ２〜ｇ４を生成する論理回路である。

【０１７０】このような第四のエンコード部１４に、正
常なサーモメータコードｅ１〜ｅ３１による正常なグレ
ーコード信号ｇ０ａ，ｇ０ｂ，ｇ０Ｘａ，ｇ０Ｘｂ及び
論理境界検出信号ｇｂ〜ｇｈが入力されると、図１７に
示すように、エラーを含まないグレーコードｇ０，ｇ２
〜ｇ４が生成される。なお、下位から２番目のグレーコ
ードｇ１は、前記第二のエンコード部１２で生成されて
いる。

【０１７１】第四のエンコード部１４に、「・・１１０
１００・・」すなわち前記ｂ１タイプのバブルエラーに
基づくエラーを含むグレーコード信号ｇ０ａ，ｇ０ｂ，
ｇ０Ｘａ，ｇ０Ｘｂ及び論理境界検出信号ｇｂ〜ｇｈが
入力されると、図１８に示すように、グレーコードｇ０
〜ｇ４にはそのバブルエラーに起因するエラーが含まれ
る。

【０１７２】また、第四のエンコード部１３に、「・・
１１００１００・・」すなわち前記ｂ２Ｈタイプのバブ
ルエラーに基づくエラーを含むグレーコード信号ｇ０
ａ，ｇ０ｂ，ｇ０Ｘａ，ｇ０Ｘｂ及び論理境界検出信号
ｇｂ〜ｇｈが入力されると、図１９に示すように、グレ
ーコードｇ０〜ｇ４は前記ｂ１タイプのバブルエラーの
場合と同様なエラーを含む信号となる。

【０１７３】また、第四のエンコード部１４に、「・・
１１０１１００・・」すなわち前記ｂ２Ｌタイプのバブ
ルエラーに基づくエラーを含むグレーコード信号ｇ０
ａ，ｇ０ｂ，ｇ０Ｘａ，ｇ０Ｘｂ及び論理境界検出信号
ｇｂ〜ｇｈが入力されると、図２０に示すように、グレ
ーコードｇ０〜ｇ４はエラーを含まない信号となり、図
１７と同様となる。

【０１７４】前記エラー信号生成部１５は、前記グレー
コード信号ｇ０ａ，ｇ０ｂ，ｇ０Ｘａ，ｇ０Ｘｂ，ｇ
１，ｇ１Ｘ及びバイナリーコードｇ２ａ，ｇ２ｂを、図
４７に示す各グレーコードの関係を満足するか否かを検
出する回路であり、満足しない場合には、Ｈレベルのエ
ラー信号ｅｒ１，ｅｒ２を出力する。

【０１７５】すなわち、ＮＡＮＤ回路２９ａでは正常な
グレーコードｇ１，ｇ０ａが入力されているとき、図１
７に示すように、グレーコードｇ０ａがＬレベルのと
き、グレーコードｇ１はＬレベルとなるので、出力信号
ＥＲ１Ａは必ずＨレベルとなる。

【０１７６】ＮＡＮＤ回路２９ｂでは正常なグレーコー
ドｇ１Ｘ，ｇ０ｂが入力されているとき、グレーコード
ｇ０ｂがＬレベルのとき、グレーコードｇ１ＸはＬレベ
ルとなるので、出力信号ＥＲ１Ｂは必ずＨレベルとな
る。

【０１７７】従って、正常なグレーコードｇ１，ｇ１
Ｘ，ｇ０ａ，ｇ０ｂが入力されているときは、ＮＡＮＤ
回路２９ａ，２９ｂの出力信号ＥＲ１Ａ，ＥＲ１Ｂはと
もにＨレベルとなり、ＮＡＮＤ回路２９ｅから出力され
るエラー信号ｅｒ１はＬレベルとなる。

【０１７８】同様に、ＮＡＮＤ回路２９ｃでは、正常な
バイナリーコードｇ２ａとグレーコードｇ０Ｘａが入力
されているとき、グレーコードｇ０ＸａがＬレベルのと
き、バイナリーコードｇ２ａはＬレベルとなるので、出
力信号ＥＲ２Ａは必ずＨレベルとなる。

【０１７９】ＮＡＮＤ回路２９ｄでは、正常なバイナリ
ーコードｇ２ｂとグレーコードｇ０Ｘｂが入力されてい
るとき、グレーコードｇ０ＸｂがＬレベルのとき、バイ
ナリーコードｇ２ｂはＬレベルとなるので、出力信号Ｅ
Ｒ２ｂは必ずＨレベルとなる。

【０１８０】従って、正常なグレーコードｇ２ａ，ｇ２
ｂ，ｇ０Ｘａ，ｇ０Ｘｂが入力されているときは、ＮＡ
ＮＤ回路２９ｃ，２９ｄの出力信号ＥＲ２Ａ，ＥＲ２Ｂ
はともにＨレベルとなり、ＮＡＮＤ回路２９ｆから出力
されるエラー信号ｅｒ２はＬレベルとなる。一方、図１
８及び図１９に示すように、グレーコード信号ｇ０ａ，
ｇ０ｂ，ｇ０Ｘａ，ｇ０Ｘｂ，ｇ１，ｇ１Ｘ及びバイナ
リーコードｇ２ａ，ｇ２ｂにエラーが含まれる場合に
は、上記のような正常時の条件が満足できなくなって、
ＮＡＮＤ回路２９ａ〜２９ｄの出力信号ＥＲ１Ａ〜ＥＲ
２ＢがＬレベルとなることがあり、この場合にはエラー
信号ｅｒ１，ｅｒ２がＨレベルとなる。

【０１８１】図８に示す前記エラー訂正部１６は、前記
エラー信号ｅｒ１，ｅｒ２に基づいて、エラーを含んだ
グレーコードｇ０〜ｇ４を確からしい値に訂正するよう
に動作する。その訂正動作は、前記訂正原理で示したよ
うに、グレーコードｇ０〜ｇ４のうちエラーが検出され
たコードを反転させるものである。

【０１８２】すなわち、図１８及び図１９に示すよう
に、グレーコードｇ４がエラーを出力しているとき、エ
ラー信号ｅｒ２及びグレーコード信号ｇ１ＸはＨレベ
ル、グレーコード信号ｇ２はＬレベルとなり、ＮＡＮＤ
回路３０ａの出力信号はＬレベルとなる。すると、ＥＯ
Ｒ回路３２ａ及びインバータ回路３３ｃの動作により、
グレーコードｇ４が反転された訂正グレーコードｇ４Ｚ
が出力される。

【０１８３】また、エラー信号ｅｒ２、グレーコード信
号ｇ１Ｘ，ｇ２が上記以外の場合には、グレーコードｇ
４は正常であり、ＮＡＮＤ回路３０ａの出力信号はＨレ
ベルとなるため、訂正グレーコードｇ４Ｚはグレーコー
ドｇ４と同相となる。

【０１８４】グレーコードｇ３がエラーを出力している
とき、エラー信号ｅｒ２及びグレーコード信号ｇ１Ｘ、
ｇ２はＨレベルとなり、ＮＡＮＤ回路３０ａの出力信号
はＬレベルとなる。すると、ＥＯＲ回路３２ｂ及びイン
バータ回路３３ｄの動作により、グレーコードｇ３が反
転された訂正グレーコードｇ３Ｚが出力される。

【０１８５】また、エラー信号ｅｒ２、グレーコード信
号ｇ１Ｘ，ｇ２が上記以外の場合には、グレーコードｇ
３は正常であり、ＮＡＮＤ回路３０ｂの出力信号はＨレ
ベルとなるため、訂正グレーコードｇ３Ｚはグレーコー
ドｇ３と同相となる。

【０１８６】グレーコードｇ２がエラーを出力している
とき、エラー信号ｅｒ２及びグレーコード信号ｇ１はＨ
レベルとなり、ＮＡＮＤ回路３０ｃの出力信号はＬレベ
ルとなる。すると、ＥＯＲ回路３２ｃ及びインバータ回
路３３ｅの動作により、グレーコードｇ２が反転された
訂正グレーコードｇ２Ｚが出力される。

【０１８７】また、エラー信号ｅｒ２、グレーコード信
号ｇ１が上記以外の場合には、グレーコードｇ２は正常
であり、ＮＡＮＤ回路３０ｃの出力信号はＨレベルとな
るため、訂正グレーコードｇ２Ｚはグレーコードｇ２と
同相となる。

【０１８８】グレーコードｇ１がエラーを出力している
とき、エラー信号ｅｒ１はＨレベルとなり、インバータ
回路３３ｂの出力信号はＬレベルとなる。すると、ＥＯ
Ｒ回路３２ｄ及びインバータ回路３３ｆの動作により、
グレーコードｇ１が反転された訂正グレーコードｇ１Ｚ
が出力される。

【０１８９】また、エラー信号ｅｒ２がＬレベルの場合
には、グレーコードｇ１は正常であり、インバータ回路
３３ｂの出力信号はＨレベルとなるため、訂正グレーコ
ードｇ１Ｚはグレーコードｇ１と同相となる。

【０１９０】グレーコードｇ０がエラーを出力している
とき、エラー信号ｅｒ１，ｅｒ２の少なくともいずれか
はＨレベルとなり、ＮＯＲ回路３１の出力信号はＬレベ
ルとなる。すると、ＥＯＲ回路３２ｅ及びインバータ回
路３３ｇの動作により、グレーコードｇ０が反転された
訂正グレーコードｇ０Ｚが出力される。

【０１９１】また、エラー信号ｅｒ１，ｅｒ２がともに
Ｌレベルの場合には、グレーコードｇ０は正常であり、
ＮＯＲ回路３１の出力信号はＨレベルとなるため、訂正
グレーコードｇ０Ｚはグレーコードｇ０と同相となる。

【０１９２】図９に示す前記グレー・バイナリー変換部
１７は、訂正グレーコードｇ４ＺをバイナリーコードＢ
４Ｚとして出力し、訂正グレーコードｇ４Ｚ，ｇ３Ｚの
ＥＯＲ論理をバイナリーコードＢ３Ｚとして出力し、バ
イナリーコードＢ３Ｚと訂正グレーコードｇ２ＺとのＥ
ＯＲ論理をバイナリーコードＢ２Ｚとして出力し、バイ
ナリーコードＢ２Ｚと、訂正グレーコードｇ１ＺとのＥ
ＯＲ論理をバイナリーコードＢ１Ｚとして出力し、バイ
ナリーコードＢ１Ｚと、訂正グレーコードｇ０ＺとのＥ
ＯＲ論理をバイナリーコードＢ０Ｚとして出力する。

【０１９３】このような動作により、訂正グレーコード
ｇ０Ｚ〜ｇ４ＺがバイナリーコードＢ０Ｚ〜Ｂ４Ｚに変
換される。上記のように構成されたエンコーダでは、次
に示す作用効果を得ることができる。（１）入力されるサーモメータコードｅ１〜ｅ３１にｂ
１タイプ、ｂ２Ｈタイプあるいはｂ２Ｌタイプのバブル
エラーが含まれていても、そのバブルエラーを訂正した
バイナリーコードＢ０Ｚ〜Ｂ４Ｚを生成することができ
る。（２）第一のエンコード部１１を構成する論理境界検出
回路は、インバータ回路とＮＯＲ回路とからなる３入力
回路で構成され、サーモメータコードｅ１〜ｅ３１のう
ち奇数番のサーモメータコードが入力されるので、ｂ１
タイプのバブルエラーは訂正せず、ｂ２Ｈタイプのバブ
ルエラーはｂ１タイプのバブルエラーが入力された場合
と同等となるように訂正することができ、ｂ２Ｌタイプ
のバブルエラーを確からしい値に訂正することができ
る。（３）第二及び第三のエンコード部１２を構成する論理
境界検出回路は、インバータ回路とＮＯＲ回路とからな
る３入力回路で構成され、サーモメータコードｅ１〜ｅ
３１のうち偶数番のサーモメータコードと、そのサーモ
メータコードのＯＲ論理が入力されるので、ｂ１タイプ
のバブルエラーは訂正せず、ｂ２Ｈタイプのバブルエラ
ーはｂ１タイプのバブルエラーが入力された場合と同等
となるように訂正することができ、ｂ２Ｌタイプのバブ
ルエラーを確からしい値に訂正することができる。（４）第一のエンコード部１１では、論理境界検出回路
１８ａ〜１８ｑの出力信号に基づいて動作するＲＯＭセ
ル２１ａ〜２１ｑをビット線ＢＬ０ａ，ＢＬ０ｂ，ＢＬ
０Ｘａ，ＢＬ０Ｘｂに順次接続することにより、最下位
のグレーコードｇ０を分解した表コードｇ０ａ，ｇ０ｂ
と、その裏コードｇ０Ｘａ，ｇ０Ｘｂとを生成すること
ができる。（５）第二のエンコード部１２では、論理境界検出回路
２２ａ〜２２ｉの出力信号に基づいて動作するＲＯＭセ
ル２３ａ〜２３ｉをビット線ＢＬ１，ＢＬ１Ｘに順次接
続することにより、下位から２番目のグレーコードｇ１
と、その裏コードｇ１Ｘとを生成することができる。（６）第三のエンコード部１３では、論理境界検出回路
２４ａ〜２４ｈの出力信号に基づいて動作するＲＯＭセ
ル２３ａ〜２３ｉをビット線ＢＬ１，ＢＬ１Ｘに順次接
続することにより、下位から２番目のグレーコードｇ１
と、その裏コードｇ１Ｘとを１０進値において２つ上位
側へシフトさせた信号、すなわちバイナリーコードＢ２
と同等の信号を生成することができる。また、各論理境
界検出回路２４ａ〜２４ｈから論理境界検出信号ｇａ〜
ｇｈを出力することができる。（７）第四のエンコード部１４では、第三のエンコード
部１３で生成された論理境界検出信号ｇｂ〜ｇｈを論理
処理することにより下位から３番目から５番目のグレー
コードｇ２〜ｇ４を生成することができる。また、第一
のエンコード部１１で生成されたグレーコードｇ０ａ，
ｇ０ｂ，ｇ０Ｘａ，ｇ０Ｘｂを論理処理することによ
り、最下位のグレーコードｇ０を生成することができ
る。（８）エラー信号生成部１５では、第一〜第三のエンコ
ード部１１，１２，１３の出力信号を論理処理すること
により、図４７に示すエラー検出原理に基づいてエラー
検出を行い、エラーが存在するときにはＨレベルのエラ
ー信号ｅｒ１，ｅｒ２を生成することができる。（９）エラー訂正部１６では、前記エラー信号ｅｒ１，
ｅｒ２と、グレーコード信号ｇ１，ｇ１Ｘ，ｇ２とに基
づいて、タイプｂ１のエラーを含むグレーコードｇ０〜
ｇ４に訂正を施して、訂正グレーコードｇ０Ｚ〜ｇ４Ｚ
を生成することができる。（１０）グレー・バイナリー変換部１７では、訂正グレ
ーコードｇ０Ｚ〜ｇ４ＺをバイナリーコードＢ０Ｚ〜Ｂ
４Ｚに変換することができる。（１１）第一のエンコード部１１の４本のビット線ＢＬ
０ａ，ＢＬ０ｂ，ＢＬ０Ｘａ，ＢＬ０Ｘｂには、プリチ
ャージ回路３８ａ〜３８ｄが接続されて、いずれか一本
のビット線から出力されるＬレベルのグレーコードによ
り、他の３本のビット線が電源Ｖccレベルにプリチャー
ジされる。従って、サーモメータコードｅ１〜ｅ３１を
グレーコードｇ０ａ，ｇ０ｂ，ｇ０Ｘａ，ｇ０Ｘｂにエ
ンコードする動作と並行してビット線のプリチャージ動
作を行うことができる。（１２）第二及び第三のエンコード部１２，１３の各ビ
ット線ＢＬ１，ＢＬ１Ｘ、ＢＬ２ａ，ＢＬ２ｂにはプリ
チャージ回路３６，３７のいずれかが接続されて、一方
のビット線から出力されるＬレベルの信号に基づいて、
他方のビット線がプリチャージされる。従って、サーモ
メータコードｅ２〜ｅ３０をグレーコードｇ１，ｇ１Ｘ
及びバイナリーコードｇ２ａ，ｇ２ｂにエンコードする
動作と並行してビット線のプリチャージ動作を行うこと
ができる。（１３）サーモメータコードのエンコード動作と、ビッ
ト線のプリチャージ動作とを並行して行うことができる
ので、エンコード動作の１サイクル中にプリチャージの
ための時間を設定する必要がない。従って、エンコード
動作の高速化を図ることができる。（１４）第一のエンコード部１１では、ビット線が４本
に分割され、各ビット線にそれぞれ同数のＲＯＭセルが
接続されるので、各ビット線に接続されるＲＯＭセルの
数が少なくなる。従って、各ＲＯＭセルに対する負荷を
軽減することができるので、エンコード動作を高速化す
ることができる。また、図４２，４３に示すエンコード
部とは異なり、上記実施の形態では各論理境界検出回路
にそれぞれ一つずつのＲＯＭセルが接続されるため、各
論理境界検出回路の負荷が一定となる。従って、各論理
境界検出回路の負荷条件の差に基づくエラーの発生を防
止することができる。（１５）図４５に示す通常のグレーコード方式のエンコ
ーダに比して、上記実施の形態では、グレーコードｇ０
ａ，ｇ０ｂ，ｇ１の裏コードを設定するために、論理境
界検出回路及びＲＯＭセルの数が増大するが、通常のグ
レーコード方式のエンコーダは直接バイナリーコードを
出力するエンコーダに比して論理境界検出回路及びＲＯ
Ｍセルの数が削減されているので、上記実施の形態のエ
ンコーダは、直接バイナリーコードを出力するエンコー
ダより素子数及び回路面積を増大させるものではない。（１６）エラー信号生成部１５で生成されたエラー信号
ｅｒ１，ｅｒ２が、エラー信号出力端子から外部へ出力
される。そして、このＡ／Ｄ変換器の動作試験を行う際
に、このエラー信号ｅｒ１，ｅｒ２を試験装置で検出す
ることにより、サーモメータコードｅ１〜ｅ３１にエラ
ーが発生しているか否かを容易に検出することができ
る。

【０１９４】従来のＡ／Ｄ変換器の動作試験では、バイ
ナリーコードのデジタル出力信号に基づいて、サーモメ
ータコードのエラーの有無を検出している。すなわち、
サーモメータコードのエラーによるデジタル出力信号の
リニアリティあるいはＳ／Ｎ比の悪化を、周波数成分の
スペクトラムを求める高速フーリエ変換処理等を行って
検出することにより、デジタル出力信号からサーモメー
タコードのエラーを検出している。

【０１９５】従って、本実施の形態では、従来のような
高速フーリエ変換処理等の複雑な処理を行うことなく、
Ａ／Ｄ変換器の動作試験を行うことができるので、試験
コストを低減することができる。（第二の実施の形態）図２１は、この発明を具体化した
エンコーダの第二の実施の形態を示す。この実施の形態
は、第一〜第四のエンコード部４１〜４４と、エラー信
号生成部４５と、グレー・バイナリー変換部４６とから
構成される。

【０１９６】前記第一〜第三のエンコード部４１〜４３
及びエラー信号生成部４５は、前記第一の実施の形態と
同様な構成であるので、その説明を省略する。図２３に
示す前記第四のエンコード部４４は、第三のエンコード
部４３から出力される論理境界検出信号ｇｂ，ｇｃ，ｇ
ｆ，ｇｇをＮＯＲ回路４７ａ，４７ｂ及びＮＡＮＤ回路
４８で論理処理することにより、グレーコードｇ２を生
成するものであり、前記第一の実施の形態の第四のエン
コード部１４でグレーコードｇ２を生成する回路と同様
である。

【０１９７】グレー・バイナリー変換部４６は、前記第
一の実施の形態のエラー訂正部１６と、グレー・バイナ
リー変換部１７との機能を併せ持つものであり、前記第
一〜第四のエンコード部４１〜４４及びエラー信号生成
部４５で生成された信号に基づいて、バイナリーコード
Ｂ０Ｚ〜Ｂ４Ｚを生成するものである。

【０１９８】図２２に示すように、グレーコードｇ２は
インバータ回路４９ａで反転されてＮＡＮＤ回路５０ａ
に入力され、そのＮＡＮＤ回路５０ａにはグレーコード
ｇ１Ｘ、エラー信号ｅｒ２が入力される。前記ＮＡＮＤ
回路５０ａの出力信号はＥＯＲ回路５２ａに入力され
る。

【０１９９】前記論理境界検出信号ｇｆ，ｇｅは、ＮＯ
Ｒ回路５１ａに入力され、前記論理境界検出信号ｇｈ，
ｇｇは、ＮＯＲ回路５１ｂに入力され、前記論理境界検
出信号ｇｄ，ｇｃは、ＮＯＲ回路５１ｃに入力される。

【０２００】前記ＮＯＲ回路５１ａ，５１ｂの出力信号
は、ＮＡＮＤ回路５０ｂに入力され、そのＮＡＮＤ回路
５０ｂの出力信号は前記ＥＯＲ回路５２ａに入力され
る。そして、前記ＥＯＲ回路５２ａの出力信号がインバ
ータ回路４９ｂで反転されて、バイナリーコードＢ４Ｚ
として出力される。ＮＡＮＤ回路５０ａ，５０ｂは、エ
ラーを訂正したバイナリーコードＢ４Ｚを生成するため
のバイナリーコードを出力する。

【０２０１】前記ＮＯＲ回路５１ｂ，５１ｃの出力信号
は、ＮＡＮＤ回路５０ｃに入力され、そのＮＡＮＤ回路
５０ｃの出力信号はＥＯＲ回路５２ｂに入力される。グ
レーコードｇ１Ｘ及びエラー信号ｅｒ２は、ＮＡＮＤ回
路５０ｄに入力され、そのＮＡＮＤ回路５０ｄの出力信
号は前記ＥＯＲ回路５２ｂに入力される。そして、前記
ＥＯＲ回路５２ｂの出力信号がインバータ回路４９ｃで
反転されて、バイナリーコードＢ３Ｚとして出力され
る。

【０２０２】ＮＡＮＤ回路５０ｃ，５０ｄは、エラーを
訂正したバイナリーコードＢ３Ｚを生成するためのバイ
ナリーコードを出力する。前記第三のエンコード部４３
で生成されるバイナリーコードｇ２ａは、ＥＯＲ回路５
２ｃに入力され、前記エラー信号ｅｒ２はインバータ回
路４９ｄで反転されて、ＥＯＲ回路５２ｃに入力され
る。

【０２０３】前記ＥＯＲ回路５２ｃの出力信号はインバ
ータ回路４９ｆで反転されて、バイナリーコードＢ２Ｚ
として出力されるとともに、ＥＯＲ回路５２ｅに入力さ
れる。

【０２０４】前記グレーコードｇ１は、ＥＯＲ回路５２
ｄに入力され、前記エラー信号ｅｒ１はインバータ回路
４９ｅで反転されて、ＥＯＲ回路５２ｄに入力される。
前記ＥＯＲ回路５２ｄの出力信号は、インバータ回路４
９ｇで反転されて前記ＥＯＲ回路５２ｅに入力される。
そして、前記ＥＯＲ回路５２ｅからバイナリーコードＢ
１Ｚが出力される。

【０２０５】インバータ回路４９ｆ，４９ｇの出力信号
は、バイナリーコードＢ１Ｚを生成するためのバイナリ
ーコードを出力する。前記第一のエンコード部４１で生
成されるグレーコードｇ０ａ，ｇ０ｂは、ＮＡＮＤ回路
５０ｅに入力され、そのＮＡＮＤ回路５０ｅの出力信号
がＥＯＲ回路５２ｇに入力される。

【０２０６】前記バイナリーコードｇ２ａ及びグレーコ
ードｇ１はＥＯＲ回路５２ｆに入力され、そのＥＯＲ回
路５２ｆの出力信号がインバータ回路４９ｈで反転され
て前記ＥＯＲ回路５２ｇに入力される。そして、前記Ｅ
ＯＲ回路５２ｇからバイナリーコードＢ０Ｚが出力され
る。

【０２０７】ＮＡＮＤ回路５０ｅ及びインバータ回路４
９ｈは、バイナリーコードＢ０Ｚを生成するためのバイ
ナリーコードを出力する。また、グレーコードｇ０ｂ，
ｇ０ａ，ｇ０Ｘａ，ｇ０Ｘｂ，ｇ１及びバイナリーコー
ドｇ２ａに基づいて、インバータ回路４９ｉ，４９ｊ、
ＮＯＲ回路５１ｄ〜５１ｉ及びＮＡＮＤ回路５０ｆの論
理処理に基づいて、バイナリーコードＢ０が出力され
る。このバイナリーコードＢ０は、第一〜第三のエンコ
ード部４１〜４３で生成された信号にバブルエラーに基
づくエラーが含まれていても、そのエラーが訂正されな
い。

【０２０８】次に、上記のように構成されたエンコーダ
の動作を説明する。前記第一〜第四のエンコード部４１
〜４４は、前記第一の実施の形態の第一〜第四のエンコ
ード部１１〜１４の動作と同様に、図２６に示すように
タイプｂ２Ｈのバブルエラーを含むサーモメータコード
ｅ１〜ｅ３１が入力されると、図２５に示すタイプｂ１
のバブルエラーが入力されたときと同等の信号を出力
し、図２７に示すようにタイプｂ２Ｌのバブルエラーを
含むサーモメータコードｅ１〜ｅ３１が入力されると、
そのエラーを完全に訂正した信号を出力し、図２５に示
すようにタイプｂ１のバブルエラーを含むサーモメータ
コードｅ１〜ｅ３１が入力されると、そのエラーを含む
信号を出力する。

【０２０９】また、エラー信号生成部４５では第一の実
施の形態のエラー信号生成部１５と同様なエラー信号ｅ
ｒ１，ｅｒ２を生成する。グレー・バイナリー変換部４
６では、論理境界検出信号ｇｆ，ｇｅ，ｇｈ，ｇｇに基
づくＮＯＲ回路５１ａ，５１ｂ及びＮＡＮＤ回路５０ｂ
の論理処理により、バイナリーコードが生成される。図
２４に示すように、入力されるサーモメータコードｅ１
〜ｅ３１にバブルエラーが含まれていないときには、エ
ラー信号ｅｒ２がＬレベルとなるため、ＮＡＮＤ回路５
０ａの出力信号はＨレベルとなる。すると、ＮＡＮＤ回
路５０ｂの出力信号と同相の信号がバイナリーコードＢ
４Ｚとして出力される。

【０２１０】また、図２２及び図２５に示すように、エ
ラー信号ｅｒ２がＨレベルとなって、グレーコードｇ２
がＬレベル、グレーコードｇ１ＸがＨレベルとなったと
き、ＮＡＮＤ回路５０ｂの出力信号が反転されて、バイ
ナリーコードＢ４Ｚとして出力される。グレーコードｇ
２，ｇ１Ｘ及びエラー信号ｅｒ２が上記条件以外では、
ＮＡＮＤ回路５０ｂの出力信号と同相の信号がバイナリ
ーコードＢ４Ｚとして出力される。

【０２１１】論理境界検出信号ｇｈ，ｇｇ，ｇｄ，ｇｃ
に基づくＮＯＲ回路５１ｂ，５１ｃ及びＮＡＮＤ回路５
０ｃの論理処理により、バイナリーコードが生成され、
エラー信号ｅｒ２がＬレベルであれば、ＮＡＮＤ回路５
０ｃの出力信号と同相の信号がバイナリーコードＢ３Ｚ
として出力される。

【０２１２】また、図２２及び図２５に示すように、エ
ラー信号ｅｒ２及びグレーコードｇ１ＸがともにＨレベ
ルとなると、ＮＡＮＤ回路５０ｃの出力信号が反転され
て、バイナリーコードＢ３Ｚとして出力される。

【０２１３】バイナリーコードＢ２Ｚは、エラー信号ｅ
ｒ２がＬレベルのとき、バイナリコードｇ２ａと同相の
信号が出力され、エラー信号ｅｒ２がＨレベルのとき、
バイナリコードｇ２ａの反転信号となる。

【０２１４】バイナリーコードＢ１Ｚは、バイナリーコ
ードＢ２ＺがＨレベルであって、エラー信号ｅｒ１がＬ
レベルのとき、グレーコードｇ１の反転信号となり、エ
ラー信号ｅｒ１がＨレベルのとき、グレーコードｇ１と
同相の信号となる。また、バイナリーコードＢ２ＺがＬ
レベルであって、エラー信号ｅｒ１がＬレベルのとき、
グレーコードｇ１のと同相信号となり、エラー信号ｅｒ
１がＨレベルのとき、グレーコードｇ１の反転信号とな
る。

【０２１５】バイナリーコードＢ０Ｚは、グレーコード
ｇ１及びバイナリーコードｇ２ａがともにＨレベル、あ
るいはともにＬレベルであるとき、グレーコードｇ０
ａ，ｇ０ｂがともにＨレベルとなるとＨレベルとなり、
グレーコードｇ０ａ，ｇ０ｂの少なくともいずれかがＬ
レベルとなると、Ｌレベルとなる。

【０２１６】また、グレーコードｇ１及びバイナリーコ
ードｇ２ａの一方がＨレベル、他方がＬレベルであると
き、グレーコードｇ０ａ，ｇ０ｂがともにＨレベルとな
るとＬレベルとなり、グレーコードｇ０ａ，ｇ０ｂの少
なくともいずれかがＬレベルとなると、Ｈレベルとな
る。

【０２１７】上記のような動作により、図２４〜図２７
に示すように、サーモメータコードｅ１〜ｅ３１にバブ
ルエラーが含まれていても、エラーが訂正されたバイナ
リーコードＢ０Ｚ〜Ｂ４Ｚが出力される。

【０２１８】前記第二及び第三のエンコード部４２，４
３のビット線ＢＬ１，ＢＬ１Ｘ及びビット線ＢＬ２ａ，
ＢＬ２ｂには、図２８に示すプリチャージ回路５３が接
続される。

【０２１９】前記プリチャージ回路５３は、前記プリチ
ャージ回路３６にＮチャネルＭＯＳトランジスタ５４〜
５７を付加した構成である。前記トランジスタ５４のド
レイン及びゲートは、ビット線ＢＬ１に接続され、前記
トランジスタ５５のドレイン及びゲートは、ビット線Ｂ
Ｌ１Ｘに接続される。

【０２２０】前記トランジスタ５７のソースはビット線
ＢＬ１に接続され、前記トランジスタ５５のソースはビ
ット線ＢＬ１Ｘに接続される。前記トランジスタ５４，
５６のソースと、前記トランジスタ５５，５７のドレイ
ンとは互いに接続されるとともに、トランジスタ５５，
５７のゲートに接続される。

【０２２１】このようなプリチャージ回路５３では、そ
の動作により例えばビット線ＢＬ１がＨレベル、ビット
線ＢＬ１ＸがＬレベルとなると、トランジスタ５４，５
５がオンされ、トランジスタ５６，５７がオフされる。
このとき、各トランジスタ５４，５５はドレインとゲー
トとが接続されているので、ダイオードとして動作し、
ビット線ＢＬ１，ＢＬ１Ｘの電位差は、トランジスタ５
４，５５のしきい値分にクランプされる。

【０２２２】また、ビット線ＢＬ１がＬレベル、ビット
線ＢＬ１ＸがＨレベルとなると、トランジスタ５４，５
５がオフされ、トランジスタ５６，５７がオンされる。
このとき、各トランジスタ５６，５７はドレインとゲー
トとが接続されているので、ダイオードとして動作し、
ビット線ＢＬ１，ＢＬ１Ｘの電位差は、トランジスタ５
６，５７のしきい値分にクランプされる。

【０２２３】なお、上記プリチャージ回路５３は、前記
第一の実施の形態の第二及び第三のエンコード部１２，
１３のビット線のプリチャージ回路として使用すること
もできる。

【０２２４】上記のように構成されたエンコーダでは、
第一の実施の形態のエンコーダで得られる作用効果に加
えて、次に示す作用効果を得ることができる。（１）第一の実施の形態で生成した訂正グレーコードＧ
０Ｚ〜Ｇ４Ｚを生成することなく、第一〜第四のエンコ
ード部４１〜４４で生成された信号に基づいて、エラー
訂正と並行して、バイナリーコードＢ０Ｚ〜Ｂ４Ｚを生
成することができる。従って、図９に示すようなグレー
・バイナリー変換回路１７を必要とすることなく、バイ
ナリーコードＢ０Ｚ〜Ｂ４Ｚを生成することができるの
で、回路規模を縮小することができる。（２）図９に示すグレー・バイナリー変換部１７では、
バイナリーコードＢ０Ｚ〜Ｂ４Ｚの下位ビットほど論理
回路の段数が増大して出力速度が遅くなり、最下位ビッ
トの出力速度により、エンコーダの動作速度が決定され
るが、この実施の形態では、上記グレー・バイナリー変
換部１７を使用することなく、バイナリーコードＢ０Ｚ
〜Ｂ４Ｚを生成することができるので、エンコーダの動
作速度を高速化することができる。（３）グレーバイナリー変換部４６は、第一〜第四のエ
ンコード部４１〜４４で生成される分解グレーコード及
び分解バイナリーコードのうち、３ビット以内の分解グ
レーコード及び分解バイナリーコードに基づいて、バイ
ナリーコードＢ０Ｚ〜Ｂ４Ｚを生成することができる。
従って、上位のバイナリーコードの生成と並行して下位
のバイナリーコードを生成することができるので、エン
コーダの動作速度を高速化することができる。（４）プリチャージ回路５３でプリチャージされるビッ
ト線の振幅は、ＮチャネルＭＯＳトランジスタ２個分の
しきい値以下にクランプされるので、ＲＯＭセルによる
ビット線電位の引き下げ速度を向上させることができ
る。従って、エンコーダの動作速度を向上させることが
できる。

【０２２５】なお、ビット線のクランプレベルは、ダイ
オード接続するＮチャネルＭＯＳトランジスタの段数を
変更することにより調整可能である。また、Ｎチャネル
ＭＯＳトランジスタに換えて、ＰＮジャンクションダイ
オードを使用してもよい。（第三の実施の形態）この実施の形態は、前記第一の実
施の形態のエラー訂正動作をプログラムに基づいて動作
するコンピュータを使用して行うようにしたものであ
り、便宜的に３ビットのバイナリーコードのデジタル信
号Ｂ０Ｚ〜Ｂ３Ｚを生成するエンコーダとして説明す
る。

【０２２６】図２９は、この実施の形態のエンコーダの
概要を示す。エンコード部６１には、サーモメータコー
ドｅ１〜ｅ７が入力される。前記エンコード部６１は、
そのサーモメータコードｅ１〜ｅ７に基づいて、３ビッ
トのグレーコードのデジタル信号Ｇ０〜Ｇ２を生成して
出力する。前記エンコード部６１は、例えば図４３ある
いは図４５に示すエンコーダを３ビット構成としたもの
であり、サーモメータコードｅ１〜ｅ７に含まれるバブ
ルエラーを訂正する機能を持たない。

【０２２７】前記エンコード部６１から出力されるグレ
ーコードＧ０〜Ｇ３は、コンピュータにてなる演算処理
部６２に入力される。前記演算処理部６２には、処理プ
ログラムを格納したプログラム格納部６３が接続されて
いる。

【０２２８】そして、演算処理部６２は処理プログラム
に基づいて動作して、前記グレーコードＧ０〜Ｇ３の下
位ビットを分解する分解グレーコード生成手段と、分解
された下位ビットと上位ビットとが特定の関係にあるか
否かを判定することにより、生成されたグレーコードに
エラーが存在するか否かを検出するエラー検出手段と、
検出されたエラーを訂正するエラー訂正手段と、訂正さ
れたグレーコードをバイナリーコードのデジタル信号Ｂ
０〜Ｂ２として出力するグレー・バイナリー変換手段と
して動作する。

【０２２９】前記演算処理部６２は、プログラム格納部
６３に格納されたプログラムに基づいて、以下のような
動作のいずれかでエラー訂正動作を行う。＜第一の動作＞図３０〜図３２は、前記演算処理部６２
の第一の動作を示す。演算処理部６２にエンコード部６
１からグレーコードＧ０〜Ｇ２が入力されると、演算処
理部６２は最下位のグレーコードＧ０を前記第一の実施
の形態と同様な表コードの分解グレーコードｇ０ａ，ｇ
０ｂに分解する（ステップ１）。

【０２３０】プログラム格納部６３には、図３１に示す
ように、正常なグレーコードＧ０〜Ｇ２のうち、最下位
のグレーコードＧ０を分解グレーコードｇ０ａ，ｇ０ｂ
に分解した場合の各コード及びそのグレーコードに対応
するバイナリーコードがあらかじめ格納されている。

【０２３１】また、図３１において分解グレーコードｇ
０ｂが「１」となるときは、グレーコードＧ２は必ず
「０」となり、分解グレーコードｇ０ａが「１」となる
ときは、グレーコードＧ２は必ず「１」となるため、こ
の条件を満足するか否かでエラーの有無が検出可能とな
る。

【０２３２】正常なグレーコードＧ０〜Ｇ２が入力され
ていると、図３２に示す正常時の分解グレーコードｇ０
ａ，ｇ０ｂと、グレーコードＧ１，Ｇ２が得られる。次
いで、演算処理部６２は分解グレーコードｇ０ａ，ｇ０
ｂと、グレーコードＧ２とに基づいてエラー信号を生成
する（ステップ２）。このエラー信号生成処理は、エラ
ー信号Ｅａ，Ｅｂを次式で算出するものである。Ｅａ＝ｇ０ａ×Ｇ２バーＥｂ＝ｇ０ｂ×Ｇ２｛×はＡＮＤ論理を示す｝すなわち、エラー信号Ｅａは分解グレーコードｇ０ａが
「１」のときの同ｇ０ａ，Ｇ２バーのＡＮＤ論理をとっ
た信号であり、エラー信号Ｅｂは分解グレーコードｇ０
ｂが「１」のときの同ｇ０ｂ，Ｇ２のＡＮＤ論理をとっ
た信号である。

【０２３３】そして、各グレーコードが正常であれば、
エラー信号Ｅａ，Ｅｂはいずれも「０」となり、エラー
が存在すれば、エラー信号Ｅａ，Ｅｂの一方が「１」と
なる。

【０２３４】次いで、演算処理部６２はエラー信号Ｅ
ａ，Ｅｂの少なくともいずれかが「１」であるか否かに
よりエラーの有無を判定する（ステップ３）。エラー信
号Ｅａ，Ｅｂがともに「０」であって、エラー無しと判
定すると、演算処理部６２は入力されたグレーコードＧ
０〜Ｇ２を訂正グレーコードｇ０Ｚ〜ｇ２Ｚとする（ス
テップ４）。

【０２３５】次いで、演算処理部６２は訂正グレーコー
ドｇ０Ｚ〜ｇ２Ｚにグレー・バイナリー変換を施し、訂
正バイナリーコードＢ０Ｚ〜Ｂ２Ｚを生成して（ステッ
プ５）、エラー訂正動作を終了する。このグレー・バイ
ナリー変換は、第一の実施の形態において図９に示す論
理回路で行った論理処理を演算処理部６２で行う。

【０２３６】一方、ステップ３においてエラー信号Ｅ
ａ，Ｅｂの少なくともいずれかが「１」となって、エラ
ー有りと判定されると、演算処理部６２はエラービット
の訂正を行う（ステップ６）。

【０２３７】この訂正動作は、図３２に示すようにエラ
ー信号Ｅａ，Ｅｂが「１」となったグレーコードｇ０
ａ，ｇ０ｂ，Ｇ２に次式で示す処理を施して、訂正グレ
ーコードｇ０Ｚ，ｇ２Ｚを生成する。ｇ２Ｚ＝（Ｅａ＋Ｅｂ）＠Ｇ２ｇ０Ｚ＝（Ｅａ＋Ｅｂ）＠（ｇ０ａ＋ｇ０ｂ）｛＋はＯＲ論理、＠はＥＯＲ論理を示す｝すなわち、エラー信号Ｅａ，Ｅｂの少なくともいずれか
が「１」であれば、Ｇ２が反転されてｇ２Ｚが生成され
るとともに、「１」となったｇ０ａ若しくはｇ０ｂが反
転されてｇ０Ｚが生成される。言い換えれば、エラーと
なった各ビットの双方が反転されて、訂正グレーコード
ｇ０Ｚ，ｇ２Ｚが生成される。

【０２３８】次いで、グレーコードＧ１はそのまま訂正
グレーコードｇ１Ｚとされて、訂正グレーコードｇ０Ｚ
〜ｇ２Ｚが生成され、グレー・バイナリー変換が行われ
て、訂正バイナリーコードＢ０Ｚ〜Ｂ２Ｚが生成される
（ステップ４，５）。

【０２３９】このような動作により、図３２に示すよう
に訂正バイナリーコードＢ０Ｚ〜Ｂ２Ｚは、未訂正グレ
ーコードＧ０〜Ｇ２に基づいて生成される未訂正バイナ
リーコードＢ０〜Ｂ２に比して、より確からしい値とな
る。＜第二の動作＞図３３〜図３５は、前記演算処理部６２
の第二の動作を示す。演算処理部６２にエンコード部６
１からグレーコードＧ０〜Ｇ２が入力されると、演算処
理部６２は最下位のグレーコードＧ０を前記第一の実施
の形態と同様な裏コードの分解グレーコードｇ０Ｘａ，
ｇ０Ｘｂに分解する（ステップ１１）。

【０２４０】プログラム格納部６３には、図３４に示す
ように、正常なグレーコードＧ０〜Ｇ２のうち、最下位
のグレーコードＧ０を分解グレーコードｇ０Ｘａ，ｇ０
Ｘｂに分解した場合の各コード及びそのグレーコードに
対応するバイナリーコードがあらかじめ格納されてい
る。

【０２４１】また、図３４において分解グレーコードｇ
０Ｘａが「１」となるときは、グレーコードＧ１は必ず
「０」となり、分解グレーコードｇ０Ｘｂが「１」とな
るときは、グレーコードＧ１は必ず「１」となるため、
この条件を満足するか否かでエラーの有無が検出可能と
なる。

【０２４２】正常なグレーコードＧ０〜Ｇ２が入力され
ていると、図３５に示す正常時の分解グレーコードｇ０
Ｘａ，ｇ０Ｘｂと、グレーコードＧ１，Ｇ２が得られ
る。次いで、演算処理部６２は分解グレーコードｇ０Ｘ
ａ，ｇ０ＸｂとグレーコードＧ１とに基づいてエラー信
号の生成処理を行う（ステップ１２）。このエラー信号
生成処理は、エラー信号ＥＸａ，ＥＸｂを次式で算出す
るものである。ＥＸａ＝ｇ０Ｘａ×Ｇ１ＥＸｂ＝ｇ０Ｘｂ×Ｇ１バー｛×はＡＮＤ論理を示す｝すなわち、エラー信号ＥＸａは分解グレーコードｇ０Ｘ
ａが「１」のときの同ｇ０Ｘａ，Ｇ１のＡＮＤ論理をと
った信号であり、エラー信号ＥＸｂは分解グレーコード
ｇ０Ｘｂが「１」のときの同ｇ０Ｘｂ，Ｇ１バーのＡＮ
Ｄ論理をとった信号である。

【０２４３】そして、各グレーコードが正常であれば、
エラー信号ＥＸａ，ＥＸｂはいずれも「０」となり、エ
ラーが存在すれば、エラー信号ＥＸａ，ＥＸｂの一方が
「１」となる。

【０２４４】次いで、演算処理部６２はエラー信号ＥＸ
ａ，ＥＸｂの少なくともいずれかが「１」であるか否か
によりエラーの有無を判定する（ステップ１３）。エラ
ー信号ＥＸａ，ＥＸｂがともに「０」であって、エラー
無しと判定すると、演算処理部６２は入力されたグレー
コードＧ０〜Ｇ２を訂正グレーコードｇ０Ｚ〜ｇ２Ｚと
する（ステップ１４）。

【０２４５】次いで、演算処理部６２は訂正グレーコー
ドｇ０Ｚ〜ｇ２Ｚにグレー・バイナリー変換を施し、訂
正バイナリーコードＢ０Ｚ〜Ｂ２Ｚを生成して（ステッ
プ１５）、エラー訂正動作を終了する。

【０２４６】一方、ステップ１３においてエラー信号Ｅ
Ｘａ，ＥＸｂの少なくともいずれかが「１」となって、
エラー有りと判定されると、演算処理部６２はエラービ
ットの訂正を行う（ステップ１６）。

【０２４７】この訂正動作は、図３５に示すようにエラ
ー信号ＥＸａ，ＥＸｂが「１」となったグレーコードｇ
０Ｘａ，ｇ０Ｘｂ，Ｇ１に次式で示す処理を施して、訂
正グレーコードｇ０Ｚ，ｇ１Ｚを生成する。ｇ１Ｚ＝（ＥＸａ＋ＥＸｂ）＠Ｇ１ｇ０Ｚ＝［（ＥＸａ＋ＥＸｂ）＠（ｇ０Ｘａ＋ｇ０Ｘ
ｂ）］バー｛＋はＯＲ論理、＠はＥＯＲ論理、バーは反転論理を示
す｝すなわち、エラー信号ＥＸａ，ＥＸｂの少なくともいず
れかが「１」であれば、Ｇ１が反転されてｇ１Ｚが生成
されるとともに、「１」となったｇ０Ｘａ若しくはｇ０
Ｘｂが反転されてｇ０Ｚが生成される。言い換えれば、
エラーとなった各ビットの双方が反転されて、訂正グレ
ーコードｇ０Ｚ，ｇ１Ｚが生成される。

【０２４８】次いで、グレーコードＧ２はそのまま訂正
グレーコードｇ２Ｚとされて、訂正グレーコードｇ０Ｚ
〜ｇ２Ｚが生成され、グレー・バイナリー変換が行われ
て、訂正バイナリーコードＢ０Ｚ〜Ｂ２Ｚが生成される
（ステップ１４，１５）。

【０２４９】このような動作により、図３５に示すよう
に、訂正バイナリーコードＢ０Ｚ〜Ｂ２Ｚは、未訂正グ
レーコードＧ０〜Ｇ２に基づいて生成される未訂正バイ
ナリーコードＢ０〜Ｂ２に比して、より確からしい値と
なる。＜第三の動作＞図３６〜図３８は、前記演算処理部６２
の第三の動作を示す。演算処理部６２にエンコード部６
１からグレーコードＧ０〜Ｇ２が入力されると、演算処
理部６２は最下位のグレーコードＧ０を前記第一の実施
の形態と同様な表コード及び裏コードの分解グレーコー
ドｇ０ａ，ｇ０ｂ，ｇ０Ｘａ，ｇ０Ｘｂに分解する（ス
テップ２１）。

【０２５０】プログラム格納部６３には、図３７に示す
ように、正常なグレーコードＧ０〜Ｇ２のうち、最下位
のグレーコードＧ０を分解グレーコードｇ０ａ，ｇ０
ｂ，ｇ０Ｘａ，ｇ０Ｘｂに分解した場合の各コード及び
そのグレーコードに対応するバイナリーコードがあらか
じめ格納されている。

【０２５１】また、図３７において分解グレーコードｇ
０ｂが「１」となるときは、グレーコードＧ２は必ず
「０」となり、分解グレーコードｇ０ａが「１」となる
ときは、グレーコードＧ２は必ず「１」となり、分解グ
レーコードｇ０Ｘａが「１」となるときは、グレーコー
ドＧ１は必ず「０」となり、分解グレーコードｇ０Ｘｂ
が「１」となるときは、グレーコードＧ１は必ず「１」
となるため、この条件を満足するか否かでエラーの有無
が検出可能となる。

【０２５２】正常なグレーコードＧ０〜Ｇ２が入力され
ていると、図３８に示す正常時の分解グレーコードｇ０
ａ，ｇ０ｂ，ｇ０Ｘａ，ｇ０Ｘｂと、グレーコードＧ
１，Ｇ２が得られる。

【０２５３】次いで、演算処理部６２は分解グレーコー
ドｇ０Ｘａ，ｇ０Ｘｂ、グレーコードＧ１，Ｇ２に基づ
いてエラー信号を生成する（ステップ２２）。このエラ
ー信号生成処理は、エラー信号Ｅｒ，ＥｒＸを次式で算
出するものである。Ｅｒ＝（ｇ０ａ×Ｇ２バー）＋（ｇ０ｂ×Ｇ２＝１）ＥｒＸ＝（ｇ０Ｘａ×Ｇ１）＋（ｇ０Ｘｂ×Ｇ１バー）｛×はＡＮＤ論理、＋はＯＲ論理、バーは反転論理を示
す｝各グレーコードが正常であれば、エラー信号Ｅｒ，Ｅｒ
Ｘはいずれも「０」となり、エラーが存在すれば、エラ
ー信号Ｅｒ，ＥｒＸの一方が「１」となる。

【０２５４】次いで、演算処理部６２はエラー信号Ｅ
ｒ，ＥｒＸの少なくともいずれかが「１」であるか否か
によりエラーの有無を判定する（ステップ２３）。エラ
ー信号Ｅｒ，ＥｒＸがともに「０」であって、エラー無
しと判定すると、演算処理部６２は入力されたグレーコ
ードＧ０〜Ｇ２を訂正グレーコードｇ０Ｚ〜ｇ２Ｚとす
る（ステップ１４）。

【０２５５】次いで、演算処理部６２は訂正グレーコー
ドｇ０Ｚ〜ｇ２Ｚにグレー・バイナリー変換を施し、訂
正バイナリーコードＢ０Ｚ〜Ｂ２Ｚを生成して（ステッ
プ２５）、エラー訂正動作を終了する。

【０２５６】一方、ステップ２３においてエラー信号Ｅ
ｒ，ＥｒＸの少なくともいずれかが「１」となって、エ
ラー有りと判定されると、演算処理部６２はエラービッ
トの訂正を行う（ステップ２６）。

【０２５７】この訂正動作は、図３８に示すようにエラ
ー信号Ｅｒ，ＥｒＸが「１」となった分解グレーコード
ｇ０ａ，ｇ０ｂ，ｇ０Ｘａ，ｇ０Ｘｂと、グレーコード
Ｇ１，Ｇ２に次式で示す処理を施して、訂正グレーコー
ドｇ０Ｚ〜ｇ２Ｚを生成する。ｇ２Ｚ＝（Ｅｒ＠Ｇ２）バーｇ１Ｚ＝（ＥｒＸ＠Ｇ１）バーｇ０Ｚ＝（Ｅｒ＋ＥｒＸ）＠（ｇ０ａ＋ｇ０ｂ）｛＋はＯＲ論理、＠はＥＯＲ論理、バーは反転論理を示
す｝すなわち、エラーとなった各ビットの双方が反転され
て、訂正グレーコードｇ０Ｚ〜ｇ２Ｚが生成される。

【０２５８】次いで、訂正グレーコードｇ０Ｚ〜ｇ２Ｚ
にグレー・バイナリー変換が施されて、訂正バイナリー
コードＢ０Ｚ〜Ｂ２Ｚが生成される（ステップ２４，２
５）。

【０２５９】このような動作により、図３８に示すよう
に、訂正バイナリーコードＢ０Ｚ〜Ｂ２Ｚは、未訂正グ
レーコードＧ０〜Ｇ２に基づいて生成される未訂正バイ
ナリーコードＢ０〜Ｂ２に比して、より確からしい値と
なり、前記第一及び第二の動作に基づく訂正バイナリー
コードＢ０Ｚ〜Ｂ２Ｚに比して、より確からしい値とな
る。

【０２６０】以上のように動作するエンコーダでは、入
力されるサーモメータコードに含まれるバブルエラーを
訂正したバイナリーコードを、プログラム格納部６３に
格納されたプログラムに基づいて動作する演算処理部６
２で高速に生成することができる。

【０２６１】

【発明の効果】以上詳述したように、この発明は入力さ
れるサーモメータコードに含まれるバブルエラーの訂正
機能を備え、かつ動作速度を向上させ得るエンコーダを
提供することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】第一の実施の形態を示すブロック図である。

【図３】第一のエンコード部を示す回路図である。

【図４】第二のエンコード部を示す回路図である。

【図５】第三のエンコード部を示す回路図である。

【図６】第四のエンコード部を示す回路図である。

【図７】エラー信号生成部を示す回路図である。

【図８】エラー訂正部を示す回路図である。

【図９】グレー・バイナリー変換部を示す回路図であ
る。

【図１０】論理境界検出回路を示す回路図である。

【図１１】ＲＯＭセルを示す回路図である。

【図１２】プリチャージ回路を示す回路図である。

【図１３】図１２のプリチャージ回路の動作を示す波形
図である。

【図１４】プリチャージ回路を示す回路図である。

【図１５】図１４のプリチャージ回路の動作を示す波形
図である。

【図１６】プリチャージ回路を示す回路図である。

【図１７】第一の実施の形態の動作（バブルエラー無
し）を示す波形図である。

【図１８】ｂ１タイプのバブルエラーが入力された場合
の動作を示す波形図である。

【図１９】ｂ２Ｈタイプのバブルエラーが入力された場
合の動作を示す波形図である。

【図２０】ｂ２Ｌタイプのバブルエラーが入力された場
合の動作を示す波形図である。

【図２１】第二の実施の形態を示すブロック図である。

【図２２】グレー・バイナリー変換部を示す回路図であ
る。

【図２３】第四のエンコード部を示す回路図である。

【図２４】第二の実施の形態の動作（バブルエラー無
し）を示す波形図である。

【図２５】ｂ１タイプのバブルエラーが入力された場合
の動作を示す波形図である。

【図２６】ｂ２Ｈタイプのバブルエラーが入力された場
合の動作を示す波形図である。

【図２７】ｂ２Ｌタイプのバブルエラーが入力された場
合の動作を示す波形図である。

【図２８】プリチャージ回路を示す回路図である。

【図２９】第三の実施の形態のエンコーダを示すブロッ
ク図である。

【図３０】第三の実施の形態の第一の動作を示すフロー
チャート図である。

【図３１】第一の動作の分解グレーコードを示す説明図
である。

【図３２】第一の動作の過程で生成されるコードを示す
説明図である。

【図３３】第三の実施の形態の第二の動作を示すフロー
チャート図である。

【図３４】第二の動作の分解グレーコードを示す説明図
である。

【図３５】第二の動作の過程で生成されるコードを示す
説明図である。

【図３６】第三の実施の形態の第三の動作を示すフロー
チャート図である。

【図３７】第三の動作の分解グレーコードを示す説明図
である。

【図３８】第三の動作の過程で生成されるコードを示す
説明図である。

【図３９】従来例を示す回路図である。

【図４０】ＲＯＭセルを示す回路図である。

【図４１】エンコード部内のＲＯＭセルの接続を示す説
明図である。

【図４２】従来例を示す回路図である。

【図４３】従来例を示す回路図である。

【図４４】エンコード部内のＲＯＭセルの接続を示す説
明図である。

【図４５】グレーコードを出力するエンコーダを示す回
路図である。

【図４６】図４５の論理境界検出回路及びＲＯＭセルを
示す回路図である。

【図４７】グレーコードとバイナリーコードの関係を示
す説明図である。

【図４８】ｂ１タイプのバブルエラーを含むサーモメー
タコードをエンコードした場合のグレーコードとバイナ
リーコードの関係を示す説明図である。

【図４９】エラーを訂正した場合のグレーコードとバイ
ナリーコードの関係を示す説明図である。

【図５０】ｂ１タイプのバブルエラーを含むサーモメー
タコードをグレーコード方式でエンコードした場合の入
出力値を示す説明図である。

【図５１】ｂ２Ｈタイプのバブルエラーを含むサーモメ
ータコードをグレーコード方式でエンコードした場合の
入出力値を示す説明図である。

【図５２】ｂ２Ｌタイプのバブルエラーを含むサーモメ
ータコードをグレーコード方式でエンコードした場合の
入出力値を示す説明図である。

【図５３】ｂ１タイプのバブルエラーを含むサーモメー
タコードをグレーコードの表コードのみで訂正した場合
の入出力値を示す説明図である。

【図５４】ｂ１タイプのバブルエラーを含むサーモメー
タコードをグレーコードの表コード及び裏コードを使用
して訂正した場合の入出力値を示す説明図である。

【符号の説明】

１０１エンコード部１０２エラー検出部１０３エラー訂正部１０４グレー・バイナリー変換部ｅサーモメータコードＧグレーコードＢバイナリーコード

Claims

【特許請求の範囲】

【請求項１】サーモメータコードの論理境界を検出す
ることにより、グレーコードのデジタル信号を生成する
エンコード部と、前記エンコード部から出力されるグレーコードをバイナ
リーコードのデジタル信号に変換するグレー・バイナリ
ー変換部とを備えたエンコーダであって、前記エンコード部には、グレーコードの下位ビットと上位ビットとの値が特定の
関係にあるか否かを検出することにより、該グレーコー
ドに含まれるエラーコードを検出するエラー検出部と、前記エラー検出部で検出されたエラーコードを訂正する
エラー訂正部とを備えたことを特徴とするエンコーダ。
【請求項２】前記エンコード部は、前記サーモメータコードの論理境界を検出する多数の論
理境界検出回路と、前記論理境界検出回路とビット線との間に介在されて、
該論理境界検出回路の出力信号に基づいてビット線から
グレーコードを出力する多数のＲＯＭセルとを備え、前記グレーコードの下位ビットを出力するビット線を複
数の分解ビット線で構成し、前記各ＲＯＭセルを各分解
ビット線に周期的に接続することにより、当該分解ビッ
ト線から出力される分解グレーコードのいずれかと、他
のビットのグレーコードとの間に、常に前記特定の関係
が設定されるようにし、前記エラー検出部は、前記分解ビット線から出力される
分解グレーコードと他のビットのグレーコードとが、前
記特定の関係を満足するか否かを検出することを特徴と
する請求項１記載のエンコーダ。
【請求項３】前記論理境界検出回路は、１つおきのサーモメータコードを３つ以上入力する論理
ゲートで構成したことを特徴とする請求項２記載のエン
コーダ。
【請求項４】前記エンコード部は、前記グレーコードの最下位ビットを出力するビット線と
して、対象論理側の分解グレーコードを周期的に交互に
出力する２本の分解ビット線と、非対象論理側の分解グ
レーコードを周期的に交互に出力する２本の分解ビット
線とを備え、前記分解ビット線はいずれか１つのビット
線とその他のビット線とから相補信号を出力する第一の
エンコード部と、下位から２ビット目のグレーコードを出力するビット線
として、対象論理側と非対象論理側の分解グレーコード
を出力する２本の分解ビット線を備え、該分解ビット線
から相補信号を出力する第二のエンコード部と、下位から２ビット目のグレーコードをシフトして下位か
ら３ビット目のバイナリーコードの相補信号に相当する
信号を出力する２本の分解ビット線を備えた第三のエン
コード部とを備えたことを特徴とする請求項２記載のエ
ンコーダ。
【請求項５】相補信号を出力する前記分解ビット線に
は、一方の分解ビット線の出力信号に基づいて、他方の
分解ビット線をプリチャージするプリチャージ回路を接
続したことを特徴とする請求項２乃至４のいずれかに記
載のエンコーダ。
【請求項６】前記プリチャージ回路は、前記分解ビッ
ト線にそれぞれプリチャージトランジスタを介してプリ
チャージ電源を供給し、相補信号を出力する分解ビット
線のうち、Ｌレベルの信号を出力する一方の分解ビット
線の出力信号で、他方の分解ビット線に接続されたプリ
チャージトランジスタをオンさせて当該分解ビット線を
プリチャージすることを特徴とする請求項５記載のエン
コーダ。
【請求項７】前記プリチャージ回路は、前記分解ビッ
ト線にそれぞれプリチャージトランジスタを介してプリ
チャージ電源を供給し、相補信号を出力する分解ビット
線のうちの一方の分解ビット線の出力信号に基づいて、
前記プリチャージトランジスタをカレントミラー動作さ
せて、Ｌレベルを出力しない分解ビット線をプリチャー
ジすることを特徴とする請求項５記載のエンコーダ。
【請求項８】前記プリチャージ回路には、相補信号を
出力する前記分解ビット線の電位差を一定値以内とする
クランプ回路を備えたことを特徴とする請求項５記載の
エンコーダ。
【請求項９】前記クランプ回路は、複数のダイオード
若しくはダイオード接続したＭＯＳトランジスタで構成
したことを特徴とする請求項８記載のエンコーダ。
【請求項１０】前記エンコード部は、グレーコードの
下位ビットを前記分解グレーコードとして生成し、前記グレー・バイナリー変換部は、前記分解グレーコー
ドと、前記エラー検出部の検出信号との論理処理に基づ
いて、エラーコードの訂正と同時に全ビットのバイナリ
ーコードを生成することを特徴とする請求項２記載のエ
ンコーダ。
【請求項１１】前記グレー・バイナリー変換部は、前
記分解グレーコードのうち、上下３ビットの範囲内の分
解グレーコードを論理処理して、バイナリーコードを生
成することを特徴とする請求項１０記載のエンコーダ。
【請求項１２】前記エンコーダ部の分解ビット線は、
最上位以外の少なくとも１ビット以上の分解グレーコー
ドに換えて分解バイナリーコードを出力することを特徴
とする請求項２記載のエンコーダ。
【請求項１３】前記エンコーダ部の分解ビット線は、
最上位以外の少なくとも１ビット以上の分解グレーコー
ドに換えて分解バイナリーコードを出力し、前記エラー検出部は、前記分解バイナリーコードと分解
グレーコードとが特定の関係を満足するか否かに基づい
てエラーコードを検出することを特徴とする請求項２記
載のエンコーダ。
【請求項１４】複数ビットの分解グレーコードを論理
処理して、同一ビットの複数のバイナリーコードを生成
し、該複数のバイナリーコードを論理処理して１ビット
のバイナリーコードを生成することを特徴とするグレー
・バイナリー変換方法。
【請求項１５】複数ビットの分解グレーコードを論理
処理して、同一ビットの複数のバイナリーコードを生成
する論理回路と、前記複数のバイナリーコードを論理処理して１ビットの
バイナリーコードを生成する論理回路とを備えたことを
特徴とするグレー・バイナリー変換装置。
【請求項１６】それぞれ異なる電圧の基準電圧が入力
され、該基準電圧とアナログ入力電圧とを比較して、サ
ーモメータコードを出力する多数のコンパレータと、前記サーモメータコードの論理境界を検出した論理境界
検出信号を出力する論理境界検出部と、前記論理境界検出信号に基づいてＲＯＭセルを動作させ
ることにより、該ＲＯＭセルに接続したビット線からデ
ジタル信号を出力するエンコーダとを備えたＡ／Ｄ変換
器であって、前記エンコーダは、前記論理境界検出部の出力信号に基づいて、グレーコー
ドを生成するエンコード部と、前記エンコード部から出力されるグレーコードをバイナ
リーコードに変換するグレー・バイナリー変換部とを備
え、前記エンコーダ部は、グレーコードの下位ビットと上位ビットとの値が特定の
関係にあるか否かを検出することによりエラーコードを
検出するエラー検出部と、前記エラー検出部で検出されたエラーコードを訂正する
エラー訂正部とを備えたことを特徴とするＡ／Ｄ変換
器。
【請求項１７】サーモメータコードの論理境界を検出
することにより、グレーコードのデジタル信号を生成
し、グレーコードの下位ビットと上位ビットとの値が特
定の関係にあるか否かを検出することにより、該グレー
コードに含まれるエラーコードを検出し、該エラーコー
ドをあらかじめ設定されたエラーコード処理に基づいて
訂正することを特徴とするエンコード信号の誤り訂正方
法。
【請求項１８】前記グレーコードのデジタル信号は、
１つおきで、かつ３つ以上のサーモメータコードの論理
境界を検出することにより生成することを特徴とする請
求項１７記載のエンコード信号の誤り訂正方法。
【請求項１９】前記グレーコードの下位ビットの論理
対象側の出力信号を複数の系統に分解し、分解した下位
ビットと上位ビットとの値が特定の関係にあるか否かを
検出することを特徴とする請求項１７記載のエンコード
信号の誤り訂正方法。
【請求項２０】前記グレーコードの下位ビットの非論
理対象側の出力信号を複数の系統に分解し、分解した下
位ビットと上位ビットとの値が特定の関係にあるか否か
を検出することを特徴とする請求項１７記載のエンコー
ド信号の誤り訂正方法。
【請求項２１】サーモメータコードの論理境界を検出
することにより、グレーコードのデジタル信号を生成
し、グレーコードの下位ビットと上位ビットとの値に特
定の関係が設定されるように、前記グレーコードの下位
ビットを論理対象側の表コードと非論理対象側の裏コー
ドとに分割し、さらに前記表コード及び裏コードをそれ
ぞれ複数の系統に分割し、前記各表コード及び裏コード
と上位ビットとが特定の関係にあるか否かを検出するこ
とにより、該グレーコードに含まれるエラーコードを検
出し、該エラーコードを訂正することを特徴とするエン
コード信号の誤り訂正方法。
【請求項２２】コンピュータを、グレーコードの下位ビットと上位ビットとの値が特定の
関係にあるか否かを検出することにより、該グレーコー
ドに含まれるエラーコードを検出するエラー検出手段
と、前記エラー検出手段で検出されたエラーコードを訂正す
るエラー訂正手段として機能させるためのプログラムを
記録した記録媒体。
【請求項２３】コンピュータを、グレーコードの下位ビットの対象論理側及び非対象論理
側の少なくともいずれかの分解グレーコードを生成する
分解グレーコード生成手段と、前記分解グレーコードと、上位ビットのグレーコードと
を比較してエラーを検出するエラー検出手段と、前記エラー検出手段で検出されたエラーコードを訂正す
るエラー訂正手段として機能させるためのプログラムを
記録した記録媒体。
【請求項２４】コンピュータを、グレーコードの下位ビットの対象論理及び非対象論理の
少なくともいずれかを複数ビットに分解した分解グレー
コードを生成する分解グレーコード生成手段と、前記分解グレーコードと、上位ビットのグレーコードと
を比較してエラーを検出するエラー検出手段と、前記エラー検出手段で検出されたエラーコードを訂正す
るエラー訂正手段として機能させるためのプログラムを
記録した記録媒体。
【請求項２５】コンピュータを、グレーコードの下位ビットの対象論理及び非対象論理の
少なくともいずれかを複数ビットに分解した分解グレー
コードを生成する分解グレーコード生成手段と、前記分解グレーコードと、上位ビットのグレーコードと
を比較してエラーを検出するエラー検出手段と、前記エラー検出手段で検出されたエラーコードを反転さ
せて訂正するエラー訂正手段と、前記エラー訂正手段から出力されたグレーコードをバイ
ナリーコードのデジタル信号に変換するグレーバイナリ
ー変換手段として機能させるためのプログラムを記録し
た記録媒体。
【請求項２６】コンピュータを、１つおきの３つ以上のサーモメータコードの値を順次比
較することにより、該サーモメータコードの論理境界を
検出する論理境界検出手段として機能させるためのプロ
グラムを記録した記録媒体。
【請求項２７】前記エラー検出部は、エラーコードの
検出に基づいてエラー信号を生成し、該エラー信号をエ
ラー信号出力端子から外部へ出力することを特徴とする
請求項１乃至４，１３のいずれかに記載のエンコーダ。
【請求項２８】サーモメータコードの論理境界を検出
することによりグレーコードのデジタル信号を生成し、
前記グレーコードの下位ビットと上位ビットとの値が特
定の関係にあるか否かを検出することによりエラー信号
を生成し、該エラー信号に基づいてサーモメータコード
にエラーが含まれているか否かを検出することを特徴と
するＡ／Ｄ変換器の試験方法。