JPH073457B2 - 論理回路試験装置 - Google Patents
論理回路試験装置Info
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- JPH073457B2 JPH073457B2 JP59253996A JP25399684A JPH073457B2 JP H073457 B2 JPH073457 B2 JP H073457B2 JP 59253996 A JP59253996 A JP 59253996A JP 25399684 A JP25399684 A JP 25399684A JP H073457 B2 JPH073457 B2 JP H073457B2
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- Japan
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- logic
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31928—Formatter
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/14—Indicating direction of current; Indicating polarity of voltage
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、論理回路の機能を試験するための論理回路試
験装置に係わり、特にその構成要素としての論理波形生
成回路各々より、被試験論理回路に対し印加される試験
用論理波形が、構成簡単にして、しかも容易に生成され
るようにした論理回路試験装置に関するものである。
験装置に係わり、特にその構成要素としての論理波形生
成回路各々より、被試験論理回路に対し印加される試験
用論理波形が、構成簡単にして、しかも容易に生成され
るようにした論理回路試験装置に関するものである。
論理回路に対しその機能試験を行う場合、その論理回路
に対しては、論理回路試験装置よりNRZ（Non-Return-to
-Zero）波形やRZ波形（Return-to-Zero）、あるいはNRZ
波形とRZ波形との排他的論理和（EOR）波形等、各種の
論理波形が試験用として印加される必要があるものとな
っている。その試験用論理波形に対する応答として得ら
れる、その論理回路からの応答信号は、論理回路試験装
置で、別途予め作成されている期待信号と比較されるこ
とによって、その機能が正常か否かが試験されているも
のである。
に対しては、論理回路試験装置よりNRZ（Non-Return-to
-Zero）波形やRZ波形（Return-to-Zero）、あるいはNRZ
波形とRZ波形との排他的論理和（EOR）波形等、各種の
論理波形が試験用として印加される必要があるものとな
っている。その試験用論理波形に対する応答として得ら
れる、その論理回路からの応答信号は、論理回路試験装
置で、別途予め作成されている期待信号と比較されるこ
とによって、その機能が正常か否かが試験されているも
のである。
ところで、論理回路への試験用論理波形は、論理回路試
験装置内の論理波形生成回路で、その論理波形の立上
り、立下り時点が所望に調整された状態として生成され
る必要があるが、これまでにあっては、例えば特開昭57
−111470号公報に示されているように、それら立上り、
立下り時点各々は、専ら調整用遅延素子によって個々に
調整されているのが実情である。
験装置内の論理波形生成回路で、その論理波形の立上
り、立下り時点が所望に調整された状態として生成され
る必要があるが、これまでにあっては、例えば特開昭57
−111470号公報に示されているように、それら立上り、
立下り時点各々は、専ら調整用遅延素子によって個々に
調整されているのが実情である。
以上のように、立上り、立下りタイミングが調整用遅延
素子によって所望に調整可として、試験用論理波形が論
理波形生成回路で生成される場合には、論理回路に対す
る試験を高精度に行い得るものであるが、その反面、調
整用遅延素子の部品点数が増大することは否めないばか
りか、それら調整用遅延素子各々に対する遅延調整作業
が煩わしい、という不具合を生じているのが現状であ
る。というのは、論理回路には試験用論理波形が一般に
複数チャネル分、一般に相異なる波形として同時に印加
される必要があり、したがって、論理波形生成回路も所
要チャネル分論理回路試験装置内に設けられる必要があ
るからである。
素子によって所望に調整可として、試験用論理波形が論
理波形生成回路で生成される場合には、論理回路に対す
る試験を高精度に行い得るものであるが、その反面、調
整用遅延素子の部品点数が増大することは否めないばか
りか、それら調整用遅延素子各々に対する遅延調整作業
が煩わしい、という不具合を生じているのが現状であ
る。というのは、論理回路には試験用論理波形が一般に
複数チャネル分、一般に相異なる波形として同時に印加
される必要があり、したがって、論理波形生成回路も所
要チャネル分論理回路試験装置内に設けられる必要があ
るからである。
本発明の目的は、被試験論理回路に対し複数チャネル
分、印加される試験用論理波形が、その立上り、立下り
タイミングに対する遅延調整不要として、しかも構成簡
単、容易にして論理波形生成回路各々より生成され得る
論理回路試験装置を供するにある。
分、印加される試験用論理波形が、その立上り、立下り
タイミングに対する遅延調整不要として、しかも構成簡
単、容易にして論理波形生成回路各々より生成され得る
論理回路試験装置を供するにある。
上記目的のため、本発明は、論理回路試験装置内に所要
チャネル数分設けられている論理波形生成回路各々は、
外部から基本周期毎に指定される論理波形の種類と極性
にもとづき、次基本周期で生成されるべき論理波形の形
状を規定する、開始論理値置換制御ビットを含む複数ビ
ット波形形状データを発生するデータ発生回路と、該デ
ータ発生回路からの、開始論理値置換制御ビットを除く
複数ビット波形形状データを論理波形発生データとして
次基本周期開始タイミングで保持するに際して、該複数
ビット波形形状データのうち、開始論理値を規定するビ
ットのみは上記開始論理値置換制御ビットによる選択制
御下に、現基本周期での最終論理値を規定するビットに
置換可とされた状態で保持されるシフトデータ供給回路
と、基本周期毎に、該基本周期内で外部からの、相異な
るタイミングの複数種類のクロック信号を論理和するこ
とで論理和クロック信号を作成する一方、該複数種類の
クロック信号からロード／シフトモード制御信号を発生
するタイミング制御回路と、該タイミング制御回路から
の論理和クロック信号およびロード／シフトモード制御
信号が与えられている状態で、上記シフトデータ供給回
路から保持出力されている論理波形発生データは、開始
論理値を規定するビットが最終シフト出力段に位置され
るべく、上記論理和クロック信号のうち、最初に出現す
るクロック信号のタイミングでロードされた後、後続の
クロック信号各々のタイミングで順次シフトせしめら
れ、シフト出力を試験用論理波形として得るシフトレジ
スタと、から構成されるようにしたものである。
チャネル数分設けられている論理波形生成回路各々は、
外部から基本周期毎に指定される論理波形の種類と極性
にもとづき、次基本周期で生成されるべき論理波形の形
状を規定する、開始論理値置換制御ビットを含む複数ビ
ット波形形状データを発生するデータ発生回路と、該デ
ータ発生回路からの、開始論理値置換制御ビットを除く
複数ビット波形形状データを論理波形発生データとして
次基本周期開始タイミングで保持するに際して、該複数
ビット波形形状データのうち、開始論理値を規定するビ
ットのみは上記開始論理値置換制御ビットによる選択制
御下に、現基本周期での最終論理値を規定するビットに
置換可とされた状態で保持されるシフトデータ供給回路
と、基本周期毎に、該基本周期内で外部からの、相異な
るタイミングの複数種類のクロック信号を論理和するこ
とで論理和クロック信号を作成する一方、該複数種類の
クロック信号からロード／シフトモード制御信号を発生
するタイミング制御回路と、該タイミング制御回路から
の論理和クロック信号およびロード／シフトモード制御
信号が与えられている状態で、上記シフトデータ供給回
路から保持出力されている論理波形発生データは、開始
論理値を規定するビットが最終シフト出力段に位置され
るべく、上記論理和クロック信号のうち、最初に出現す
るクロック信号のタイミングでロードされた後、後続の
クロック信号各々のタイミングで順次シフトせしめら
れ、シフト出力を試験用論理波形として得るシフトレジ
スタと、から構成されるようにしたものである。
以下、本発明に係る論理波形生成回路を第１図から第５
図により説明する。
図により説明する。
先ずその回路構成について説明すれば、第１図はその論
理波形生成回路の一例での回路構成を示したものであ
る。図示のように、その全体は、データ発生回路103、
シフトデータ供給回路101、タイミング制御回路102およ
びシフトレジスタ104より構成されたものとなってい
る。
理波形生成回路の一例での回路構成を示したものであ
る。図示のように、その全体は、データ発生回路103、
シフトデータ供給回路101、タイミング制御回路102およ
びシフトレジスタ104より構成されたものとなってい
る。
このうち、データ発生回路103では、入力端子112から
の、生成されるべき論理波形の種類（後述）を指定する
複数ビット制御データと、入力端子113からの、論理波
形の極性（後述）を指定する論理データとにもとづき、
第２図に示すように、生成されるべき論理波形の形状を
規定する４ビット波形形状データを発生した上、信号線
114,115,119,120上に出力すべき機能したものとなって
いる。
の、生成されるべき論理波形の種類（後述）を指定する
複数ビット制御データと、入力端子113からの、論理波
形の極性（後述）を指定する論理データとにもとづき、
第２図に示すように、生成されるべき論理波形の形状を
規定する４ビット波形形状データを発生した上、信号線
114,115,119,120上に出力すべき機能したものとなって
いる。
また、シフトデータ供給回路101は、Ｄ型フリップフロ
ップ（以下、Ｄ−FFと称す）106〜108とセレクタ105か
ら構成されており、Ｄ−FF106〜108各々には基本周期ク
ロック信号121がセット（ラッチ）信号として入力せし
められるものとなっている。これによりＤ−FF106〜108
各々からは、生成されるべき論理波形の開始論理値、最
終論理値等が論理波形発生データとして保持・出力せし
められるものである。因みに、ここでいう開始論理値と
は、そのサイクルにおいて生成される論理波形のうち、
最初に出現する波形状態として、また、同様に、最終論
理値とは、最後に出現する波形状態として定義される。
ップ（以下、Ｄ−FFと称す）106〜108とセレクタ105か
ら構成されており、Ｄ−FF106〜108各々には基本周期ク
ロック信号121がセット（ラッチ）信号として入力せし
められるものとなっている。これによりＤ−FF106〜108
各々からは、生成されるべき論理波形の開始論理値、最
終論理値等が論理波形発生データとして保持・出力せし
められるものである。因みに、ここでいう開始論理値と
は、そのサイクルにおいて生成される論理波形のうち、
最初に出現する波形状態として、また、同様に、最終論
理値とは、最後に出現する波形状態として定義される。
さて、データ発生回路103から発生される４ビット波形
形状データであるが、シフトデータ供給回路101内で
は、信号線119,120上に出力されたものは、そのまま基
本周期クロック信号121によってＤ−FF107,108に保持さ
れるが、信号線115上に出力されたものはセレクタ105を
介しＤ−FF106に保持可とされたものとなっている。図
示のように、セレクタ105にはデータ発生回路103から信
号線114を介し開始論理値置換制御ビットが入力せしめ
られていることから、信号線115上の開始論理値を規定
するビットか、または信号線125（124）を介された、Ｄ
−FF108からの、現サイクル上での最終論理値を規定す
るビットの何れか一方が選択的にＤ−FF106に基本周期
クロック信号121のタイミングで保持せしめられている
ものである。したがって、開始論理値置換制御ビットに
よる制御下に、次サイクルでの開始論理値は、データ発
生回路103からのものか、または現サイクルでの論理波
形の最終論理値の何れかとして選択されているものであ
る。
形状データであるが、シフトデータ供給回路101内で
は、信号線119,120上に出力されたものは、そのまま基
本周期クロック信号121によってＤ−FF107,108に保持さ
れるが、信号線115上に出力されたものはセレクタ105を
介しＤ−FF106に保持可とされたものとなっている。図
示のように、セレクタ105にはデータ発生回路103から信
号線114を介し開始論理値置換制御ビットが入力せしめ
られていることから、信号線115上の開始論理値を規定
するビットか、または信号線125（124）を介された、Ｄ
−FF108からの、現サイクル上での最終論理値を規定す
るビットの何れか一方が選択的にＤ−FF106に基本周期
クロック信号121のタイミングで保持せしめられている
ものである。したがって、開始論理値置換制御ビットに
よる制御下に、次サイクルでの開始論理値は、データ発
生回路103からのものか、または現サイクルでの論理波
形の最終論理値の何れかとして選択されているものであ
る。
更に、タイミング制御回路102について説明すれば、タ
イミング制御回路102はモード制御器109、オアゲート11
0および遅延線（遅延量固定）111より構成されたものと
なっている。図示のように、タイミング制御回路102に
は、パルス幅が相互に重複しない状態として３種類のク
ロック信号126〜128が入力されているが、これらクロッ
ク信号126〜128はオアゲート110で論理和された上、更
に遅延線111で所定量遅延せしめられた上、信号線130を
介しシフトレジスタ（３ビットシフト容量）104にクロ
ック信号として与えられるものとなっている。一方、そ
れら３種類のクロック信号126〜128からモード制御器10
9では、シフトレジスタ104での動作モードがロード（プ
リセット）モードであるか、シフトモードであるかが指
定されており、モード制御器109からの動作モード制御
信号が信号線129を介しシフトレジスタ104に与えられる
ことで、シフトレジスタ104での動作モードが制御され
たものとなっている。
イミング制御回路102はモード制御器109、オアゲート11
0および遅延線（遅延量固定）111より構成されたものと
なっている。図示のように、タイミング制御回路102に
は、パルス幅が相互に重複しない状態として３種類のク
ロック信号126〜128が入力されているが、これらクロッ
ク信号126〜128はオアゲート110で論理和された上、更
に遅延線111で所定量遅延せしめられた上、信号線130を
介しシフトレジスタ（３ビットシフト容量）104にクロ
ック信号として与えられるものとなっている。一方、そ
れら３種類のクロック信号126〜128からモード制御器10
9では、シフトレジスタ104での動作モードがロード（プ
リセット）モードであるか、シフトモードであるかが指
定されており、モード制御器109からの動作モード制御
信号が信号線129を介しシフトレジスタ104に与えられる
ことで、シフトレジスタ104での動作モードが制御され
たものとなっている。
結局なところ、信号線122〜124を介しＤ−FF106〜108か
らの論理波形発生データがプリセットデータとしてシフ
トレジスタ104に、シフトレジスタ104への最初のクロッ
ク信号（クロック信号126に相当）をロード信号として
ロードせしめられた後は、その次サイクル途中で、後続
の２個分のクロック信号（クロック信号127,128に相
当）がシフトクロックとしてシフトレジスタ104に順次
与えられることで、シフトレジスタ104からは論理波形
発生データがシリアル状の生成波形出力131としてシフ
ト出力されているものである。論理波形発生データがシ
フトレジスタ104にロードされるに際しては、開始論理
値を規定するビットはシフトレジスタ104の最終シフト
出力段にロードせしめられていることから、論理波形発
生データがロードされた時点から、その後の最初のシフ
トクロックが出現するまでの間、その開始論理値を規定
するビット状態がシフトレジスタ104からシフト出力さ
れているものである。
らの論理波形発生データがプリセットデータとしてシフ
トレジスタ104に、シフトレジスタ104への最初のクロッ
ク信号（クロック信号126に相当）をロード信号として
ロードせしめられた後は、その次サイクル途中で、後続
の２個分のクロック信号（クロック信号127,128に相
当）がシフトクロックとしてシフトレジスタ104に順次
与えられることで、シフトレジスタ104からは論理波形
発生データがシリアル状の生成波形出力131としてシフ
ト出力されているものである。論理波形発生データがシ
フトレジスタ104にロードされるに際しては、開始論理
値を規定するビットはシフトレジスタ104の最終シフト
出力段にロードせしめられていることから、論理波形発
生データがロードされた時点から、その後の最初のシフ
トクロックが出現するまでの間、その開始論理値を規定
するビット状態がシフトレジスタ104からシフト出力さ
れているものである。
ここで、再び第２図について説明すれば、第２図は生成
されるべき論理波形の形状を規定する４ビット波形形状
データ（但し、開始論理値置換制御ビットを除く）を、
外部から指定される複数ビット制御データ（論理波形の
種類）と論理データ（論理波形の極性）に応じて示した
ものである。本例では、データ発生回路103より出力さ
れる４ビット波形形状データにもとづき、NRZ波形、RZ
波形、EOR波形の何れか１つが選択的に、しかもその波
形の極性が制御可として発生される場合が想定されたも
のとなっている。また、第３図はまた、開始論理値置換
制御ビット（SEL）によるセレクタ（マルチプレクサ）1
05での選択動作論理を示したものである。第３図に示す
ように、NRZ波形、またはRZ波形が発生される場合に
は、開始論理値置換制御ビットが“０（＝Ｌ）”状態に
設定された状態で、セレクタ105からはＤ−FF108のＱ出
力（Qn）が、また、EOR波形が発生される場合は、それ
が“１（＝Ｈ）”状態に設定された状態で、セレクタ10
5からは信号線115上の開始論理値を規定するビットがそ
れぞれ出力されるものとなっている。因みに、第２図，
第３図中、×印として示すものはその論理値がdon′ｔ
careな状態、即ち、任意ビット状態であることを示
す。
されるべき論理波形の形状を規定する４ビット波形形状
データ（但し、開始論理値置換制御ビットを除く）を、
外部から指定される複数ビット制御データ（論理波形の
種類）と論理データ（論理波形の極性）に応じて示した
ものである。本例では、データ発生回路103より出力さ
れる４ビット波形形状データにもとづき、NRZ波形、RZ
波形、EOR波形の何れか１つが選択的に、しかもその波
形の極性が制御可として発生される場合が想定されたも
のとなっている。また、第３図はまた、開始論理値置換
制御ビット（SEL）によるセレクタ（マルチプレクサ）1
05での選択動作論理を示したものである。第３図に示す
ように、NRZ波形、またはRZ波形が発生される場合に
は、開始論理値置換制御ビットが“０（＝Ｌ）”状態に
設定された状態で、セレクタ105からはＤ−FF108のＱ出
力（Qn）が、また、EOR波形が発生される場合は、それ
が“１（＝Ｈ）”状態に設定された状態で、セレクタ10
5からは信号線115上の開始論理値を規定するビットがそ
れぞれ出力されるものとなっている。因みに、第２図，
第３図中、×印として示すものはその論理値がdon′ｔ
careな状態、即ち、任意ビット状態であることを示
す。
さて、ここで、正極性RZ波形、負極性RZ波形をサイクル
（基本周期）毎に交互に生成せしめる場合を想定して、
その際での動作を第４図を参照しつつ説明すれば以下の
ようである。
（基本周期）毎に交互に生成せしめる場合を想定して、
その際での動作を第４図を参照しつつ説明すれば以下の
ようである。
即ち、入力端子113から入力される論理データＡは、そ
れが“1"状態にある場合は正極性RZ波形が、それが“0"
状態にある場合には負極性RZ波形が発生されるべく予め
設定されていることから、論理データＡはその状態がサ
イクル毎に変化せしめられるものとなっている。また、
RZ波形が発生せしめられる場合には、第３図に示す選択
動作論理からして、開始論理値置換制御ビットＢは“0"
状態に常時設定された状態で、セレクタ105からは、Ｄ
−FF108からの保持出力Ｉが選択出力されるものとなっ
ている。この結果、データ発生回路103からの３ビット
分の波形形状データは、その開始論理値を規定するビッ
トのみが保持出力Ｉに置換された状態の論理波形発生デ
ータとして得られるものである。
れが“1"状態にある場合は正極性RZ波形が、それが“0"
状態にある場合には負極性RZ波形が発生されるべく予め
設定されていることから、論理データＡはその状態がサ
イクル毎に変化せしめられるものとなっている。また、
RZ波形が発生せしめられる場合には、第３図に示す選択
動作論理からして、開始論理値置換制御ビットＢは“0"
状態に常時設定された状態で、セレクタ105からは、Ｄ
−FF108からの保持出力Ｉが選択出力されるものとなっ
ている。この結果、データ発生回路103からの３ビット
分の波形形状データは、その開始論理値を規定するビッ
トのみが保持出力Ｉに置換された状態の論理波形発生デ
ータとして得られるものである。
その動作であるが、先ず正極性RZ波形を発生せしめる場
合には、論理データＡが“1"に設定されている状態で、
信号線118〜120上には（３ビット）論理波形発生データ
Ｃ〜Ｅがそれぞれ状態“0",“1",“0"として出現すべく
設定されるものとなっている。このような状態で、基本
周期クロック信号Ｆが出現すれば、論理波形発生データ
Ｃ〜ＥはそのタイミングでＤ−FF106〜108各々に保持せ
しめられた上、その保持出力Ｇ〜Ｉはシフトレジスタ10
4にプリセットデータとして与えられるものとなってい
る。この状態で、タイミング制御回路102からは３種類
のクロック信号Ｊ〜Ｌが論理和された状態としての論理
和クロック信号Ｎと、動作モード制御信号（P:プリセッ
ト（ロード）モード、S:シフトモード）Ｍとがシフトレ
ジシス104に入力されるが、プリセットデータはそのク
ロック信号Ｊのタイミングでシフトレジスタ104にロー
ドされているものである。その後、シフトレジスタ104
にロードされた論理波形発生データＣ〜Ｅはクロック信
号K,Lのタイミングで順次シフトされることで、シフト
レジスタ104からは生成波形出力Ｏとして、正極性RZ波
形がシフト出力されているものである。
合には、論理データＡが“1"に設定されている状態で、
信号線118〜120上には（３ビット）論理波形発生データ
Ｃ〜Ｅがそれぞれ状態“0",“1",“0"として出現すべく
設定されるものとなっている。このような状態で、基本
周期クロック信号Ｆが出現すれば、論理波形発生データ
Ｃ〜ＥはそのタイミングでＤ−FF106〜108各々に保持せ
しめられた上、その保持出力Ｇ〜Ｉはシフトレジスタ10
4にプリセットデータとして与えられるものとなってい
る。この状態で、タイミング制御回路102からは３種類
のクロック信号Ｊ〜Ｌが論理和された状態としての論理
和クロック信号Ｎと、動作モード制御信号（P:プリセッ
ト（ロード）モード、S:シフトモード）Ｍとがシフトレ
ジシス104に入力されるが、プリセットデータはそのク
ロック信号Ｊのタイミングでシフトレジスタ104にロー
ドされているものである。その後、シフトレジスタ104
にロードされた論理波形発生データＣ〜Ｅはクロック信
号K,Lのタイミングで順次シフトされることで、シフト
レジスタ104からは生成波形出力Ｏとして、正極性RZ波
形がシフト出力されているものである。
正極性RZ波形は以上のようにして発生されるが、その
後、次サイクルで負極性RZ波形を発生せしめるには、論
理データＡが“0"に設定されている状態で、信号線118
〜120上には論理波形発生データＣ〜Ｅが全て状態“0"
として出現すべく設定されるようにすればよいものであ
る。また、正極性NRZ波形と正極性RZ波形をサイクル毎
に交互に発生せしめるには、第２図，第３図に示すよう
に、正極性NRZ波形の最終論理値は“1"状態にあること
から、次サイクルでの正極性RZ波形を生成せしめるため
の論理波形発生データＣ〜Ｅはそれぞれ“1",“1",“0"
となり、この論理波形発生データＣ〜Ｅから生成される
正極性RZ波形は、先の場合での正極性RZ波形とは異なっ
た波形形状になる。正極性RZ波形は本来、クロック信号
Ｋのタイミングで初めて“1"の状態におかれた後、クロ
ック信号のＬのタイミングで再び“0"の状態におかれる
論理波形として定義されているからである。何れにして
も、NRZ波形、またはRZ波形が発生せしめられる場合に
は、そのサイクルでの最終論理値は次サイクルでの開始
論理値を規定するビットとなるべく制御されつつ、NRZ
波形、またはRZ波形が発生せしめられているものであ
る。
後、次サイクルで負極性RZ波形を発生せしめるには、論
理データＡが“0"に設定されている状態で、信号線118
〜120上には論理波形発生データＣ〜Ｅが全て状態“0"
として出現すべく設定されるようにすればよいものであ
る。また、正極性NRZ波形と正極性RZ波形をサイクル毎
に交互に発生せしめるには、第２図，第３図に示すよう
に、正極性NRZ波形の最終論理値は“1"状態にあること
から、次サイクルでの正極性RZ波形を生成せしめるため
の論理波形発生データＣ〜Ｅはそれぞれ“1",“1",“0"
となり、この論理波形発生データＣ〜Ｅから生成される
正極性RZ波形は、先の場合での正極性RZ波形とは異なっ
た波形形状になる。正極性RZ波形は本来、クロック信号
Ｋのタイミングで初めて“1"の状態におかれた後、クロ
ック信号のＬのタイミングで再び“0"の状態におかれる
論理波形として定義されているからである。何れにして
も、NRZ波形、またはRZ波形が発生せしめられる場合に
は、そのサイクルでの最終論理値は次サイクルでの開始
論理値を規定するビットとなるべく制御されつつ、NRZ
波形、またはRZ波形が発生せしめられているものであ
る。
最後に、論理波形の極性について補足説明すれば、ここ
にいうところの“正極性”と”負極性”とは、第４図に
示した生成波形出力（正極性RZ波形および負極性RZ波
形）Ｏからも判るように、一般的に、相互にその波形信
号レベルが単に反転（インバート）されたものとしては
定義されないものとなっている。参考までは、第５図に
正極性NRZ波形、負極性NRZ波形、正極性EOR波形および
負極性EOR波形を示す。なお、図中での斜線表示部分は
前サイクルで発生された論理波形の最終値とされる。こ
れからも判るように、論理波形の極性とは、同一種類の
論理波形には２種類の論理波形が存在し、これら２種類
の論理波形を区別するための便宜上の概念として考える
のが妥当である。
にいうところの“正極性”と”負極性”とは、第４図に
示した生成波形出力（正極性RZ波形および負極性RZ波
形）Ｏからも判るように、一般的に、相互にその波形信
号レベルが単に反転（インバート）されたものとしては
定義されないものとなっている。参考までは、第５図に
正極性NRZ波形、負極性NRZ波形、正極性EOR波形および
負極性EOR波形を示す。なお、図中での斜線表示部分は
前サイクルで発生された論理波形の最終値とされる。こ
れからも判るように、論理波形の極性とは、同一種類の
論理波形には２種類の論理波形が存在し、これら２種類
の論理波形を区別するための便宜上の概念として考える
のが妥当である。
以上のようにして、論理波形が得られるが、動作モード
制御信号Ｍは生成対象としての論理波形の種類に拘わら
ず一定とされていることから、遅延素子不要として、所
望のタイミングで論理波形が生成され得るものとなって
いる。
制御信号Ｍは生成対象としての論理波形の種類に拘わら
ず一定とされていることから、遅延素子不要として、所
望のタイミングで論理波形が生成され得るものとなって
いる。
以上、説明したように、本発明による場合には、被試験
論理回路に対し複数チャネル分、印加される試験用論理
波形が、その立上り、立下りタイミングに対する遅延調
整不要として、しかも構成簡単、容易にして論理波形生
成回路各々より生成され得るものとなっている。
論理回路に対し複数チャネル分、印加される試験用論理
波形が、その立上り、立下りタイミングに対する遅延調
整不要として、しかも構成簡単、容易にして論理波形生
成回路各々より生成され得るものとなっている。
第１図は、本発明に係る論理波形生成回路の一例での回
路構成を示す図、第２図は、生成されるべき論理波形の
形状を規定する４ビット波形形状データ（但し、開始論
理値置換制御ビットを除く）を、外部から指定される複
数ビット制御データ（論理波形の種類）と論理データ
（波形極性）に応じて示す図、第３図は、データ発生回
路からの開始論理置換制御ビットによるセレクタでの選
択動作論理を示す図、第４図は、正極性RZ波形、負極性
RZ波形をサイクル毎に交互に生成せしめる場合での要部
入出力信号波形を示す図、第５図は、論理波形の極性を
説明するための図である。 101……シフトデータ供給回路、102……タイミング制御
回路、103……データ発生回路、104……シフトレジス
タ、105……セレクタ、106〜108……Ｄ型フリップフロ
ップ、109……モード制御器、110……オアゲート
路構成を示す図、第２図は、生成されるべき論理波形の
形状を規定する４ビット波形形状データ（但し、開始論
理値置換制御ビットを除く）を、外部から指定される複
数ビット制御データ（論理波形の種類）と論理データ
（波形極性）に応じて示す図、第３図は、データ発生回
路からの開始論理置換制御ビットによるセレクタでの選
択動作論理を示す図、第４図は、正極性RZ波形、負極性
RZ波形をサイクル毎に交互に生成せしめる場合での要部
入出力信号波形を示す図、第５図は、論理波形の極性を
説明するための図である。 101……シフトデータ供給回路、102……タイミング制御
回路、103……データ発生回路、104……シフトレジス
タ、105……セレクタ、106〜108……Ｄ型フリップフロ
ップ、109……モード制御器、110……オアゲート
Claims (1)
- 【請求項１】所要チャネル数分設けられている論理波形
生成回路各々より基本周期毎に生成される各種試験用論
理波形を被試験論理回路に印加する一方、該試験用論理
波形に対する、該被試験論理回路からの応答信号は、別
途予め作成されている期待信号と比較されることによっ
て、該被試験論理回路の機能が試験されるようにした論
理回路試験装置であって、論理波形生成回路各々が、外
部から基本周期毎に指定される論理波形の種類と極性に
もとづき、次基本周期で生成されるべき論理波形の形状
を規定する、開始論理値置換制御ビットを含む複数ビッ
ト波形形状データを発生するデータ発生回路と、該デー
タ発生回路からの、開始論理値置換制御ビットを除く複
数ビット波形形状データを論理波形発生データとして次
基本周期開始タイミングで保持するに際して、該複数ビ
ット波形形状データのうち、開始論理値を規定するビッ
トのみは上記開始論理値置換制御ビットによる選択制御
下に、現基本周期での最終論理値を規定するビットに置
換可とされた状態で保持されるシフトデータ供給回路
と、基本周期毎に、該基本周期内で外部からの、相異な
るタイミングの複数種類のクロック信号を論理和するこ
とで論理和クロック信号を作成する一方、該複数種類の
クロック信号からロード／シフトモード制御信号を発生
するタイミング制御回路と、該タイミング制御回路から
の論理和クロック信号およびロード／シフトモード制御
信号が与えられている状態で、上記シフトデータ供給回
路から保持出力されている論理波形発生データは、開始
論理値を規定するビットが最終シフト出力段に位置され
るべく、上記論理和クロック信号のうち、最初に出現す
るクロック信号のタイミングでロードされた後、後続の
クロック信号各々のタイミングで順次シフトせしめら
れ、シフト出力を試験用論理波形として得るシフトレジ
スタと、から構成されてなる論理回路試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59253996A JPH073457B2 (ja) | 1984-12-03 | 1984-12-03 | 論理回路試験装置 |
| US06/804,069 US4755758A (en) | 1984-12-03 | 1985-12-03 | Wave formatter for a logic circuit testing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59253996A JPH073457B2 (ja) | 1984-12-03 | 1984-12-03 | 論理回路試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61132884A JPS61132884A (ja) | 1986-06-20 |
| JPH073457B2 true JPH073457B2 (ja) | 1995-01-18 |
Family
ID=17258811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59253996A Expired - Lifetime JPH073457B2 (ja) | 1984-12-03 | 1984-12-03 | 論理回路試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4755758A (ja) |
| JP (1) | JPH073457B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5220201A (en) * | 1990-06-26 | 1993-06-15 | Canon Kabushiki Kaisha | Phase-locked signal generator |
| EP0491998B1 (de) * | 1990-12-28 | 1996-07-24 | International Business Machines Corporation | Programmgesteuertes Verfahren und Anordnung zur Erzeugung von Impulsen in aufeinanderfolgenden Impulsintervallen |
| US5333154A (en) * | 1992-03-02 | 1994-07-26 | Tektronix, Inc. | Digital data generation system including programmable dominance latch |
| US5867050A (en) * | 1995-12-28 | 1999-02-02 | Ando Electric Co., Ltd. | Timing generator circuit |
| US7216281B2 (en) * | 2004-09-29 | 2007-05-08 | Advantest Corp. | Format control circuit and semiconductor test device |
-
1984
- 1984-12-03 JP JP59253996A patent/JPH073457B2/ja not_active Expired - Lifetime
-
1985
- 1985-12-03 US US06/804,069 patent/US4755758A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4755758A (en) | 1988-07-05 |
| JPS61132884A (ja) | 1986-06-20 |
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