JPH0766041B2

JPH0766041B2 - 論理波形生成器

Info

Publication number: JPH0766041B2
Application number: JP58232813A
Authority: JP
Inventors: 律郎折橋; 林　　良彦
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-12-12
Filing date: 1983-12-12
Publication date: 1995-07-19
Anticipated expiration: 2010-07-19
Also published as: JPS60125013A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、論理回路試験装置に用いる各種の論理波形を
生成するための論理波形生成器に係り、特にピンマルチ
プレツクスを行うのに好適な論理波形生成器に関するも
のである。

〔発明の背景〕

第１図は、従来の波形生成器の一例のブロツク図であつ
て、ピンマルチプレツクスを行うものに対するものであ
る。

第１図において、101₁〜101_2nは論理波形生成回路であ
る。論理波形生成回路101₁〜101_2nは、それぞれ、出力
する波形を制御する論理データ109と、この論理データ
の１周期内の異なる点で発生する３つのクロツク106〜1
08とが供給され、これらの論理データ及びクロツクによ
り、NRZ（Non Return To Zero）波形,RZ（Return To Ze
ro）波形,RTO（Return To One）波形,EOR（Execulsive
OR）波形等各種の論理波形の生成を行う回路部であり、
論理データの論理値によって、正極性または負極性の論
理波形を生成する。例えば、論理データが論理“0"であ
る場合には正極性NRZ波形、正極性RZ波形、正極性EOR波
形等の論理波形を、論理データが論理“1"である場合に
は負極性NRZ波形、負極性RZ波形、負極性EOR波形等の論
理波形を生成する。また、マルチプレクサ105₁〜105
_mは、それぞれ、奇数チヤネル側の論理波形生成回路101
₁〜101_2n-1と偶数チヤネル側の論理波形生成回路101₂〜
101_2nとからの信号を入力し、ピンマルチプレツクス制
御回路104₁〜104_mからの選択信号により、いずれか一方
を選択出力する。

第２図に奇数チヤネル側の論理波形生成回路101₁と偶数
チヤネル側の論理波形生成回路101₂とでピンマルチプレ
ツクスを行う場合の各信号の動作タイミングチヤートを
示す。なお、説明の便宜上、奇数及び偶数チヤネル側の
論理波形生成回路の論理データ入力端子109₁及び109₂に
供給されるデータは、共に論理“0"（第２図Ｂ）である
とし、出力波形も共に正極性RTO波形（第２図Ｈ及び
Ｉ）であるとした。

ピンマルチプレツクス（ピンマルチ）モードの場合に
は、ピンマルチプレツクス制御回路104₁のクロツク入力
端子111₁にピンマルチクロツク（第２図Ｃ）が入力さ
れ、端子110₁に論理“1"が入力されてアンドゲート102₁
が開き、ピンマルチクロツクがRSフリツプフロツプ103₁
をセツトする。また、RSフリツプフロツプ103₁は第１ク
ロツク（第２図Ａ）106₁によりリセツトされる。このよ
うに、RSフリツプフロツプ103₁のセツト及びリセツト動
作により、マルチプレクサの選択出力を制御しているた
め、出力端子113₁に表われる出力波形は、第１クロツク
（第２図Ａ）106₁とピンマルチクロツク（第２図Ｃ）11
1₁とにより、奇数側出力（第２図Ｈ）112₁と偶数側出力
（第２図Ｉ）112₂とが切り換わることになる。

ピンマルチプレツクスモードでない場合（ノーマルモー
ド）には、端子110₁に論理“0"が供給され、RSフリツプ
フロツプ103₁は常にリセツトされた状態となり、マルチ
プレクサは奇数側出力112₁を選択出力し、出力端子113₁
には常に奇数側出力112₁のみが出力される。

このような論理波形生成回路で生成される論理波形を被
試験素子に印加する場合、モードにかかわらず入力され
るクロツクと出力波形のタイミング関係とは所定の状態
でなければならない。

しかし、論理波形生成回路101₂から出力される論理波形
は、マルチプレクサ105₁を通過せずに直接、端子113₂に
出力される場合（ノーマルモード）と、マルチプレクサ
105₁を経由して端子113₁に出力される場合（ビンマルチ
プレックスモード）との２通りの通過経路を有するた
め、それぞれ異なった遅延時間を持つことになる。正確
な試験を行うためには、試験に先だって、これらの遅延
時間を等しくするような調整がなされる。このため、ノ
ーマルモード時には、端子113₁に出力される波形生成回
路101₁からの論理波形の遅延時間と、端子113₂に出力さ
れる波形生成回路101₂からの論理波形の遅延時間とが等
しくなるように調整が行われる。また、ピンマツリプレ
ックスモード時には、波形生成回路101₁から出力された
端子113₁に出力される論理波形の遅延時間と、波形生成
回路101₂から出力され端子113₁に出力される論理波形の
遅延時間とが等しくなるように調整が行われる。以上述
べた様に、従来の波形生成器においては、ノーマルモー
ドの場合とピンマルチプレックスモードの場合とで、別
個に２回の調整を行わなければならず、試験時間の増大
を招いていた。また、ピンマルチプレツクスのためのク
ロツクを余分に使用するため、それだけ波形制御も複雑
となる。

〔発明の目的〕

本発明の目的は、ピンマルチプレツクスの制御のための
クロツクを必要とせず、また出力波形のタイミング調整
を１回で行うことが可能な波形生成器を提供することに
ある。

〔発明の概要〕

本発明に係る論理波形生成器は、波形制御の論理データ
が供給され、その論理データの１周期内の異なる時点で
発生する複数のクロツクが入力され、上記論理データを
所望の出力波形に応じて変換・出力するデータ変換回路
と、上記変換データ及び与えられた動作・タイミングの
制御信号によつて所望の出力波形を生成するシフトレジ
スタと、上記クロツクに基づいて上記シフトレジスタの
動作・タイミングの制御信号を生成するシフトレジスタ
制御回路とからなるものの複数組を具備し、更に、それ
らに対して共通に、上記の各シフトレジスタから得られ
る出力波形をピンマルチプレツクスして出力するよう
に、上記論理データのいずれか一方を当該他方のデータ
変換回路に入力して対応するシフトレジスタに供給する
とともに、上記両シフトレジスタ制御回路から出力され
るクロツクを上記出力波形に応じて上記各シフトレジス
タに供給するピンマルチプレツクス制御回路とを具備す
るようにしたものである。

なお、これを要するに、異なるチヤネルの波形生成出力
側においてピンマルチプレツクスを行うのではなく、ど
ちらか一方のチヤネルの波形生成において、出力波形を
制御するデータをピンマルチプレツクスに適切な形に変
換して波形生成をすることにより、ピンマルチクロツク
を行うようにしたものである。

〔発明の実施例〕

以下、本発明の実施例を図に基づいて説明する。

第３図は、本発明に係る論理波形生成器の一実施例のブ
ロツク図である。

この実施例は、奇数チヤネル側の波形生成回路1,偶数チ
ヤネル側の波形生成回路２及びピンマルチプレツクス制
御回路３により構成される。

奇数チヤネル側の波形生成回路１は、例えば４ビツトの
シフトレジスタ303₁，データ変換回路301₁，シフトレジ
スタ制御回路302₁により構成され、偶数チヤネル側の波
形生成回路２は、例えば３ビツトのシフトレジスタ30
3₂，データ変換回路301₂，シフトレジスタ制御回路302₂
により構成される。

波形生成回路１または２は、出力波形に対応した４ビツ
トまたは３ビツトのデータをデータ変換回路301₁,301₂
により作成してシフトレジスタ303₁,303₂に供給し、そ
の動作（プリセツト，シフト）を選択制御する制御信号
とシフトレジスタ出力タイミングを制御するクロツクと
をシフトレジスタ制御回路302₁,302₂により作成して、
これらの制御信号及びクロツクにより、上記データをシ
フトレジスタ303₁,303₂からシリアルに出力してピンマ
ルチプレツクスをした場合の波形を生成・出力する。

以下、この実施例の動作について、ピンマルチプレツク
スモードの場合とノーマルモードの場合とについて詳細
に説明する。

まず、ピンマルチプレツクスモードの場合には、奇数チ
ヤネル側のシフトレジスタ303₁に入力される４ビツトデ
ータ314₁〜317₁は、奇数チヤネル側のデータ変換回路30
1₁により、奇数チヤネル側の論理データ306₁、数ビツト
の制御データ307₁及び偶数チヤネル側の論理データ306₂
を変換して作成される。

これらの変換されたデータ314₁〜317₁と出力318₁に出力
される論理波形の種類との対応を第４図の欄１に示す。
図中、F1およびF2は、それぞれ奇数チャンネル側と偶数
チャンネル側に供給される論理データ306₁および306₂の
論理値を表わすものである。例えば、RTO波形を生成す
る場合において、論理データ306₁および306₂の論理値が
共に論理“0"である時には、両チャンネル共に正極のRT
O波形を生成してピンマルチプレックスを行うことを示
しており、第４図においてF1＝０、F2＝０となることか
らデータ変換回路301₁では、論理データ306₁、306₂と制
御データ307₁とを変換して、変換データ314₁〜3117₁と
してそれぞさ“0"、“1"、“0"、“1"をシフトレジタス
303₁に供給する。また、論理データ306₁および306₁の論
理値がそれぞれ論理“0"、論理“1"である時には、奇数
チャンネル側が正極性のRTO波形で、偶数チャンネル側
が負極性のRTO波形であるピンマルチプレックスを行う
ことを示しており、第４図においてF1＝０、F2＝１とな
るからデータ変換回路301₁では、論理データ306₁、306₂
と制御データ307₁変換して、変換データ314₁〜317₁とし
てそれぞれ“0"、“1"、“1"、“1"をシフトレジスタ30
3₁に供給する。別の例としてRZ波形を生成する場合にお
いて、論理データ306₁および306₂の論理値がそれぞれ論
理“0"、論理“1"である時には、奇数チャンネル側が正
極性のRZ波形で、偶数チャンネル側が負極性のRZ波形で
あるピンマルプレックスを行うことを示しており、第４
図においてF1＝０、F2＝１となるからデータ変換回路30
1₁では、論理データ306₁、306₂と制御データ307₁を変換
して、変換データ314₁〜317₁としてそれぞれ“0"、
“0"、“1"、“0"をシフトレジスタ303₁に供給する。
尚、「×」は論理“0"あるいは“1"のどっちらの論理値
であってもよいことを示す。

奇数チヤネル側のシフトレジスタ制御回路302₁は、シフ
トレジスタ303₁に供給するクロツク311₁及び後述する２
つのシフトレジスタの動作を選択制御する動作選択信号
312₁を、３つのクロツク308₁〜310₁と数ビツトの制御デ
ータ320₁とで作成する。

シフトレジスタの動作には、プリセツト及びシフトの２
つがあり、ここでは上記の動作選択信号312₁が論理“0"
のときにプリセツトを、論理“1"のときにシフトを選択
するものとする。以下の説明では、便宜上、両チャンネ
ル共に正極性ROT波形であるピンマルチプレックスモー
ドの出力波形を、奇数チャンネル側の出力318₁から得る
ものとして説明を行なう。

奇数チヤネル側のシフトレジスタ303₁には、データ変換
回路301₁から第４図の欄１に示す４ビツトのデータ314₁
〜317₁が供給される。両チャンネル共に正極性RTO波形
であるピンマルチモードであるため、前述のように、論
理データ306₁、306₂はともに論理“0"であるデータが供
給され、F1＝０、F2＝０となるため、変換データ314₁〜
317₁の論理値は、それぞれ“0"、“1"、“0"、“1"であ
る。

ピンマルチプレツクス制御回路３には、論理“1"のピン
マルチプレツクス制御信号319が入力され、ゲート304が
開き、奇数及び偶数チヤネル側のシフトレジスタ制御回
路302₁,302₂で作成されたクロツク311₁及び313（311₂）
がゲート305により、オアされ、シフトレジスタ303₁に
供給される。このオアされたシフトレジスタクロツク
（シフトクロツク）319₁と動作選択信号312₁との関係を
第４図の欄２に、その動作タイミングを第５図に示す。
第４図で「−」は、クロツクがシフトレジスタ制御回路
302₁,302₂で除去され、シフトレジスタ303₁,303₂に入力
されないことを示す。また「Ｐ」及び「Ｓ」は、動作選
択信号312₁が第５図に示すように、シフトクロック319₁
に現われる４つのパルス（それぞれ309₁、310₁、309₂、
310₂により作成される）より早いタイミングで、シフト
レジスタ303₁をプリセット状態及びシフト状態にするこ
とを表わす。第５図において既述のように便宜上、動作
選択信号312₁が論理“0"の時にプリセット状態を、論理
“1"の時にシフト状態を示すものとした。シフトレジス
タ303₁は、それぞれ、プリセット状態およびシフト状態
となっている時にシフトクロック319₁（に現れるパル
ス）が入力されると、プリセット動作及びシフト動作を
行うものである。

第５図に示すように、クロック311₁、311₂は、RTO波形
を出力するには不必要なクロック308₁、308₂が除去さ
れ、オアされて作成されており、さらにクロック311₁と
311₂がオアされたシフトクロック319₁がシフトレジスタ
303₁に供給されている。また、変換データ314₁〜317₁の
論理値は前述の様にそれぞれ、“0"、“1"、“0"、“1"
となって供給されているため、シフトクロック319₁が入
力されると出力318₁には、第５図に示すように、シフト
クロック319₁の最初のパルス（クロック309₁により作
成）で論理“0"が第２のパルス（クロック310₁により作
成）で論理“1"が、第３のパルス（クロック309₂により
作成）で論理“0"が、第４のパルス（クロック310₂によ
り作成）で論理“1"が、それぞれ同期して出力され、正
極性のRTO波形がピンマルチプレックスモードで出力さ
れる。

次に、ノーマルモードの場合には、奇数及び偶数チヤネ
ル側の出力318₁,318₂から、それぞれ出力波形が得られ
る。後述のように、４ビツトのシフトレジスタ303₁は、
３ビツトのシフトレジスタ303₂と同一の動作を行うた
め、奇数チヤネル側の動作を詳述する。

ノーマルモード時には、データ変換回路301₁から第６図
の欄１に示すデータ314₁〜317₁がシフトレジスタ303₁に
供給される。このデータのうち最下位ビツトに入力され
るデータ317₁は、出力波形に依存せず常に冗長なデータ
であり、４ビツトのシフトレジスタ303₁は３ビツトのシ
フトレジスタ303₂と同一の動作をする。

ピンマルチプレツクス制御回路３には、論理“0"のピン
マルチプレツクス制御信号319が入力され、ゲート304が
閉じて、シフトレジスタ303₁には奇数チヤネル側のシフ
トレジスタ制御回路302₁により作成されたクロツク311₁
(319₁)が入力される。

シフトクロツク313₁と動作選択信号312₁との関係及び動
作タイミングを、それぞれ第６図の欄２及び第７図に示
す。正極性のRTO波形を出力する場合には、シフトクロ
ック313₁はクロック309₁とクロック310₁の論理和をとっ
たものとなり、クロック308₁は除去される。また、シフ
トレジスタ303₁は、動作選択信号312₁により、シフトク
ロック313₁に現れる最初のパルス（309₁により作成）よ
り早いタイミングでプリセット状態となり、第２のパル
ス（310₁により作成）より早いタイミングでシフト状態
となる。正極性RTO波形を生成する時には、論理データ3
07₁は論理“0"が与えられるため、F1＝０となるから変
換データ314₁〜317₁がそれぞれ“0"、“1"、“×”、
“×”となるように、データ変換回路301₁により変換が
行われる。以上により、シフトレジスタ303₁にシフトク
ロック313₁が入力されると、出力318₁には、最初のパル
スで論理“0"が、第２のパルスで論理“1"が出力され、
正極性のRTO波形が生成される。

以上の説明で示したように、本実施例においては、ピン
マルチプレツクスを行う場合、出力波形を得るチヤネル
側のシフトレジスタに、その出力波形として適切なデー
タ，クロツクを同一チヤネル側で作成・供給する。した
がつて、ピンマルチプレツクスモード時の出力波形と、
ノーマルモード時の出力波形とは、同一の経路を通過し
て出力されるため、これら２つの出力波形が異つた遅延
時間を有することはない。このため、ノーマルモード時
とピンマルチプレツクスモード時との２回にわたつて個
別に出力波形のタイミング調整をする必要はなく、調整
は１回だけ行えばよい。また、ピンマルチプレツクスを
行なうためのクロツクを供給する必要がないため、出力
波形の制御が容易になり、論理回路試験装置全体のハー
ドウエア量の低減という効果がある。

〔発明の効果〕

以上、詳細に説明したように、本発明によれば、ピンマ
ルチプレツクスを行う場合にも、出力波形の通過する経
路をピンマルチプレツクスを行わない場合と一致させる
ことができるので、出力波形のタイミング調整を１回で
行うことができ、ピンマルチプレツクスの制御のための
クロツクを削減することができ、この種の論理波形を必
要とする各種電子装置、特に論理回路試験装置の効率向
上，経済化に顕著な効果が得られる。

【図面の簡単な説明】

第１図は、従来の波形生成器の一例のブロツク図、第２
図は、その動作タイミングチヤート、第３図は、本発明
に係る論理波形生成器の一実施例のブロツク図、第４図
は、そのピンマルチモード時の出力波形とデータ及びシ
フトレジスタの動作との関係の説明図、第５図は、ピン
マルチモード時の動作タイミングチヤート、第６図は、
ノーマルモード時の出力波形とデータ及びシフトレジス
タの動作との関係の説明図、第７図は、ノーマルモード
時の動作タイミングチヤートである。 301₁,301₂……データ変換回路、302₁,302₂……シフトレ
ジスタ制御回路、303₁,303₂……シフトレジスタ、304…
…ピンマルチプレツクス制御回路のアンドゲート、305
……同オアゲート。

Claims

【特許請求の範囲】

【請求項１】波形制御の論理データが供給され、その論
理データの１周期内の異なる時点で発生する複数のクロ
ツクが入力され、上記論理データを所望の出力波形に応
じて変換・出力するデータ変換回路と、上記変換データ
及び与えられた動作・タイミングの制御信号によつて所
望の出力波形を生成するシフトレジスタと、上記クロツ
クに基づいて上記シフトレジスタの動作・タイミングの
制御信号を生成するシフトレジスタ制御回路とからなる
ものの複数組を具備し、更に、それらに対して共通に、
上記の各シフトレジスタから得られる出力波形をピンマ
ルチプレツクスして出力するように、上記論理データの
いずれか一方を当該他方のデータ変換回路に入力して対
応するシフトレジスタに供給するとともに、上記両シフ
トレジスタ制御回路から出力されるクロツクを上記出力
波形に応じて上記各シフトレジスタに供給するピンマル
チプレツクス制御回路とを具備するようにした論理波形
生成器。