KR100343842B1 - 반도체 디바이스 시험장치 - Google Patents

반도체 디바이스 시험장치 Download PDF

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KR100343842B1
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Abstract

피시험 IC의 레이텐시(latency, 지연사이클수)(N)가 홀수, 짝수의 어느것일지라도 시험할 수 있는 다(중)웨이·인터리브 방식의 IC 테스터를 제공한다. 복수조의 시험회로유닛(4-1,4-1)의 각각에, IC 테스터의 시험주기(Tr)와 클록설정치(Tc)를 가산하는 가산기(21)와, 이 가산기의 출력이든지, 클록설정치(Tc)이든지를 선택하여 출력하는 셀렉터(22)로 이루어지는 클록제어회로(23)를 설치한다. 지연설정 레지스터(5)에 레이텐시를 설정하고, 이 지연설정 레지스터로부터 레이텐시가 짝수일때에 「0」홀수일때에 「1」의 2진수를 셀렉터에 공급하고 「0」일때 클록설정치를 출력시켜, 「1」일때에 시험주기와 클록설정치와의 합을 출력시켜, 클록발생기(7)로부터 대응한 타이밍으로 시험회로유닛의 주기신호를 발생시킨다. 패턴지연회로(6)에는 주기신호의 주기와 지연설정 레지스터로부터 공급되는 10진수를 곱한 지연시간을 설정하고, 기대치신호(EXP)를 지연시켜서 논리비교기(9)에 공급한다.

Description

반도체 디바이스 시험장치{APPARATUS FOR TESTING SEMICONDUCTOR DEVICE}
예를 들면 반도체 디바이스의 대표예인 반도체 집적회로(이하, IC라칭함)를 시험하기 위한 반도체 디바이스 시험장치(이하, IC테스터라칭함)의 일예를 도7에 도시한다. 이 IC테스터 TES는 대충말하면, 주제어기(30)와, 패턴발생기(10)와, 타이밍 발생기(31)와 파형정형기(32)와, 파형발생기(33)와, 드라이버군(1)과, 레벨비교기군(3)와, 논리비교기(9)와, 불량해석 메모리(34)와, 디바이스 전원(35)에 의하여 구성되어 있다.
주제어기(30)는 일반적으로 컴퓨터시스템에 의하여 구성되고, 이용자(유저)가 작성한 시험프로그램(PM)에 따라 주로 패턴 발생기(10)와 타이밍 발생기(31)를 제어한다. 도시하지 않지만, 타이밍 발생기(31)는 일반적으로 주기발생기와, 클록제어회로와 클록발생기에 의하여 구성되어 있다.
우선, IC의 시험을 개시하기전에 주제어기(30)로부터 각종의 데이터의 설정을 행한다. 각종의 데이터가 설정된 후, IC의 시험이 개시된다. 주제어기(30)가 패턴발생기(10)에 시험개시명령을 내림으로써, 패턴발생기(10)는 패턴의 발생을 개시한다. 따라서, 패턴발생기(10)가 패턴의 발생을 개시하는 시점이 시험의 개시시점으로 된다. 패턴발생기(10)는 시험패턴데이터를 파형정형기(32)에 공급하고, 동시에 타이밍 세트 정보(타이밍 세트 데이터라고도 불리운다)(TS)를 타이밍 발생기(31)의 도시하지 않는 주기발생기 및 클록발생기에 부여한다.
이 타이밍 세트 정보란, 주기발생기의 주기데이터 메모리에 미리 설정되는 주기데이터를 선택하는 정보와 클록발생기의 클록데이터 메모리에 미리 설정되는 클록데이터를 선택하는 정보가 쌍으로 되어 있는 정보를 말한다. 타이밍 세트정보는 유저(사용자)가 미리 프로그램하는 것이다.
타이밍 세트정보(TS)가 타이밍 발생기(31)에 부여됨으로써, 타이밍 발생기(31)로부터, 파형정형기(32), 논리비교기(9)등의 동작타이밍을 제어하는 타이밍 신호(클록펄스)가 발생된다.
주기발생기의 주기데이터에 동기하여 패턴발생기(10)로부터 출력되는 시험패턴데이터는 파형정형기(32) 및 그후단의 파형발생기(33)에 의하여 실파형을 갖는 시험패턴 신호로 변환되고, 이 시험패턴신호는 드라이버군(1)을 통하여 피시험 IC(일반적으로 DUT라 불리우고 있다.)(2)에 인가되어, 이 피시험 IC(2)의 메모리에 기억된다.
한편, 피시험 IC(2)로부터 판독된 응답신호는 레벨(아날로그)비교기군(3)에서 비교기준전압원(도시하지 않음)의 기준전압과 비교되고, 소정의 논리레벨(H논리 (고논리)의 전압, 또는 L논리(저논리)의 전압)을 갖고 있는가의 여부가 판정된다.소정의 논리레벨을 갖고 있다고 판정된 응단신호는 논리비교기(9)로 이송되고,여기서 패턴발생기(10)로부터 출력되는 기대치신호(데이터)와 비교된다.
기대치 신호와 응답신호가 불일치하면, 그 응답신호가 판독된 피시험 IC(2)의 어드레스의 메모리 셀이 불량이라고 판정되고, 이 사실을 가리키는 페일(FAIL)신호가 발생되고, 불량해석메모리(34)에 기억된다. 통상, 페일신호는 피시험 IC(2)의 어드레스와 같은 불량해석메모리(34)의 어드레스에 기억된다.
이에 대하여, 기대치 데이터와 응답신호가 일치하면, 그 응답신호가 판독된 피시험IC(2)의 어드레스의 메모리 셀은 정상이라고 판정되고, 이 사실을 가리키는 패스(PASS)신호가 발생된다. 이 패스신호는 통상은 불량해석메모리(34)에 기억되지 않는다. 시험이 종료한 시점에서 불량해석 메모리(34)에 기억된 페일신호를 판독하고, 예를들면 시험된 IC(2)의 불량메모리셀의 구제가 가능한가 여부를 판정한다.
이와같이, 타이밍 발생기(31)는 패턴발생기(10)로부터 부여되는 타이밍 세트정보(TS)에 따라, 피시험 IC(2)에 인가하는 시험패턴신호의 파형의 상승타이밍 및 하강타이밍을 규정하는 타이밍신호(클록펄스)나 논리비교기(9)에서의 논리비교의 타이밍을 규정하는 스트로브펄스의 타이밍신호(클록펄스)등을 발생한다.
이들 타이밍 신호를 발생시키는 타이밍이나 주기는 유저(이용자)가 작성한 시험 프로그램 PM에 타이밍 세트정보로서 기재되어 있고, 유저가 의도한 동작주기와 타이밍으로 피시험 IC(2)에 시험패턴신호를 인가하여 피시험 IC(2)를 동작시키고, 또, 그 동작이 정상인가 여부를 시험할 수 있도록 구성되어 있다.
도 7에 도시하는 바와같이, 타이밍 발생기(31), 패턴발생기(10),파형정형기(32), 논리비교기(9)를 각각 1대씩 준비하고, 1대의 타이밍 발생기(31)가 출력하는 타이밍 신호(클록펄스)를 사용하여 시험패턴신호를 발생시키고, 피시험 반도체 디바이스를 시험하는 반도체 디바이스 시험장치를 이기술분야에서는 1웨이(ONE-WAY)방식의 시험장치라 부르고 있다.
이에 대하여, 1대의 타이밍 발생기(31)와, 1대의 패턴발생기(10)와, 1대의 파형정형기(32)와, 1대의 논리비교기(9)의 의하여 구성된 기본의 시험회로유닛을 복수조 준비하고, 이들 복수조의 시험회로유닛의 타이밍 발생기가 출력하는 타이밍신호(클록펄스)를 다중화하고, 이 다중화한 타이밍신호를 사용하여 상기 복수조의 시험회로유닛을 인터리브 동작시켜(복수조의 시험회로유닛을 하나의 사이클(1주기)내에서 약간씩 타이밍을 어긋나게 동작시키는 것. 즉, 하나의 사이클내에서 복수조의 시험회로유닛을 병열동작시키는 것을 말한다.)시험패턴신호를 발생시켜, 피시험 반도체 디바이스를 시험하는 반도체 디바이스 시험장치를 이기술분야에서는 다중웨이(multi-WAY)·인터리브방식의 시험장치라 부르고 있다.
싱크로너스 DRAM(Synchronous Dynamic RAM)과 같은 클록동기형의 인터페이스를 갖는 반도체 메모리(싱크로너스계의 디바이스)는 데이터의 출력사이클을 지연시키는 기능을 갖고 있고, 메모리 내부의 레지스터에 지연사이클수를 설정함으로서, 입력데이터를 설정한 사이클 수 만큼 지연시켜 출력하는 것이 가능하게 된다. 이 지연사이클수를 이 기술분야에서는 레이텐시(latency)라 부르고 있다.
반도체 디바이스 시험장치로 이와 같은 싱크로너스계의 디바이스를 시험하는 경우에는 피시험 디바이스에 설정한 레이텐시 만큼, 패턴발생기로부터 출력되는 기대치신호(EXP)나 비교인에이블(enable)신호(cpe)를 지연시킬 필요가 있다. 이 때문에, 패턴발생기와 논리비교기와의 사이에 패턴지연회로를 설치하고, 이 패턴지연회로에, 피시험 디바이스에 설정한 레이텐시에 상당하는 지연시간(지연사이클수)을 설정하고, 기대치신호나 비교인에이블신호를 지연시켜 논리비교를 행하고 있다. 또한, 비교인에이블신호란, 논리비교기에 있어서, 비교동작이 적정하다는 것을 지시하는 신호이다.
싱크로너스계의 디바이스까지도 시험할 수 있도록 구성된 종래의 2웨이·인터리브 방식의 IC테스터의 일례를 도 8에 도시하였다. 2웨이·인터리브 방식이므로, 이 IC테스터에는 상술한 기본의 시험회로유닛(타이밍 발생기(31), 패턴발생기(10), 파형정형기(32), 및 논리비교기(9))가 2조 준비되어 있다. 그리고, 이들 2조의 시험회로유닛(제 1 시험회로유닛 4-1 및 제 2 시험회로유닛 4-2)을 하나의 사이클(1주기)에서 번갈아 동작시켜(인터리브동작시켜서), 피시험 IC(2)에 인가하는 시험패턴신호(S1)을 고속으로 발생시키고, 또, 피시험 IC(2)로부터 응답신호(S2)를 고속으로 판독하여 논리비교하고, 피시험 IC(2)의 테스트를 고속으로 행하도록 구성되어 있다. 또, 제 1 및 제 2 시험회로유닛(4-1) 및 (4-2)는 동일한 회로구성이므로, 제 2 시험회로유닛(4-2)의 회로구성은 도 8에는 도시하지 않지만, 제 1 시험회로유닛(4-1)의 구성소자나 신호, 데이터에는 하이픈(-)뒤에「1」을 붙이고, 또 제 2 시험회로유닛(4-2)의 구성소자나 신호, 데이터에는 하이픈(-)뒤에 「2」를 붙여 기재한다.
싱크로너스계의 디바이스를 시험할 수 있도록 하기 위하여, 제 1 및 제 2 시험회로유닛(4-1) 및 (4-2)는 또한, 패턴지연회로(6-1,6-2)(6-2는 도시하지 않음)와 이들 패턴지연회로(6-1,6-2)에 대하여 피시험 IC(2)에 설정한 레이텐시에 상당하는 지연시간(지연사이클수)를 설정하기위한 지연설정 레지스터(5-1,5-2)(5-2는 도시하지 않음)를 각각 구비하고 있다. 패턴지연회로 6-1 및 6-2는 패턴발생기(10-1,10-2)(10-2는 도시하지 않음)와 논리비교기(9-1,9-2)(9-2는 도시하지않음)와의 사이에 접속되어 있다. 또, 도 7에 도시한 시험회로유닛중, 타이밍 발생기(31)의 주기발생기와 클록제어회로 및 파형정형기(32)는 여기서는 불필요한 소자이므로 도 8에서는 제거되어 있다. 또, 설명을 간단히 하기 위하여 도 8에서는 도 7과 대응하는 부분이나 소자에는 동일부호를 붙여서 나타내고, 필요가 없는한 그들의 설명을 생략한다.
도 8에 도시하는 2웨이·인터리브 방식의 IC테스트에서는 패턴발생기(10-1,10-2)는 번갈아 동작되고, 그 결과 출력되는 시험패턴데이터는 도시하지 않는 파형정형기 및 파형발생기에 의하여 실파형을 갖는 시험패턴신호(S1)로 변환되고, 이 시험패턴신호(S1)가 드라이버군(1)을 통하여 피시험 IC(2)에 인가된다. 피시험IC(2)로부터 판독된 응답신호(S2)는 레벨비교기군(3)에서 비교기준전압원(도시하지 않음)의 기준전압(Vr)과 비교되고, 소정의 논리레벨(H논리(고논리)의 전압, 또는 L논리(저논리)의 전압)을 갖고 있는가의 여부가 판정된다. 소정의 논리레벨을 갖고 있다고 판정된 응답신호는 논리신호(S3)로 변환되어 타이밍 비교기(8-1,8-2)(8-2는 도시하지 않음)로 이송되고, 도시하지 않는 타이밍 발생기의 클록발생기(7-1,7-2)(7-2는 도시하지 않음)로부터 출력되는 스트로브신호(STRB-1,STRB-2)(STRB-2는 도시하지 않음)에 의하여 각각 스트로브된다. 일반적으로는 레벨비교기군(3)에서, 소정의 H논리를 갖는 응답신호 S2는 논리「1」신호로 변환되고, 소정의 L논리를 갖는 응답신호(S2)는 논리「0」신호로 변환된다.
스트로브신호(STRB-1,STRB-2)에 의하여 타이밍이 취해진 논리신호(S4-1,S4-2)(S4-2는 도시하지 않음)는 논리비교기(9-1, 9-2)로 이송된다. 피시험 IC가 싱크로너스계의 디바이스가 아닌 경우에는 논리신호(S4-1,S4-2)는 패턴발생기(10-1,10-2)로부터 출력되는 기대치 신호(데이터)(EXP-1,EXP-2)(EXP-2는 도시하지 않음)과 논리비교된다.
비교결과가 불일치하면, 논리비교기(9-1, 9-2)로부터 페일(FAIL)신호가 발생되고, 도시하지 않는 불량해석메모리에 기억된다. 통상 페일신호로서 논리「1」신호가 발생되고, 이 논리「1」신호가 피시험 IC(2)의 어드레스와 같은 불량해석메모리의 어드레스에 기억된다. 이에 대하여, 비교결과가 일치하면, 논리비교기(9-1, 9-2)로부터 패스(PASS)신호가 발생된다. 이 패스신호는 통상은 불량해석메모리에 기억되지 않는다. 또, 도 8에 있어서는 논리비교기((9-1,9-2))로부터 출력되는 페일신호 또는 패스신호를 각각 FAIL/PASS-1, FAIL/PASS-2로서 나타낸다.
피시험 IC가 싱크로너스계의 디바이스인 경우에는 패턴발생기(10-1, 10-2)로부터 출력되는 기대치신호(EXP-1, EXP-2) 및 비교 인에이블신호(CPE-1, CPE-2)(CPE-2는 도시하지 않음)는 패턴지연회로(6-1,6-2)에 의하여 피시험 IC(2)에 설정한 레이텐시에 상당하는 지연시간(지연사이클수)만큼 각각 지연되고, 논리비교기(9-1,9-2)에 공급된다. 논리신호(S4-1,S4-2)는 이 지연된기대치신호(EXP-1', EXP-2')(EXP-2'는 도시하지 않음)와 논리비교된다. 이 경우에도 비교결과가 불일치이면, 논리비교기(9-1, 9-2)로부터 페일(FAIL)신호가 발생되어 불량해석 메모리에 기억되고, 비교결과가 일치하면, 패스(PASS)신호가 발생된다.
도 8에 도시하는 IC테스터는 2웨이의 인터리브방식이므로, 제 1및 제 2 시험회로유닛(4-1,4-2)의 동작주기(사이클)는 IC테스터의 시험주기(데이트라 불리우고 있다)의 2배이고, 그결과, 도 10 및 도 11에 도시하는 바와같이, 클록발생기(7-1,7-2)는 IC테스터의 시험주기(Tr)의 2배의 주기를 갖는 주기신호(PS-1,PS-2)와 같이 IC테스터의 시험주기(Tr)의 2배의 주기를 갖는 스트로브신호(STRB-1, STRB-2)를 각각 발생한다. 또, 제 2 시험회로유닛 4-2의 클록발생기(7-2)는 제 1 시험회로유닛(4-1)의 클록발생기(7-1)의 주기신호(PS-1) 및 스트로브신호(STRB-1) 보다도 IC테스터의 시험주기(Tr)만큼, 즉, 그들 신호의 주기의 1/2만큼, 각각 늦은시점(타이밍)에서 주기신호(PS-2) 및 스트로브신호(STRB-2)를 발생한다. 다만, 클록발생기(7-1) 및 (7-2)로부터의 클록발생의 타이밍을 설정하는 클록설정치(Tc)는 IC테스터의 시험주기(Tr)의 중간에서 스트로브신호(STRB-1,STRB-2)를 발생시키는 값에 설정되므로, 스트로브신호(STRB-1,STRB-2)는 클록설정치(Tc)에 상당하는 시간만큼 주기신호(PS-1,PS-2)보다도 늦어져서 클록발생기(7-1,7-2)로부터 각각 발생된다. 다시말하면 스트로브신호(STRB-1,STRB-2)는 클록설정치(Tc)에 상당하는 시간만큼 주기신호(PS-1,PS-2)를 각각 지연시킨 펄스신호이다.
도 10은 패턴발생기 10-1, 10-2로부터 출력되는 기대치신호(EXP-1, EXP-2)및 비교인에이블신호(CPE-1, CPE-2)를 패턴지연회로(6-1, 6-2)로 지연시키지 않을때의 타이밍차트이고, 도10A는 제 1 시험회로유닛(4-1)의 타이밍차트, 도10B는 제 2 시험회로유닛(4-2)의 타이밍차트, 도 10C는 IC테스터의 비교동작을 설명하기 위한 타이밍차트이다. 또, 도 11은 패턴발생기(10-1, 10-2)로부터 출력되는 기대치신호(EXP-1, EXP-2) 및 비교인에이블신호(CPE-1, CPE-2)를 패턴지연회로 6-1, 6-2로 1사이클만큼, 따라서, IC테스터의 시험주기(Tr)의 2배에 상당하는 시간만큼, 지연시켰을때의 타이밍차트이고, 도 11A는 제 1 시험회로유닛(4-1)의 타이밍차트, 도 11B는 제 2 시험회로유닛(4-2)의 타이밍차트, 도 11C는 IC테스터의 비교동작을 설명하기위한 타이밍차트이다. 또, 이들 도면에서는 기대치 신호(EXP-1, EXP-2) 및 비교인에이블신호(CPE-1, CPE-2)는 제 1 시험회로유닛(4-1)에서는 논리「1」, 논리「0」, 논리「1」…의 순서로 패턴발생기(10-1)로부터 출력되고, 제 2 시험회로유닛(4-2)에서는 논리「0」, 논리「1」, 논리「0」…의 순서로 패턴발생기(10-2)로부터 출력되는 것으로 하고 있다.
도 10 및 도 11로부터 용이하게 이해될 수 있는 바와같이 제 1 시험회로유닛(4-1)에서는 기대치신호(EXP-1)는 IC테스터의 시험주기(Tr)내의 홀수주기 ①,③,⑤…에 대응하는 각 사이클 전반의 반사이클이, 타이밍 비교기(8-1)에 있어서 스트로브 신호(STRB-1)에 의하여 스트로브된 논리신호(S4-1)와 논리비교되고, 제 2 시험회로유닛(4-2)에서 기대치신호(EXP-2)는 IC테스터의 시험주기(Tr)내의 짝수주기 ②,④,⑥…에 대응하는 각 사이클 전반의 반사이클이, 타이밍 비교기(8-2)에서 스트로브신호(STRB-2)에 의하여 스트로브된 논리신호(S4-2)와 논리비교된다. 즉, 기대치신호(EXP-1와 EXP-2)는 그들의 각 사이클 전반의 반사이클이 IC테스터의 시험주기(Tr)로 번갈아레벨 비교기군(3)으로부터 출력되는 논리신호(S3)와 논리비교된다. 따라서, 레벨비교기군(3)으로부터 출력되는 논리신호(S3)은 IC테스터의 시험주기 (Tr)로, 즉, 기대치 신호 및 스트로브신호 주기의 1/2의 주기로 논리비교기(9-1, 9-2)에서 고속으로 논리비교되는 것으로 된다.
도 11에서는 피시험 IC(2)의 레이텐시는 2이므로, 피시험 IC(2)의 응답신호(S2)는 2시험주기(2Tr)만큼 늦어져서 출력된다. 따라서, 레벨비교기군(3)으로부터 출력되는 논리신호(S3)도 마찬가지로 그시험주기 만큼 늦어진다. 한편, 스트로브신호(STRB-1,STRB-2)는 하등의 지연없이 발생되므로, 도 11C에 도시하는 바와같이, 이들 스트로브신호(STRB-1,STRB-2)의 최초의 스트로브펄스는 논리신호(S3)의 스트로브 동작에 관여하지 않지만, 이는 전혀 문제가 생기지 않는다. 기대치 신호(EXP-1,EXP-2)는 패턴지연회로(6-1,6-2)의 지연량이 레이텐시(2)에 대응하는 1사이클로 설정되어 있으므로 1사이클만큼 지연되고, 기대치신호(EXP-1',EXP-2')로서 논리비교기(9-1,9-2)에 공급된다. 따라서, 기대치신호(EXP-1',EXP-2')는 도 10의 경우 보다도 1사이클 늦어져서 그들 전반의 반사이클이 스트로브신호(STRB-1,STRB-2)에 의하여 각각 스트로브된 논리신호(S4-1,S4-2)와, IC테스터의 시험주기로 번갈아 논리비교 된다. 그결과, 레벨비교기군(3)으로부터 2시험주기 늦어져서 출력되는 논리신호(S3)도 IC테스터의 시험주기(Tr)로 기대치신호(EXP-1',EXP-2')와 논리비교되게 된다.
또, 도 8에 도시하는 바와같이, 논리비교기 (9-1,9-2)로부터 출력되는 페일/패스신호(FAIL/PASS-1,FAIL/PASS-2)는 필요에 따라 OR게이트(논리합게이트)(11)에 입력하고, 그들의 논리합를 취한 FAIL/PASS신호로서 출력하도록 구성하여도 좋다.
기대치신호 및 비교인에이블신호를 소망하는 사이클수 지연시키는 패턴지연회로(6-1,6-2)는 동일한 회로구성이므로, 도 9에 대표예로서 제 1 시험회로유닛(4-1)의 패턴지연회로(6-1)를 도시한다. 이 패턴지연회로(6-1)는 기대치신호(EXP-1)에 대한 지연회로(6a)와 비교인에이블신호(CPE-1)에 대한 지연회로(6b)에 의하여 구성되어 있다. 각 지연회로(6a,6b)는 직렬로 접속된 n개(도면에서는 n=7)의 D형 플립플롭으로(D-F/F)로 구성된 n단의 시프트 레지스터(12)와, 각단의 D형 플립플롭의 입출력 신호의 어느하나를 선택하는 셀렉터(13)(이 예에서는 8-1셀렉터)에 의하여 구성되어 있다.
시프트 레지스터(12)의 각단의 D형 플립플롭에는 시프트펄스로서 주기(2Tr)를 갖는 주기신호(클록펄스)(PS-1)가 클록발생기(7-1)로부터 공급된다. 따라서 각단의 D형 플립플롭은 기대치신호/비교인에이블신호(EXP-1/CPE-1)를 1사이클 만큼 지연시키는 것으로 된다. 한편, 셀렉터(13)의 셀렉터 단자(SEL)에는 지연설정 레지스터(5-1)에 설정되는 지연설정치(피시험 IC(2)의 레이텐시에 상당하는 지연량)가 공급된다. 따라서 피시험 IC(2)의 레이텐시를 N이라하면, 지연설정 레지스터(5-1)에는 N/2가 설정되므로, 셀렉터(13)는 입력측으로부터 N/2단째의 D형 플립플롭의 출력을 선택하는 것으로 된다. 그 결과, 입력된 기대치신호/비교인에이블신호(EXP-1/CPE-1) 보다 2Tr×(N/2)=Tr×N만큼 늦어진 기대치신호/비교인에이블신호(EXP-1'/CPE-1')가 셀렉터(13)로부터 출력되는 것으로 된다.
레이텐시(N)를 n비트의 2진수로 표시하는 것으로 하면, 지연설정치(N/2)는 n-1비트로 표시되므로, 이 예에서는 지연설정 레지스터에 대하여 n-1비트의 2진수로서 입력되어 있다. 물론, 2진수로설정 하는 것에 한정되는 것은 아니다.
상술한 바와 같이, 패턴발생기(10-1, 10-2)로부터 출력되는 기대치신호/비교인에이블신호를 소망하는 사이클수만큼 지연시키는 경우, 종래는 제 1및 제 2 시험회로유닛(4-1,4-2)의 지연설정 레지스터(5-1,5-2)에 지연되어야 할 기대치신호/비교인에이블신호의 사이클수를 설정하고, 이지연사이클수를 패턴지연회로(6-1, 6-2)에 부여함으로써, 기대치신호/비교인에이블신호를 지연시키고 있었다.
그러나, 상술한 바와같이 제 1 및 제 2 시험회로유닛(4-1,4-2)의 동작주기(1사이클)는 IC테스터의 시험주기 (Tr)의 2배이므로, 패턴발생기(10-1, 10-2)로부터 출력되는 기대치신호(EXP-1, EXP-2)/비교인에이블신호(CPE-1, CPE-2)의 주기는 2×Tr이고, 한편, 피시험 IC(2)는 IC테스터의 시험주기(1시험사이클)(Tr)에 의거하여 시험되므로 시험패턴신호는 시험주기 (Tr)로 피시험 IC에 인가된다. 따라서 피시험 IC(2)의 1시험사이클은 기대치신호/비교인에이블신호의 1사이클의 1/2로 된다.
상기 이유로부터 종래는 피시험 IC(2)의 레이텐시(N)의 1/2의 값(N/2)을 지연설정 레지스터(5-1,5-2)로 설정하고, 이 설정치 N/2에 대응하는 지연량(지연사이클수)을 패턴지연회로(6-1,6-2)에 설정하고, 기대치신호/비교인에이블신호를 지연시키고 있는 것이다. 구체적으로는 도 8에 도시하는 바와같이, 지연설정 레지스터(5-1, 5-2)의 출력측에서 패턴지연회로(6-1,6-2)에 대하여 n-1개의 지연량설정라인(DO, D1,…,Dn-2)이 접속되어 있고, 피시험IC(2)의 레이텐시(N)가 0일때에는 N/2=0(지연없음)이 지연설정 레지스터(5-1,5-2)에 설정된다. 그 결과, 지연량설정라인(D0∼Dn-2)을 통하여 패턴지연회로(6-1,6-2)에 지연량 0을 지시하는 데이터가 이송된다. 또, 피시험 IC(2)의 레이텐시(N)가 2일때에는 N/2=1(1사이클만 지연시키는 것)이 설정되고, 그 결과, 지연량 설정라인을 통하여 패턴지연회로(6-1,6-2)에 지연량이 1사이클인 것을 지시하는 테이터가 이송된다.
또, 피시험IC(2)의 레이텐시(N)가 4일때에는 N/2=2(2사이클 지연시키는 것)가 설정되어 그결과, 지연량설정라인을 통하여 패턴지연회로(6-1, 6-2)에 지연량이 2사이클 인것을 지시하는 데이타가 이송된다. 이하 마찬가지이다.
이때문에, 종래는 피시험 IC(2)의 레이텐시(N)가 홀수이면, 지연설정 레지스터(5-1, 5-2)에 지연사이클 수를 설정할 수 없다고 하는 결점이 있다. 다시말하면, 종래의 2웨이·인터리브방식의 IC테스터에서는 싱크로너스 계의 디바이스는 그들의 레이텐시(N)가 짝수가 아니면 시험할 수가 없었다.
마찬가지로, 3웨이·인터리브방식의 IC테스터에서는 피시험 IC의 시험주기 (Tr)는 기대치신호/비교인에이블신호나 스트로브신호의 주기의 1/3로 되므로, 각시험회로 유닛의 지연설정 레지스터에 피시험 디바이스의 레이텐시(N)의 1/3의 값인 N/3를 설정하는 것으로 된다. 따라서, 피시험 디바이스의 레이텐시(N)가 정수 3으로 나누어 떨어지지 않는 경우에는 시험할 수가 없었다.
다시말하면, 종래의 다중-웨이·인터리브방식의 IC테스터에서는 피시험 디바이스의 레이텐시(N)가 인터리브수(m)로 나누어 떨어지지 않는 경우에는 즉, N/m이정수로 되지 않는 경우에는 시험할 수 없다라는 증대한 결점이 있었다.
본 발명은 같은 회로구성의 복수의 시험회로 유닛을 준비하고, 이들 시험회로유닛을 인터리브 동작시켜 반도체 디바이스의 시험을 고속화한 다중(멀티웨이, multi-way)·인터리브 방식의 반도체 디바이스 시험장치에 관한 것이다.
도 1은 본 발명에 의한 반도체 디바이스 시험장치의 제 1 실시예를 도시하는 블록도,
도 2는 피시험 IC의 레이텐시(N)가 O인 경우의 도 1에 도시하는 반도체 디바이스 시험장치의 주요부의 타이밍 차트,
도 3은 피시험 IC의 레이텐시(N)가 1인 경우의 도 1에 도시하는 반도체 디바이스 시험장치의 주요부의 타이밍 차트,
도 4는 피시험 IC의 레이텐시(N)가 2인 경우의 도 1에 도시하는 반도체 디바이스 시험장치의 주요부의 타이밍 차트,
도 5는 도 1에 도시하는 반도체 디바이스 시험장치에서, 피시험 IC의 레이텐시(N)와 레이텐시(N)를 3비트로 표시한 경우의 2진표시와, 패턴지연회로의 지연사이클수와의 관계를 도시하는 도면,
도 6은 본 발명에 의한 반도체 디바이스 시험장치의 제 2 실시예를 도시하는 블록도,
도 7은 IC테스터의 기본회로구성을 도시하는 블록도,
도 8은 종래의 2웨이·인터리브 방식의 IC테스터의 일례를 도시하는 블록도,
도 9은 도 8에 도시하는 IC테스터에 사용된 패턴지연회로 6의 일례를 도시하는 블록도,
도 10은 피시험 IC의 레이텐시(N)가 O인 경우의 도 8에 도시하는 IC테스터 주요부의 타이밍 차트,
도 11은 피시험 IC의 레이텐시(N)가 2인 경우의 도 8에 도시하는 IC테스터 주요부의 타이밍 차트.
본 발명의 목적은 피시험 반도체 디바이스의 레이텐시가 홀수이거나 짝수이거나를 막론하고 시험할 수 있는 다중웨이·인터리브방식의 반도체 디바이스 시험장치를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 있어서는 패턴발생기로 부터 출력되는 시험패턴 데이터에 의거하여 시험패턴신호를 생성하여 피시험 반도체 디바이스에 인가하고, 이 피시험 반도체 디바이스로부터 출력되는 응답신호를 상기 패턴발생기로부터 출력되는 기대치신호와 논리비교하여, 상기 피시험 반도체 디바이스의 양부를 판단하는 반도체 디바이스 시험장치로서, 상기 피시험 반도체 디바이스의 응답신호를 상기 패턴발생기로부터의 기대치신호와 논리비교하는 시험회로유닛을 복수조 설치하고, 이들 복수조의 시험회로유닛을 하나의 사이클내에서 순차로 동작시켜 고속으로 논리비교를 행하는 반도체 디바이스 시험장치에서, 상기 복수조의 시험회로유닛의 각각이, 관련하는 시험회로유닛의 동작주기를 나타내는 주기신호를 발생하는 클록발생기와, 피시험 반도체 디바이스의 출력의 지연사이클수인 레이텐시(N)가 설정되는 지연설정 레지스터와, 소요되는 개수의 데이터 전송라인을 통하여 상기 지연설정 레지스터의 출력측에 접속되고, 상기 지연설정 레지스터로부터 전송되는 수치데이터와 상기 동작주기를 곱한 시간 만큼 상기 기대치신호를 지연시키는 패턴지연회로와, 소요되는 개수의 데이터 전송라인을 통하여 상기 지연설정 레지스터의 출력측에 접속되고, 상기 지연설정 레지스터로부터 전송되는수치데이터에 따라, 상기 클록발생기로부터 발생되는 주기신호의 발생타이밍을 설정하는 복수의 타이밍 설정치내의 하나를 선택하여 상기 클록발생기에 공급하는 클록제어수단과, 상기 피시험 반도체 디바이스의 응답신호와 상기 패턴 지연회로로부터의 기대치신호를 논리비교하는 수단을 구비하는 반도체 디바이스 시험장치가 제공된다.
바람직한 제 1 실시예에서는 상기 시험회로유닛은 2조설치되고, 상기 클록제어수단은 이 반도체 디바이스 시험장치의 시험주기 (Tr)와 상기 클록발생기로부터 발생되는 주기신호의 발생타이밍을 미리 설정한 클록설정치(Tc)를 가산하는 가산수단과, 상기 데이터 전송라인내의 최하위 비트라인이 셀렉터 단자에 접속되고, 이 라인이「0」이면, 상기 클록설정치(Tc)를 선택하고, 상기 최하위 비트라인이「1」이면, 상기 가산수단의 출력인 상기 클록설정치와 상기 시험주기와의 합(Tc+Tr)을 선택하는 셀렉터에 의하여 구성되어 있고, 상기 패턴지연회로에는 상기 데이터 전송라인내의 최하위 비트라인을 제외한 모든 상위 비트라인이 접속되어 있다.
상기 패턴지연회로는 전송된 데이터와 상기 시험주기를 곱셈한 지연시간 만큼 상기 기대치 신호를 지연시킨다.
바람직한 제 2 실시예에 있어서는 상기 클록제어수단은, 상기 데이터 전송라인에 의하여 전송되는 수치데이터와 이 반도체 디바이스 시험장치의 시험주기 (Tr)를 곱셈하는 승산기와, 상기 승산기의 출력과 상기 클록발생기로부터 발생되는 주기신호의 발생타이밍을 미리 설정한 클록설정치(Tc)를 가산하는 가산수단에 의하여 구성되어 있고, 상기 지연설정 레지스터는 또한 인터리브수(m)가 설정되어 있고,상기 데이터 전송라인을 통하여, 상기 레이텐시(N)를 상기 인터리브수(m)로 나눗셈한 몫의 정수부분을 상기 패턴지연회로로 전송한다.
상기 패턴지연회로는 전송된 수치데이터와, 상기 시험주기를 곱셈한 지연시간만큼 상기 기대치신호를 지연시킨다.
변형예에서는, 상기 지연설정 레지스터는 상기 데이터 전송라인을 통하여, 상기 레이텐시(N) 및 상기 인터리브수(m)를 상기 패턴지연회로로 전송한다.
상기 패턴지연회로는 전송된 상기 레이텐시(N) 및 상기 인터리브수(m)에서 N을 m으로 나눗셈한 몫의 정수부분을 꺼내어, 이 정수부분과 상기 시험주기를 곱셈한 지연시간만큼 상대 기대치 신호를 지연시킨다.
상기 복수조의 시험유닛은 하나의 지연설정 레지터를 공통으로 사용하여도 좋다.
이하, 본 발명의 몇개의 실시예에 대하여 도 1 내지 도 6를 참조하여 상세히 설명한다. 또, 설명을 간단히 하기 위하여, 도 1 및 도 6에서 도 7 및 도 8과 대응하는 부분, 소자에는 동일부호를 붙여 나타내고, 필요가 없는 한 그들의 설명을 생략한다.
도 1은 본 발명에 의한 반도체 디바이스 시험장치의 제 1 실시예를 도시하는 블록도이고, 본 발명을 2웨이·인터리브 방식의 IC테스터에 적용한 경우를 가리킨다. 2웨이·인터리브 방식이므로, 이 IC테스터에는 이미 기재한 바와 같이, 제 1 및 제 2의 2조의 시험회로유닛(4-1,4-2)이 준비되고, 이들 2조의 시험회로유닛 (4-1,4-2)을 1동작 사이클(1주기)에 있어서 번갈아 동작시켜(인터리브 동작시켜서), 피시험 IC(2)에 인가하는 시험패턴신호 S1를 고속으로 발생시키고, 또 피시험 IC(2)로부터 응답신호S(2)를 고속으로 판독하여 논리비교하고, 피시험 IC(2)의 테스트를 고속으로 행하도록 구성되어 있다. 또, 제 1 및 제 2 시험회로유닛 (4-1,4-2)은 동일한 회로구성이므로, 제 2 시험회로유닛(4-2)의 회로구성은 도 1에는 도시하지 않지만, 이하에서는 제 1 시험회로유닛(4-1)의 구성소자나 신호, 데이터에는 하이픈(-)의 뒤에「1」을 붙이고, 또 제 2 시험회로유닛(4-2)의 구성소자나 신호, 데이터에는 하이픈(-)뒤에「2」를 붙여 기재한다.
싱크로너스계의 디바이스를 시험할 수 있도록 하기 위하여, 제 1 및 제 2 시험회로유닛 (4-1,4-2)은 기대치신호/비교인에이블신호 EXP-1, EXP-2(EXP-2는 도시하지 않음)/CPE-1, CPE-2(CPE-2는 도시하지 않음)를 설정된 지연량 만큼 지연 시키기위한 패턴지연회로(6-1,6-2)(6-2는 도시하지 않음)와, 이들 패턴지연회로(6-1,6-2)에 대하여, 피시험 IC(2)에 설정한 레이텐시에 상당하는 지연시간을 설정하기 위하여 지연설정 레지스터(5-1,5-2)(5-2는 도시하지 않음)를 각각 구비하고 있다. 패턴지연회로(6-1,6-2)는 패턴발생기(10-1,10-2)(10-2는 도시하지 않음)와 논리비교기(9-1,9-2)(9-2는 도시하지 않음)와의 사이에 각각 접속되어 있다.
또한, 가산기(21-1,21-2)(21-2는 도시하지 않음)과 셀렉터(22-1,22-2)(22-2는 도시하지 않음)에 의하여 구성된 클록제어회로(23-1,23-2)(23-2는 도시하지 않음)가 클록발생기(7-1,7-2)(7-2는 도시하지 않음)의 전단에 각각 설치되어 있다. 가산기(21-1,21-2)는 클록발생기(7-1,7-2)로부터의 스트로브신호(클록신호)(STRB-1,STRB-2)(STRB-2는 도시하지 않음)의 발생타이밍을 설정하는 클록설정치(Tc)와 IC테스터의 시험주기(레이트)(Tr)와의 합을 취하고, 그 가산출력을 셀렉터(22-1,22-2)(2-1셀렉터)의 입력단자(B)에 부여한다. 셀렉터(22-1,22-2)의 입력단자(A)에는 클록설정치(Tc)가 공급되고, 그 출력단자(C)는 클록발생기(7-1,7-2)의 입력단자에 접속되어 있다.
또, 지연설정 레지스터(5-1,5-2)의 출력측에는 n개의 데이터 전송라인(DO, D1, D2…Dn-1)이 접속되어 있고, 라인(D0)은 셀렉터(22-1,22-2)의 셀렉트 단자(SEL)에 접속되고 라인(D1,D2…Dn-1)은 패턴지연회로(6-1,6-2)에 접속되어 있다. 또한, 도 7에 도시한 시험회로유닛중 타이밍 발생기(31)의 주기발생기 및 파형정형기(32)는 여기서는 불필요한 소자이므로, 도 1에서 제거되어 있다.
도 1에 도시하는 2웨이·인터리브 방식의 IC테스터에 있어서도 IC테스터의 시험주기(1시험사이클)(Tr)로 패턴발생기(10-1,10-2)는 번갈아 동작되고 그 결과 출력되는 시험패턴 데이터는 도시하지 않는 파형정형기 및 파형발생기에 의하여 실파형을 갖는 시험패턴신호(S1)로 변환되고, 이 시험패턴신호(S1)가 드라이버군(1)을 통하여 피시험 IC(2)에 인가된다. 피시험 IC(2)로부터 판독된 응답신호(S2)는 레벨비교기군(3)에서 비교기준 전압원의 기준전압(Vr)과 비교되고, 소정의 논리레벨(H논리(고논리)의 전압, 또는 L논리(저논리)의 전압)을 갖고 있는가의 여부가 판정된다. 소정의 논리레벨을 갖고 있다고 판정된 응답신호는 논리신호(S3)로 변환되어 타이밍 비교기(8-1, 8-2)(8-2는 도시되지 않음)로 이송되고, 클록발생기(7-1, 7-2)로부터 출력되는 스트로브신호(STRB-1, STRB-2)에 의하여 각각 스트로브된다. 일반적으로 레벨비교기군(3)에 있어서, 소정의 H논리를 갖는 응답신호(S2)는 논리「1」신호로 변환되고, 소정의 L논리를 갖는 응답신호(S2)는 논리「0」신호로 변환된다. 타이밍 비교기(8-1,8-2)로서 이 실시예에서는 D형 플립플롭(D-F/F)이 사용되고 있다.
스트로브신호(STRB-1, STRB-2)에 의하여 타이밍이 취해진 논리신호(S4-1, S4-2)(S4-2는 도시하지 않음)는 논리비교기(9-1,9-2)(9-2는 도시하지 않음)로 이송된다. 피시험 IC가 싱크로너스계의 디바이스가 아닌 경우에는 논리신호(S4-1, S4-2)는 패턴발생기(10-1, 10-2)로부터 출력되는 기대치신호(데이터)(EXP-1, EXP-2)와 논리비교 된다.
비교결과가 불일치하면, 논리비교기(9-1,9-2)에서 페일(FAIL)신호가 발생되고, 도시하지 않는 불량해석 메모리에 기억된다. 통상, 페일신호로서 논리「1」신호가 발생되고,이 논리「1」신호가 피시험 IC(2)의 어드레스와 같은 불량해석메모리의 어드레스에 기억된다. 이에 대하여, 비교결과가 일치하면, 논리비교기(9-1, 9-2)로부터 패스(PASS)신호가 발생된다. 이 패스신호는 통상은 불량해석 메모리에 기억되지 않는다. 또한 도 1에서는 논리비교기(9-1,9-2)로부터 출력되는 페일신호 또는 패스신호를 각각 FAIL/PASS-1, FAIL/PASS-2로서 나타낸다.
도 1에 도시하는 IC테스터는 2-웨이의 인터리브 방식이므로, 제 1 및 제 2 시험회로유닛 (4-1,4-2)의 동작주기(1사이클)는 IC테스터의 시험주기 (Tr)의 2배이고, 그 결과, 도 2 내지 도 4에 도시하는 바와같이, 클록발생기 (7-1,7-2)는 IC테스터의 시험주기 (Tr)의 2배의 주기를 갖는 주기신호 (PS-1,PS-2)와 같이 IC테스터의 시험주기 (Tr)의 2배의 주기를 갖는 스트로브신호(클록신호)(STRB-1,STRB-2)를 각각 발생한다. 또 제 2 시험회로유닛(4-2)의 클록발생기(7-2)는 제 1 시험회로유닛(4-1)의 클록발생기(7-1)의 주기신호(PS-1) 및 스트로브신호(STRB-1)보다도 IC테스터의 시험주기 (Tr)만큼 늦어진 시점(타이밍)에서 주기신호(PS-2) 및 스트로브신호(STRB-2)를 각각 발생한다. 다만 클록발생기 (7-1,7-2)에는 클록설정치(Tc) 또는 클록설정치(Tc)와 시험주기 (Tr)와의 합이 입력되고, IC테스터의 시험주기 (Tr)의 중간에서 스트로브신호 (STRB-1,STRB-2)를 발생시키도록 클록발생기 (7-1,7-2)가 설정되므로, 스트로브신호 (STRB-1,STRB-2)는 클록설정치(Tc)에 상당하는 시간만큼 또는 클록설정치(Tc)와 시험주기 (Tr)와의 합에 상당하는 시간만큼 주기신호 (PS-1,PS-2) 보다도 늦어져서 클록발생기 (7-1,7-2)로부터 각각 발생된다. 다시 말하면, 스트로브신호 (STRB-1,STRB-2)는 클록설정치(Tc)에 상당하는 시간만큼 또는 클록설정치(Tc)와 시험주기 (Tr)와의 합에 상당하는 시간만큼 주기신호 (PS-1,PS-2)를 각각 지연시킨 펄스신호이다.
본 발명에서는 제 1및 제 2 시험회로유닛 (4-1,4-2)의 지연설정 레지스터(5-1,5-2)에 지연설정치로서, 피시험 IC(2)의 레이텐시(N)를 설정한다. 따라서, 피시험 IC(2)의 레이텐시(N)가 0일때에는 지연설정치 N=0(지연없음)이 지연설정 레지스터(5-1, 5-2)에 설정된다. 또, 피시험 IC(2)의 레이텐시(N)가 1일때에는 지연설정치 N=1이 설정되고, 피시험 IC(2)의 레이텐시(N)가 2일때에는 지연설정치 N=2가 설정된다. 이하, 마찬가지로 피시험 IC(2)의 레이텐시(N)가 i(i=0, 1,2,3…,7)일때에는 지연설정치 i가 설정된다. 이 실시예에서 지연설정치(N)는 n비트의 2진수로서 지연설정 레지스터(5-1,5-2)에 설정되지만, 2진수에서의 설정에 한정되는 것은 아니다. 또한, 제 1 및 제 2 시험회로유닛 (4-1,4-2)의 동작은 같으므로 이하에서는 제 1 시험회로유닛(4-1)의 동작을 주로하여 설명한다.
상술한 바와같이, 가산기(21-1)에서는 IC테스터의 시험주기 (Tr)와 클록설정치(Tc)가 가산되고, 가산결과가 셀렉터(22-1)의 입력단자(B)에 공급된다. 한편, 셀렉터(22-1)의 입력단자(A)에는 클록설정치(Tc)가 입력된다. 상술한 바와같이 피시험 IC(2)의 레이텐시(N)를 n비트의 2진수로 나타낸다고 하면, 지연설정 레지스터(5-1)에 설정되는 지연설정치(즉, 피시험 IC(2)의 레이텐시(N))는 n비트의 2진수로 된다. 그래서, 지연설정 레지스터(5-1)의 출력측 데이터 전송라인은 D0를 지연설정치의 최하위 비트(LSB)에 대응시켜, D1을 최하위 비트 다음의 하위비트에 대응시켜, 이하 똑같이하여, Dn-1을 최상위비트(MSB)에 대응시킨다.
지금, 피시험 IC(2)의 레이텐시(N)가 3비트의 2진수이라하면, 도 5에 도시하는 바와같이, 레이텐시(N)는 0에서 7까지 설정될 수 있으므로, 피시험 IC(2)의 출력을 지연없음에서 최대로 7시험주기(7Tr)까지 지연시킬 수가 있다. 한편, 지연설정 레지스터(5-1)의 출력측의 데이터 전송라인은 D0,D1,D2의 3개로 되고, D0가 최하위 비트(LSB), D1이 최하위비트 다음의 하위비트(2번째의 하위비트), D2가 최상위비트(MSB)에 각각 대응한다.
각 비트는「0」또는「1」이므로, 레이텐시(지연설정치)0과 1은 최하위비트(D0)만으로 표시되고, 레이텐시 2와 3은 하위 2비트(DO,D1)로 표시되며, 레이텐시 4∼7은 3비트(DO,D1,D2)로 표시된다.
셀렉터 22-1는 그 셀렉트단자(SEL)에「0」이 부여되면, 입력단자 A를 선택하고, 셀렉트단자(SEL)에「1」이 부여되면 입력단자 B를 선택하도록 구성되어 있다. 따라서, 셀렉트단자(SEL)에 DO=「0」이 부여되면, 클록설정치(Tc)가 셀렉터(22-1)에서 출력되어 클록발생기(7-1)에 공급되고, 셀렉트단자(SEL)에 DO=「1」가 부여되면, 가산기(21-1)의 가산결과인 클록설정치(Tc)와 시험주기 (Tr)와의 합(Tc+Tr)이 셀렉터(22-1)로부터 출력되어 클록발생기(7-1)에 부여된다. 그 결과, 클록발생기(7-1)는 셀렉터(22-1)로부터의 출력에 따른 타이밍에서, 즉 클록설정치(Tc) 또는 클록설정치(Tc)와 시험주기 (Tr)와의 합(Tc+Tr)만큼 늦어진 타이밍에서 스트로브신호(STRB-1)를 발생하는 것으로 된다.
도 2는 피시험 IC(2)의 레이텐시(N)가 0인 경우의 제 1 및 제 2 시험회로유닛 (4-1,4-2)과 IC테스터의 동작을 설명하기 위한 타이밍 차트이고, 도 3은 피시험 IC(2)의 레이텐시(N)가 1인 경우의 제 1 및 제 2 시험회로유닛 (4-1,4-2)과 IC테스터의 동작을 설명하기 위한 타이밍차트이며, 도 4는 피시험 IC(2)의 레이텐시(N)가 2인 경우의 제 1 및 제 2 시험회로 유닛 (4-1,4-2)과 IC테스터의 동작을 설명하기 위한 타이밍차트이다. 또한, 이들의 도면에서는 기대치신호(EXP-1, EXP-2) 및 비교인에이블신호(CPE-1, CPE-2)는 제 1 시험회로유닛(4-1)에서는 논리「1」, 논리「0」, 논리「1」,…의 순서로 패턴발생기(10-1)로부터 출력되고 제 2 시험회로유닛(4-2)에서는 논리「0」, 논리「1」, 논리「0」…의 순서로패턴발생기(10-2)로부터 출력되는 것으로 하고 있다.
피시험 IC(2)의 레이텐시(N)가 0인 경우에는 클록제어회로(23-1) 셀렉터(22-1)의 셀렉트단자(SEL)에 지연설정 레지스터(5-1)로부터의 라인(D0)을 통하여 논리「0」이 공급되므로, 스트로브신호(STRB-1)는 도2A에 도시하는 바와같이, 클록설정치(Tc)만큼 늦어진 타이밍으로 클록발생기(7-1)로부터 발생된다. 한편, 지연설정 레지스터(5-1)로부터의 라인(D1, D2)은 함께 논리「0」이므로, 패턴지연회로(6-1)에 설정되는 지연량은 0이다. 즉, 패턴지연회로(6-1)에는 지연량이 설정되지 않는다. 따라서, 기대치신호(EXP-1) 및 비교인에이블신호(CPE-1)는 지연되지 않고 그대로 논리비교기(9-1)에 공급된다. 제 2 시험회로유닛(4-2)의 동작도 도 2B에 도시하는 바와같이 같다.
레벨비교기군(3)에서 IC테스터의 시험주기 (Tr)로 출력되는 논리신호(S3)에는 지연이 없고, 한편, 스트로브신호(STRB-1, STRB-2)는 클록설정치(Tc)만큼 지연되므로, 도 2C에 도시하는 바와같이 이들 스트로브신호(STRB-1, STRB-2)는 그들의 최초의 스트로브펄스로부터 논리신호(S3)의 스트로브 동작에 관여한다. 따라서 타이밍 비교기(8-1, 8-2)에서 이들 스트로브신호(STRB-1, STRB-2)에 의하여 스트로브된 논리신호(S4-1, S4-2)는 논리비교기(9-1, 9-2)에서, 도 2C에 도시하는 바와같이, 기대치신호(EXP-1, EXP-2)의 각 사이클 전반의 반사이클과 IC테스터의 시험주기 (Tr)로 번갈아 논리비교되는 것으로 된다. 이리하여 논리신호(S3)는 기대치신호 및 스트로브신호 주기의 1/2주기로, 고속으로 논리비교할 수가 있다.
다음에, 피시험 IC(2)의 레이텐시(N)가 1인 경우에는 클록제어회로(23-1)의셀렉터(22-1)의 셀렉트단자(SEL)에 지연설정 레지스터(5-1)로부터의 라인(D0)을 통하여 논리「1」이 공급되므로, 스트로브신호(STRB-1)는 도 3A에 도시하는 바와같이, 이번에는 클록설정치(Tc)와 IC테스터의 시험주기 (Tr)와의 합(Tc+Tr)만큼 늦어진 타이밍으로 클록발생기(7-1)로부터 발생된다. 이에 대하여, 지연설정 레지스터(5-1)로부터의 라인(D1, D2)은 함께 논리「0」이므로, 패턴지연회로(6-1)에 설정되는 지연량은 같은 0이다. 즉, 패턴지연회로(6-1)에는 지연량이 설정되지 않는다. 따라서, 기대치신호(EXP-1) 및 비교인에이블신호(CPE-1)는 지연되지 않고 그대로 논리비교기(9-1)에 공급된다. 제 2 시험회로유닛(4-2)의 동작도 도 3B에 도시하는 바와같이 같은 것이다.
레벨비교기군(3)에서 IC테스터의 시험주기 (Tr)로 출력되는 논리신호(S3)는 이번에는 1시험주기 (Tr)만큼 지연되어 있고, 한편 스트로브신호(STRB-1, STRB-2)는 클록설정치(Tc)와 IC테스터의 시험주기 (Tr)와의 합(Tc+Tr)만큼 지연되므로, 도 3C에 도시하는 바와같이, 이들 스트로브신호(STRB-1, STRB-2)는 그들 최초의 스트로브펄스로부터 논리신호(S3)의 스트로브동작에 관여한다. 따라서, 타이밍 비교기(8-1, 8-2)에 있어서 이들 스트로브신호(STRB-1, STRB-2)에 의하여 스트로브된 논리신호(S4-1, S4-2)는 논리비교기(9-1, 9-2)에서, 도 3C에 도시하는 바와같이, 이번에는 기대치신호(EXP-1, EXP-2)의 각 사이클 후반의 반사이클과 IC테스터의 시험주기 (Tr)로 번갈아 논리비교 되게 된다. 이리하여, 논리신호(S3)는 1시험주기 (Tr)만큼 늦어져 있는 경우에도, 기대치 신호 및 스트로브신호 주기의 1/2주기로 고속으로 논리비교할 수가 있다.
다음에, 피시험 IC(2)의 레이텐시(N)가 2인 경우에는, 클록제어회로(23-1) 셀렉터(22-1)의 실렉트 단자(SEL)에 지연설정 레지스터(5-1)로부터의 라인(DO)을 통하여 논리「0」이 공급되므로, 스트로브신호(STRB-1)는 도 4a에 도시하는 바와 같이, 클록설정치(Tc)만큼 늦어진 타이밍으로 클록발생기(7-1)로부터 발생된다. 이에 대하여, 지연설정 레지스터(5-1)로부터의 라인(D1,D2)은 논리「1」논리「0」으로 되므로, 라인(D1)을 최하위 비트(LSB)로 하고, 라인(D2)을 상위 비트로 하면, 2진수「01」로 되고 10진수「1」을 나타내는 것으로 된다. 따라서, 패턴지연회로(6-1)에 지연사이클수 1이 설정된다. 그 결과, 기대치 신호(EXP-1) 및 비교인에이블신호(CPE-1)는 1사이클(1동작주기)만큼 지연되고, 기대치신호(EXP-1') 및 비교인에이블신호(CPE-1')로서 논리비교기(9-1)에 공급된다. 제2 시험회로유닛(4-2)의 동작도 도 4b에 도시하는 바와 같이 같다.
레벨비교기군(3)으로부터의 IC 테스트의 시험주기(Tr)로 출력되는 논리신호(S3)는 이번에는 2시험주기(2Tr)만큼 지연되어 있고, 한편, 스트로브신호(STRB-1, STRB-2)는 클록설정치(Tc)만큼 지연되므로, 도 4c에 도시하는 바와 같이, 이들 스트로브신호(STRB-1, STRB-2)의 최초의 스트로브 펄스는 논리신호(S3)의 스트로브동작에 관여하지 않지만, 이는 전혀 문제가 없는 것이다. 따라서, 타이밍 비교기(8-1,8-2)에 있어서 이들 스트로브신호(STRB-1,STRB-2)에 의하여 스트로브된 논리신호(S4-1,S4-2)는 논리비교기(9-1,9-2)에서, 도 4c에 도시하는 바와 같이, 기대치신호(EXP-1, EXP-2)의 각 사이클 전반의 반사이클과 IC 테스터의시험주기(Tr)로 번갈아 논리비교되는 것으로 된다. 이리하여, 논리신호(S3)는 기대치신호 및 스트로브신호 주기의 1/2의 주기로 고속으로 논리비교할 수가 있다.
다음에, 피시험 IC(2)의 레이텐시(N)가 3인 경우에는, 클록제어회로(23-1)의 셀렉터(22-1)의 실렉트 단자(SEL)에 지연설정 레지스터(5-1)로부터의 라인(DO)을 통하여 논리「1」이 공급되므로, 스트로브신호(STRB-1)는, 도 3에 도시하는 레이텐시(N)가 1인 경우와 마찬가지로, 클록설정치(Tc)와 시험주기(Tr)와의 합(Tc+Tr)만큼 늦어진 타이밍으로 클록발생기(7-1)로부터 발생된다. 한편, 지연설정 레지스터(5-1)로부터의 라인(D1,D2)는 도 4에 도시하는 레이텐시(N)가 2인 경우와 마찬가지로, 논리「1」, 논리「0」으로 되므로 2진수의 「01」로 되고, 10진수의 「1」을 나타내는 것으로 된다. 따라서, 패턴지연회로(6-1)에 지연사이클수 1이 설정된다. 그 결과, 기대치신호(EXP-1) 및 비교인에이블신호(CPE-1)는 1사이클만큼 지연되고, 기대치신호(EXP-1') 및 비교인에이블신호(CPE-1')로서 논리비교기(9-1)에 공급된다. 제2의 시험회로유닛(4-2)의 동작도 같다.
레벨비교기군(3)에서 IC 테스터의 시험주기(Tr)로 출력되는 논리신호(S3)는 이번에는 3시험주기(3Tr)만큼 지연되어 있고, 한편 스트로브신호(STRB-1,STRB-2)는 클록설정치(Tc)와 시험주기(Tr)와의 합(Tc+Tr)만큼 지연된다. 따라서, 타이밍비교기(8-1,8-2)에서 이들 스트로브신호(STRB-1,STRB-2)에 의하여 스트로브된 논리신호(S4-1,S4-2)는, 논리비교기(9-1,9-2)에서, 도 3c의 경우와 마찬가지로, 기대치신호(EXP-1,EXP-2)의 각 사이클 후반의 반사이클과 IC 테스터의 시험주기(Tr)로 번갈아 논리비교되게 된다. 이리하여 논리신호(S3)는 기대치신호 및 스트로브신호 주기의 1/2의 주기로, 고속으로 논리비교할 수가 있다.
이하, 마찬가지로 피시험 IC(2)의 레이텐시(N)가 4∼7인 경우에도 레벨비교기군에서 IC 테스터의 시험주기(Tr)로 출력되는 논리신호(S3)를 기대치 신호 및 스트로브신호 주기의 1/2의 주기로, 고속으로 논리비교할 수가 있다.
피시험 IC(2)의 레이텐시(N)가 4 및 5인 경우에는, 지연설정 레지스터(5-1)로부터의 라인(D1,D2)은 도 5에 도시하는 바와 같이, 논리「0」, 논리「1」로 되므로 2진수의 「10」으로 되고, 10진수의「2」를 나타내는 것으로 된다. 따라서 패턴지연회로(6-1)에 지연사이클수(2)가 설정되고, 기대치신호(EXP-1) 및 비교인에이블신호(CPE-1)는 2사이클만큼 지연된다. 또, 피시험 IC(2)의 레이텐시(N)가 6 및 7인 경우에는 지연설정 레지스터(S-1)로부터의 라인(D1,D2)은 도 5에 도시하는 바와 같이 논리「1」, 논리「1」로 되므로 2진수인 「11」로 되고, 10진수의 「3」을 나타내는 것으로 된다. 따라서, 패턴지연회로(6-1)에 지연사이클수(3)가 설정되고 기대치신호(EXP-1) 및 비교인에이블신호(CPE-1)는 3사이클만큼 지연된다.
상기 설명 및 도 2∼도 5로부터 용이하게 이해되는 바와 같이, 이 실시예에서는, 피시험 IC의 레이텐시(N)가 홀수인 경우에는 기대치신호 및 비교인에이블신호를 (N-1)/2로 표시되는 사이클수만큼 지연시킴과 동시에, 스트로브신호를 클록설정치(Tc)와 피시험 IC의 시험주기(Tr)와의 합(Tc+Tr)만큼 지연시킴으로써 대처하고, 피시험 IC의 레이텐시(N)가 짝수인 경우에는 기대치 신호 및 비교인에이블신호를 N/2로 표시되는 사이클수만큼 지연시킴으로써 대처하는 것이다. 즉, 피시험 IC의 레이텐시(N)가 홀수인 경우에는 패턴지연회로에 2(Tr)×(N-1)/2의 지연량을 설정하고, 피시험 IC의 레이텐시(N)가 짝수인 경우에는 패턴지연회로에 2(Tr)×N/2의 지연량을 설정하며, 홀수일때에만 클록발생기에 클록설정치(Tc)와 피시험 IC의 시험주기(Tr)와의 합(Tc+Tr)으로 되는 새로운 클록설정치를 입력하고, 스트로브신호를 이 새로운 클록설정치만큼 지연시켜서 발생시키는 것이다.
상기 제1의 실시예는 본 발명을 2웨이·인터리브방식의 IC 테스터에 적용한 경우이지만, 본 발명은 3웨이이상의 인터리브방식의 IC 테스터에도 똑같이 적용할 수 있는 것은 말할것도 없다.
도 6은 본 발명을 다중웨이·인터리브방식의 IC 테스터에 적용한 제2의 실시예를 도시하는 블록도이다. 여기서는 인터리브수를 m(m은 2이상의 정수)로 하고, m웨이·인터리브방식이라 부르기로 한다. 또한 설명을 간단히 하기 위하여, 도 6에 있어서, 도 1과 대응하는 부분, 소자에는 동일부호를 붙여서 나타내고, 필요가 없는 한 그들의 설명을 생략한다.
m웨이·인터리브방식이므로, 이 IC 테스터에는, 제1 내지 제m의 m조의 시험회로유닛(4-1,4-2,…,4-m)이 준비되고, 이들 m조의 시험회로유닛(4-1∼4-m)을 하나의 사이클(1동작주기)에서 순차로 동작시켜(인터리브 동작시켜서), 피시험 IC(2)에 인가하는 시험패턴신호(S1)를 고속으로 발생시키고, 또, 피시험 IC(2)로부터 응답신호(S2)를 고속으로 판독하여 논리비교하고, 피시험 IC(2)의 테스트를 고속으로 행할 수 있도록 구성되어 있다. 또한, 각 시험회로유닛은 동일한 회로구성을 가지므로, 대표예로서 제1 시험회로유닛(4-1)의 회로구성만을 구체적으로 도시하고, 주로 이 제1 시험회로유닛(4-1)에 대하여, 이하에 기재한다.
싱크로너스계의 디바이스를 시험할 수 있게 하기 위하여 제1의 시험회로유닛(4-1)은, 기대치신호/비교인에이블신호(EXP-1/CPE-1)를 설정된 지연량 만큼 지연시키기 위한 패턴지연회로(6-1)와 이 패턴지연회로(6-1)에 대하여 피시험 IC(2)에 설정한 레이텐시(N)에 상당하는 지연시간을 설정하기 위한 지연설정 레지스터(5-1)와, 클록발생기(7-1)의 스트로브신호(클록신호)(STRB-1)의 발생타이밍을 설정하는 클록제어회로(23-1)를 구비하고 있다. 이 실시예에서는, 이 클록제어회로(23-1)는 승산기(24-1)와 가산기(25-1)에 의하여 구성되어 있다.
승산기(24-1)는 IC 테스터의 시험주기(레이트)(Tr)와 지연설정 레지스터(5-1)로부터 공급되는 수치데이터와의 승산을 행하고, 그 승산결과와 클록설정치(Tc)가 가산기(25-1)에 입력되어 가산되고, 그 가산결과가 클록발생기(7-1)에 입력된다. 이때문에 지연설정 레지스터(5-1)의 출력측과 승산기(24-1)와의 사이에 소요개수의 데이터 전송라인(D0,D1,…,Dx)을 접속하고, 수치데이터를 전송한다. 또한, 이예에서는 라인(D0)을 최하위비트(LSB)에 대응시키고, 라인(D1)을 다음의 하위비트에 대응시켜, …, 라인(Dx)을 최상위비트(MSB)에 대응시키고 있다.
승산기(24-1)에 전송하는 수치데이터는 m=2 일때에는 0과 1, m=3 일때에는 0, 1 및 2, m=4 일때에는 0, 1, 2 및 3과 같이 0에서 m-1까지의 정수로 선정한다. 이 수치선정방법의 일예를 들면, i를 0 및 양의 정수(i=0,1,2,3,4,5,…)로 하였을때에 레이텐시(N)를 인터리브수(m)로 나눗셈한 몫을 i+1>N/m≥i로 정의한 경우에 [N-(i×m)]를 라인(DO∼DX)을 통하여 승산기(24-1)에 전송하면 된다.
구체적 수치를 대입하여 설명하면, m=2의 경우에는, N=0일때 i=0으로 되므로, 수치 N-(i×m)는 0-0=0으로 되고, 0이 승산기(24-1)에 전송된다. N=1일때에도 i=0으로 되므로, 수치 N-(i×m)는 1-0=1로 되고, 1이 승산기(24-1)에 전송된다. N=2,3 일때에는 i=1로 되므로 2-2=0, 3-2=1이 승산기(24-1)에 전송되고, N=4,5일때에는 i=2로 되므로 4-4=0, 5-4=1이 승산기(24-1)에 전송되고, N=6,7일때에는 i=3으로 되므로 6-6=0, 7-6=1이 승산기(24-1)에 전송되고, …와 같이 항상 수치 0과 1이 라인(D0∼Dx)를 통하여 승산기(24-1)에 전송된다. 수치 0과 1은 1비트로 표시되므로 라인(D0∼Dx)는 최하위 비트에 대응하는 라인(D0)만으로 충분하다.
또, m=3의 경우에는, N=0,1,2 일때에는 각각 i=0로 되므로 수치 N-(ixm)는 0-0=0, 1-0=1, 2-0=2으로 되고, 0,1,2가 승산기(24-1)에 전송된다. N=3,4,5 일때에는 각각 i=1로 되므로 3-3=0, 4-3=1, 5-3=2이 승산기(24-1)에 전송되고, N=6,7,8 일때에는 각각 i=2로 되므로 6-6=0, 7-6=1, 8-6=2이 승산기(24-1)에 전송되며, N=9,10,11 일때에는 각각 i=3이 되므로, 9-9=0, 10-9=1, 11-9=2가 승산기(24-1)에 전송되고, …와 같이, 항상 수치 0,1,2,가 라인(D0∼Dx)를 통하여 승산기(24-1)로 전송된다. 수차 0,1,2는 2비트로 표시되므로, 라인(DO∼Dx)은 라인(D0과 D1)의 2개로 충분하다. m=4,5,6 …의 경우에도 0에서 m-1까지의 수치가 똑같이 얻어지는 것은 명백하므로 그 설명을 생략한다.
이상의 결과로부터, m=2의 경우에는 최하위 비트라인(D0)만이 승산기(24-1)에 접속되어 있으면 되고, m=3의 경우에는 라인(DO,D1)이 승산기(24-1)에 접속되어 있으면 되고, m=m일 경우에는 D0∼Dm-1가 승산기(24-1)에 접속되어 있으면 충분한 것으로 된다. 도 6에 도시하는 IC 테스터는 m웨이의 인터리브방식이므로, 각 시험회로유닛의 동작주기(1사이클)는 IC테스터의 시험주기(Tr)의 m배(m×Tr)이고, 그 결과, 클록발생기(7-1)는 IC 테스터의 시험주기(Tr)의 m배의 주기를 갖는 주기신호(PS-1) 및 스트로브신호(STRB-1)를 각각 발생한다. 또, 제2의 시험회로유닛 및 그 이후의 시험회로유닛의 클록발생기는, 제1의 시험회로유닛(4-1)의 클록발생기(7-1)의 주기신호(PS-1) 및 스트로브신호(STRB-1) 보다도 IC 테스터의 시험주기(Tr)만큼 순차로 늦어진 시점(타이밍)에서 주기신호 및 스트로브신호를 각각 발생한다.
패턴지연회로(6-1)와 지연설정 레지스터(5-1)의 출력측 사이에도 소요개수의 데이터 전송라인(D0,D1,…,Dy)이 접속되어 있고, 이들의 라인(D0∼Dy)에 의하여 레이텐시(N)에 따른 수지데이터를 지연량 데이터로서 패턴지연회로(6-1)에 전송한다. 패턴지연회로(6-1)에 전송하는 수치데이터는 레이텐시(N)를 인터리브수(m)로 나눗셈한 몫의 양의 정수부분 및 0으로 선정한다. 이 수치선정방법의 일례를 들면, K를 0 및 양의 정수(K=0,1,2,3,4,5,…)로 하였을때에, 레이텐시(N)를 인터리브수 m으로 나눗셈한 몫을 K+1>N/m≥K로 정의한 경우에 K를 패턴지연회로(6-1)에 전송하면 된다.
구체적 수치를 대입하여 설명하면, m=2의 경우에는 레이텐시(N)가 0일때에는 N/m의 정수부분은 0이 되고, N=1일때에도 N/m의 정수부분은 0이 된다. 따라서, N=0,1 일때에는 N/m의 정수부분은 각각 0이 되므로, 0이 패턴지연회로(6-1)에 전송된다. N=2,3 일때에는 N/m의 정수부분은 각각 1로 되므로, 1이 패턴지연회로(6-1)에 전송되고, N=4,5 일때에는 N/m의 정수부분은 각각 2로 되므로, 2가 패턴지연회로(6-1)에 전송되고, N=6,7 일때에는 N/m의 정수부분은 각각 3이 되므로, 3이 패턴지연회로(6-1)에 전송되고, …와 같이 레이텐시(N)에 따라 변화하는 수치데이터가 라인(DO∼Dy)를 통하여 패턴지연회로(6-1)로 전송된다.
또, m=3의 경우에는, 레이텐시(N)가 0,1 및 2 일때에 N/m의 정수부분은 각각 0이므로, N=0,1,2 일때에는 0이 패턴지연회로(6-1)에 전송된다. N=3,4,5 일때에는 N/m의 정수부분은 각각 1로 되므로, 1이 패턴지연회로(6-1)에 전송되고, N=6,7,8 일때에는 N/m의 정수부분은 각각 2로 되므로, 2가 패턴지연회로(6-1)에 전송되고, N=9,10,11 일때에는 N/m의 정수부분은 각각 3이 되므로, 3이 패턴지연회로(6-1)에 전송되고, …와 같이 레이텐시(N)에 따라 변화하는 수치데이터가 라인(DO∼Dy)을 통하여 패턴지연회로(6-1)에 전송된다. 따라서, 라인(DO∼Dy)은 이들 수치 데이터를 전송할 수 있는 개수만 설정할 필요가 있다. m=4,5,6 …의 경우에도 똑같은 수치데이터가 얻어지는 것은 명백하므로 그 설명을 생략한다.
혹은, 패턴지연회로(6-1)에 있어서 N를 m로 나눗셈하고, 그결과의 몫(N/m)의 정수부분을 지연량으로서 설정하도록 구성하여도 좋다. 다만 몫의 소수점이하는 0으로 간주한다. 예를 들면, m=2의 경우에는, 레이텐시(N)가 0,1 일때에는 1/2=0.5로 되므로 정수부분은 0이고, 소수점이하는 0으로 간주되므로, 설정되는 지연량은 「0」으로 된다. N가 2일때에는 2/2=1로 되므로, 문제없이 「1」이 설정되고, N가 3일때에는 3/2=1.5로 되므로 그 정수부분「1」이 설정되며, N가 4,5일때에는 각각의 정수부분「2」가 설정되고, 이하 마찬가지이다. 이 경우에는 지연설정 레지스터(5-1)에 n비트의 2진수로서 설정한 레이텐시(N)를 그대로 패턴지연회로(6-1)에 전송할 수 있고, 또, 인터리브수 m을 소정비트의 2진수로서 설정하면, 같이 인터리브수 m을 그대로 패턴지연회로(6-1)에 전송할 수 있다라는 이점이 있다.
패턴지연회로(6-1)는 상술한 바와 같이 하여 설정된 지연량(수치)에 따른 지연시간만큼 기대치신호(EXP-1) 및 비교인에이블신호(CPE-1)를 지연시킨다. 구체적으로는 패턴지연회로(6-1)는 설정된 수치와 시험회로유닛(4-1)의 동작주기(1사이클)(m×Tr)를 곱셈한 지연시간만큼, 기대치 신호(EXP-1) 및 비교인에이블신호(CPE-1)를 지연시킨다.
이 제2 실시예에 있어서는, 각 시험회로유닛의 지연설정 레지스터에는, 피시험 IC(2)의 레이텐시(N)와 인터리브수 m을 입력한다. 레이텐시(N) 및 인터리브수 (m)는 소정비트의 2진수로서 설정하여도 좋다.
상기 구성의 m웨이·인터리브방식의 IC 테스터에서, 2웨이·인터리브 동작에 대응하는 m이 2이면, 상술한 바와 같이, 승산기(24-1)에 전송되는 수치는, 레이텐시(N)가 0일때에는 0,1 일때에는 1,2일때에는 0, 3일때에는 1, 4일때에는 0, 5일때에는, 1, …로 변화하므로, 승산기(24-1)의 출력은 레이텐시(N)가 0,2,4,6,8,10, … 일때에는 0으로 되고 N가 1,3,5,7,9,11,… 일때에는 IC 테스터의 시험주기(Tr)로 된다. 그 결과, 가산기(25-1)의 출력은, 레이텐시(N)가 0,1,2,3,…로 변화하면, Tc, Tc+Tr, Tc, Tc+Tr,… 로 되고, Tc와 Tc+Tr의 반복으로 된다. 따라서, 가산기(25-1)의 출력은 도 1에 도시한 제1 실시예의 클록제어회로의 출력과 일치한다.
한편 패턴지연회로(6-1)에는, 지연설정 레지스터(5-1)의 출력측의라인(DO∼Dy)에 의하여 전송되는 레지텐시 N(수치)를 m=2로 나눗셈한 몫의 정수부분이 설정된다. 패턴지연회로(6-1)에 전송되는 수치는, 레이텐시(N)가 0;1;2;3;…로 변화하면, 0, 0; 1, 1; 2, 2; 3, 3; … 로 변화한다. 그 결과, 패턴지연회로(6-1)는 이들 수치에 동작주기(사이클)를 곱한 지연시간만큼, 기대치신호(EXP-1) 및 비교인에이블신호(CPE-1)를 지연시키므로, 상기 제1의 실시예의 경우와 같은 지연시간을 기대치신호(EXP-1) 및 비교인에이블신호(CPE-1)에 부여할 수가 있고, 도 2c, 도 3c 및 도 4c에 도시한 바와 같이, 논리비교기(9-1)에서 논리비교동작이 행해지는 것으로 된다.
다음에, m=3인 경우에는, 승산기(24-1)에 전송되는 수치는, 레이텐시(N)가 0일때에는 0, 1일때에는 1, 2일때에는 2, 3일때에는 0, 4일때에는 1, 5일때에는 2, 6일때에는 0, 7일때에는 1, 8일때에는 2, 9일때에는 0, …로 변화하므로, 승산기(24-1)의 출력은 레이텐시(N)가 0, 3, 6, 9,… 일때에는 0으로 되고, 1, 4, 7, 10,…일때에는 IC 테스터의 시험주기(Tr)로되고, 2,5,8,11,…일때에는 2Tr로 된다. 그 결과,가신기(25-1)의 출력은, 레이텐시(N)가 0,1,2,3, …로 변화하면, Tc, Tc+Tr, Tc+2Tr를 반복하는 것으로 된다.
한편, 패턴지연회로(6-1)에 데이터 전송라인(D0∼Dy)를 통하여 전송되는 수치는, 레이텐시(N)가 0일때에는 0, 1일때에는 0, 2일때에는 0, 3일때에는 1, 4일때에는 1, 5일때에는 1,…로 변화한다. 따라서, 패턴지연회로(6-1)에는 레이텐시(N)가 0; 1; 2; 3; 4; … 로 변화하면 0,0,0; 1,1,1; 2,2,2; 3,3,3;… 의 수치가 설정된다. 패턴지연회로(6-1)는, 이들 설정된 수치에 동작주기(사이클)을 곱한 지연시간만큼, 기대치 신호(EXP-1) 및 비교인에이블신호(CPE-1)를 지연시킨다.
그 결과, 레이텐시(N)가 0, 3, 6 9,… 일때에는, 기대치신호(EXP-1)는, IC 테스터의 시험주기(Tr)내의 제1, 제4, 제7, …의 시험주기에 대응하는 각 사이클 전부(앞부분)의 1/3 사이클이, 타이밍 비교기(8-1)에서 스트로브신호(STRB-1)에 의하여 스트로브된 논리신호(S4-1)와 논리비교되고, 레이텐시(N)가 1,4,7,10,…일때에는, 기대치신호는, IC 테스터의 시험주기(Tr)내의 제2, 제5, 제8 …의 시험주기에 대응하는 각 사이클 중앙의 1/3 사이클이 타이밍 비교에 있어서 스트로브신호에 의하여 스트로브된 논리신호와 논리비교되고, 레이텐시(N)가 2, 5, 8,11,…일때에는, 기대치신호는 IC 테스터의 시험주기(Tr)내의 제3, 제6, 제9, …의 시험주기에 대응하는 각 사이클 후부의 1/3 사이클이, 타이밍 비교기에 있어서 스트로브 신호에 의하여 스트로브된 논리신호와 논리비교된다. 따라서, 레벨비교기군 3으로부터 출력되는 논리신호(S3)는 IC 테스터의 시험주기(Tr)로, 즉, 기대치신호 및 스트로브신호 주기의 1/3의 주기로 논리비교에 있어서 고속으로 논리비교되게 된다. m=4 이상의 경우의 동작에 대하여도 용이하게 이해할 수 있으므로 그 설명을 생략한다.
도 1 및 도 6에 도시한 제1 및 제2의 실시예에서는 각 시험회로유닛마다 지연설정 레지스터를 설치하였지만, 하나의 지연설정 레지스터를 각 시험회로유닛으로 공통으로 사용하여도 된다.
이상의 설명에서 명백한 바와 같이, 본 발명에 의하면 다중웨이·인터리브방식의 반도체디바이스장치에서 싱크로너스계의 반도체 디바이스를 시험할 때에 피시험 반도체 디바이스의 레이텐시(N)가 홀수일때에도 짝수로서 그 레이텐시(N)를 그대로 지연설정 레지스터에 설정하여 시험할 수가 있다. 이때문에, 종래와 같이 레이텐시(N)가 짝수가 아니면 시험할 수 없다라는 중대한 결점을 제거할 수 있다라는 현저한 이점이 있다. 또한, 피시험 반도체 디바이스의 레이텐시(N)를 그대로 지연설정 레지스터에 설정할 수 있으므로 즉, N/2로서 설정할 필요가 없으므로, 작업성이 한층더 향상한다라는 이점도 있다.

Claims (10)

  1. 패턴발생기로부터 출력되는 시험패턴데이터에 의거하여 시험패턴신호를 생성하여 피시험 반도체 디바이스에 인가하고, 이 피시험 반도체 디바이스로부터 출력되는 응답신호를 상기 패턴발생기로부터 출력되는 기대치신호와 논리비교하여, 상기 피시험 반도체 디바이스의 양부를 판단하는 반도체 디바이스 시험장치로서, 상기 피시험 반도체 디바이스의 응답신호를 상기 패턴발생기로부터의 기대치신호와 논리비교하는 시험회로유닛을 2조 설치하고, 이들 2조의 시험회로유닛을 하나의 사이클내에서 순차로 동작시켜 고속으로 논리비교를 행하는 반도체 디바이스 시험장치에 있어서,
    상기 2조의 시험회로유닛의 각각이 동일한 동작주기를 가지고, 또한 각 시험회로유닛이,
    적어도, 상기 응답신호와 상기 기대치신호를 논리비교하는 타이밍을 설정하는 스트로브신호를 발생하는 클록발생기와,
    피시험 반도체 디바이스 출력의 지연사이클수인 레이텐시(N)가 설정되는 지연설정 레지스터와,
    상기 지연설정 레지스터의 출력측에 접속되고, 상기 지연설정 레지스터로부터 전송되는, 상기 레이텐시(N)가 제로 또는 짝수일 때는 N/2, 홀수일 때는 (N-1)/2인 수치데이터와 상기 시험회로유닛의 동작주기를 곱한 시간만큼, 상기 패턴발생기로부터 출력되는 기대치신호 및 비교인에이블 신호를 각각 지연시키는 패턴지연회로와,
    상기 반도체 디바이스 시험장치의 시험주기(Tr)와, 상기 클록발생기로부터 발생되는 스트로브신호의 발생타이밍을 미리 설정한 클록설정치(Tc)를 가산하는 가산수단과, 상기 지연설정 레지스터로부터 출력되는 데이터에 응답하여 상기 클록설정치(Tc), 또는 상기 가산수단의 출력인 상기 클록설정치와 상기 시험주기와의 합(Tc+Tr) 중의 어느 한쪽을 선택하는 셀렉터를 구비하고, 그 셀렉터의 선택출력을 상기 클록발생기에 공급하여 상기 스트로브신호를 발생시키는 클록제어수단과,
    상기 스트로브신호에 의해 스트로브된 상기 피시험 반도체 디바이스의 응답신호와 상기 패턴지연회로로부터의 기대치 신호를 논리비교하는 수단을 구비하는 것을 특징으로 하는 반도체 디바이스 시험장치.
  2. 제 1 항에 있어서, 상기 지연설정 레지스터의 출력측과 상기 패턴지연회로의 입력측을 접속하는 소요 개수의 데이터 전송라인내의 최하위 비트라인이 상기 셀렉터의 셀렉터 단자에 접속되고, 상기 셀렉터는, 이 라인이「0」이면 상기 클록설정치(Tc)를 선택하고, 상기 최하위 비트라인이「1」이면, 상기 가산수단의 출력인 상기 클록설정치와 상기 시험주기와의 합(Tc+Tr)을 선택하도록 구성되어 있고,
    상기 패턴지연회로에는 상기 데이터 전송라인내의 최하위 비트라인을 제외한 모든 상위 비트라인이 접속되어 있는 것을 특징으로 하는 반도체 디바이스 시험장치.
  3. 삭제
  4. 패턴발생기로부터 출력되는 시험패턴데이터에 의거하여 시험패턴신호를 생성하여 피시험 반도체 디바이스에 인가하고, 이 피시험 반도체 디바이스로부터 출력되는 응답신호를 상기 패턴발생기로부터 출력되는 기대치신호와 논리비교하여, 상기 피시험 반도체 디바이스의 양부를 판단하는 반도체 디바이스 시험장치로서, 상기 피시험 반도체 디바이스의 응답신호를 상기 패턴발생기로부터의 기대치신호와 논리비교하는 시험회로유닛을 m조(m은 2이상의 정수) 설치하고, 이들 m조의 시험회로유닛을 하나의 사이클내에서 인터리브동작시켜 고속으로 논리비교를 행하는 반도체 디바이스 시험장치에 있어서,
    상기 m조의 시험회로유닛의 각각이 동일한 동작주기를 가지고, 또한 각 시험회로유닛이,
    적어도, 상기 응답신호와 상기 기대치신호를 논리비교하는 타이밍을 설정하는 스트로브신호를 발생하는 클록발생기와,
    피시험 반도체 디바이스 출력의 지연사이클수인 레이텐시(N) 및 인터리브수 m(m은 2이상의 정수)이 설정되는 지연설정 레지스터와,
    상기 지연설정 레지스터의 출력측에 접속되고, 상기 레이텐시(N)를 상기 인터리브수(m)로 나눗셈한 몫의 정수부분(0을 포함)인 수치데이터와 상기 시험회로유닛의 동작주기를 곱한 시간만큼, 상기 패턴발생기로부터 출력되는 기대치신호 및 비교인에이블 신호를 각각 지연시키는 패턴지연회로와,
    상기 지연설정 레지스터로부터 공급되고, 상기 레이텐시(N)의 값에 의해 결정하는 0부터 (m-1)까지의 m 개의 정수 내의 1개의 수치와 상기 반도체 디바이스 시험장치의 시험주기(Tr)와 승산하는 승산기와, 이 승산기의 출력과 상기 클록발생기로부터 발생되는 스트로브신호의 발생타이밍을 미리 설정한 클록설정치(Tc)를 가산하는 가산수단을 구비하고, 이 가산수단의 출력을 상기 클록발생기에 공급하여 상기 스트로브신호를 발생시키는 클록제어수단과,
    상기 스트로브신호에 의해 스트로브된 상기 피시험 반도체 디바이스의 응답신호와 상기 패턴지연회로로부터의 기대치 신호를 논리비교하는 수단을 구비하는 것을 특징으로 하는 반도체 디바이스 시험장치.
  5. 제 4 항에 있어서, 상기 지연설정 레지스터는 상기 레이텐시(N)을 상기 인터리브수(m)로 나눗셈한 몫의 정수부분을 상기 패턴지연회로에 전송하는 것을 특징으로 하는 반도체 디바이스 시험장치.
  6. 제 4 항에 있어서, 상기 패턴지연회로는 상기 지연설정 레지스터로부터 전송된 상기 레이텐시(N) 및 상기 인터리브수(m)에서 N을 m으로 나눗셈한 몫의 정수부분(0을 포함)을 꺼내어, 이 정수부분과 상기 시험주기를 승산한 지연시간 만큼 상기 기대치신호 및 비교인에이블 신호를 각각 지연시키는 것을 특징으로 하는 반도체 디바이스 시험장치.
  7. 삭제
  8. 제 1 항에 있어서, 상기 2조의 시험회로유닛은 하나의 지연설정 레지스터를 공통으로 사용하고 있는 것을 특징으로 하는 반도체 디바이스 시험장치.
  9. 삭제
  10. 제 4 항에 있어서, 상기 m조의 시험회로유닛은 하나의 지연설정 레지스터를 공통으로 사용하고 있는 것을 특징으로 하는 반도체 디바이스 시험장치.
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