JP2941274B2 - 高速パターン発生器 - Google Patents
高速パターン発生器Info
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ試験用パターン発生器に係り、
特に、高速メモリを試験するに好適なパターン発生器構
成に関する。 〔従来の技術〕 従来の高速化対応パターン発生装置は、特開昭54−12
657号に記載のように、Ｎ個のパターン発生器を設けて
その出力を順次取出せるように構成し、全体として、個
々のパターン発生器動作速度のＮ倍の速度でパターン発
生を行なうIC試験装置となっていた。このとき、被試験
ICがロジックICであれば個々のパターン発生器は、通
常、テストパターンそのものを格納するメモリと、それ
を読出す比較的単純な制御論理回路で構成され、該公知
例に示された如く並列読出しによる動作の高速化が図れ
る。 〔発明が解決しようとする問題点〕 しかしながら、上記従来技術はメモリICの試験に関し
ては充分な配慮がなされていない。実際に、被試験ICが
メモリの場合にはパターン発生器として、演算機能を持
ったマイクロプログラム方式のアルゴリズミックパター
ン発生器（ALPG）が使用されるが、これを並列動作させ
るには、ただ単に従来のALPGをＮ個並べただけでは、ユ
ーザ自身が個個のALPGについて並列動作を考慮したプロ
グラムを作成せねばならず、従来の演算器構成でダミー
サイクルの許されないメモリICテストパターンを作成す
るのは実用上ほとんど困難であった。尚、従来のALPG構
成とALPG演算器構成は特公昭57−52679「パターン発生
装置」と特公昭54−36055「パターン発生装置」におい
て詳細に述べられている。 そこで、ユーザには並列動作を意識させることなく従
来通りのプログラムを書かせ、これを計算機処理して、
並列動作する個々のALPGに対応したプログラムを生成し
て並列ALPGの実用化を図ることが考えられる。これには
並列プログラミング技術と従来にはない専用の演算器構
成が必要となるが、このような点については上記従来技
術では配慮されていなかった。 本発明の目的は上述のような問題点を解消し、高速な
メモリIC試験パターンの発生を可能にすることにある。 〔問題点を解決するための手段〕 上記目的の達成には、ユーザの書いた１台分のプログ
ラムを基に、並列動作するＮ台分のALPGプログラムを生
成する技術と、該技術によって生成された新しい演算命
令を実行することのできる演算器構成が必要となる。 以下、第２図を用いて並列ALPG用プログラムの生成原
理を説明する。 第２図（ａ）は従来のALPG1台の動作を示している。
ここで、ＳはALPGの演算用内部レジスタ等の状態を表わ
し、ＯはALPGの出力を表わしている。ｇは出力命令であ
り、ALPGの演算用内部状態Ｓを変更することなく、Ｓを
基に出力Ｏを得る命令である。ｆは内部状態更新命令で
ある。いま、ある特刻（サイクル）Ｔにおける内部状態
をSTとすると、同時刻（サイクル）での出力命令gTによ
って出力OTが得られ、内部状態更新命令fTによってSTが
更新されて、次の時刻（サイクル）Ｔ＋１における演算
用内部状態ST+1が得られる。すなわち、 OT＝gT（ST） ……（１） ST+1＝fT（ST） ……（２） の２つの式によってALPGが次々と内部状態を更新しなが
ら、それに応じた値を出力していく様子を表わすことが
できる。 第２図（ｂ）は３台のALPGを用いて順次出力させるこ
とにより第２図（ａ）と同じ出力系列を得る時の様子を
示している。各々のALPGは互いに１サイクル分ずれなが
ら、元の１台分のALPGにおける飛び飛びの内部状態と出
力を順次実現している。ここで、ALPG1の動作は、 OT＝GT（ST） ……（３） ST+3＝FT（ST） ……（４） と表わせる。 （１）及び（３）より、 OT＝gT（ST）＝GT（ST） よってgT＝GT ……（５） （２）及び（４）より、 ST+3＝fT+2(ST+2)＝fT+2・fT+1(ST+1)＝fT+2fT+1・fT(S
T) ＝FT（ST） よって、FT＝fT+2・fT+1・fT ……（６） となる。ここで、fT+2・fT+1・fTは命令効果の累積を意
味しており、例えばfTが演算レジスタへの＋１を指示
し、fT+1が同じく＋３を指示し、fT+2が−２を指示して
いるならば、FTは＋１＋３−２の累積効果である＋２を
意味する。 一般に、Ｎ台のALPGでは、 OT＝GT(ST) ……（７） ST+N＝FT(ST) ……（８） GT＝gT ……（９） FT＝fT+N-1・fT+N-2・……・fT+2・fT+1・fT …（10） となり、これら（７），（８），（９），（10）の４式
が並列プログラム生成の原理である。 以上によって並列プログラムの生成方法が明らかとな
った。ここで出力命令GTは（９）式から分る通り従来の
出力命令gTと同じであり、その実行には従来にない特別
なハードウェアを必要としない。しかしながら、内部状
態更新命令FTは（10）式の通り従来の内部状態更新命令
ｆのＮ個累積したものであり、従来のALPG用演算器構成
では実行不可能である。 第３図は従来のALPGにおける演算器構成を示してい
る。このような構成は特公昭第54−36055号や特公昭第5
7−52679号によっても明らかにされている。第３図に示
すように従来の演算器は演算レジスタに対する定数レジ
スタの値のロードや加減算を行なうようになっていた。 これに対して累積化された演算命令は従来の演算器に
ない機能が必要となってくる。第４図は従来の演算命令
体系と累積化された演算命令体系を示している。第４図
（ａ）は最も簡単な従来の演算命令セットであり、
（ｂ）はその累積化命令セットである。同様に（ｃ）は
拡張された従来の命令セットで、（ｄ）はその累積化命
令セットである。ここでｎやn1，n2は累積する命令の種
類や並んでいる命令の順番によっても異なる値をとるた
め、予め定数レジスタにこれをセットして使用するのは
困難である。 そこで本発明は、上記目的を達成するために、演算命
令を含んだパターン発生プログラムに基づいてデジタル
データパターンを発生するパターン発生器において、該
演算命令を格納するメモリと、該メモリから読み出され
た演算命令を実行する演算器とを有するＮ個（Ｎは２以
上の整数）のパターン発生手段と、該Ｎ個のパターン発
生手段の出力パターンを用いてデジタルデータパターン
を出力する出力手段と、入力されたパターン発生プログ
ラムにおいて連続して実行される演算命令をＮ個毎に累
積しかつ該Ｎ個の演算命令を累積して得られた累積値を
演算定数とする１つの演算命令を生成する手段と、該生
成された演算命令を各々のパターン発生手段の有するメ
モリに格納する手段とを備えたものである。 また、前記演算器は、前記メモリに格納された演算命
令を演算する演算回路と、該演算回路からの出力を格納
する第一の記憶手段と、該演算回路の演算に必要な定数
を供給する第二の記憶手段とを備えたものである。 また、前記メモリに格納される置換後の演算命令の有
する演算定数と、前記第二の記憶手段の出力とを前記演
算回路を用いて演算し、その演算結果を前記第一の記憶
手段に格納し、前記第一の記憶手段の出力を用いて前記
デジタルデータパターンを出力するものである。 また、前記第一の記憶手段がレジスタであるものであ
る。 ［作用］ 以下、具体的なプログラムを例にとり、先述した並列
プログラミング生成方法と演算器における実行の様子を
記し、各々の作用を説明する。 第５図（ａ）は従来の１台分のALPGプログラムであ
る。これは７行より成るプログラムで、実行順序制御命
令，演算命令，出力命令から構成される。ここで簡単の
ために、実行順序制御命令そのものは表示せず、順序の
みを示している。また、演算命令体系は先きに第４図
（ａ）に示したものとする。LDA Rは定数レジスタＲの
値を演算レジスタＡにロードすることを指示し、INCR A
は演算レジスタＡに＋１することを指示し、DECR Aは演
算レジスタＡに−１することを指示し、HOLDは演算レジ
スタＡの値を変更しないことを指示している。 OUTAは出力命令であり、演算レジスタＡの値をそのま
ま出力することを指示し、OUTABは演算レジスタＡの値
を反転した値を出力することを指示している。 定数レジスタＲの値を100とし、演算レジスタＡの初
期値を０として第５図（ａ）のプログラムを実行して得
られる出力系列を第７図（ａ）に示す。 いま、３台のALPGを使用して、これと同じ出力系列を
得る場合を例にとり、並列プログラムの生成を以下に記
す。 先述したように並列プログラムは元のプログラムを実
行順序に従ってＮ個（この例では３個）ずつまとめるこ
とによって得られる。第５図（ｂ）は、第５図（ａ）に
示したプログラムの実行順序を明確にするために繰り返
し部分を展開して表わしたものである。 第６図（ａ），（ｂ），（ｃ）は３台のALPGについ
て、第５図（ｂ）の実行順序を１つずつずれた位置から
３つずつの命令をまとめたものである。例えば第６図
（ａ）は第５図（ｂ）において先頭から１つ後の位置よ
り３つずつまとめたものである。ここで同じ命令が得ら
れるものは繰り返しとして表わしている。第６図（ａ）
の３行目は元のプログラムの，，の３つの命令を
まとめたものであり、出力命令はこれら３つの最も先頭
ののものをそのまま使用し、演算命令は＋1,LoadA R,
−１の３つをまとめ、LoadA（Ｒ−１）となっている。 第６図（ｂ），（ｃ）についても同様の方法で変換し
たものである。ここで、元のプログラムでは演算レジス
タＡへのロード数は全て定数レジスタＲの値であったの
に対し、変換後はＲ−2,R−1,R,R＋1,R＋２となってお
り、また演算命令も元のプログラムでは±１であったの
に対し、ADDA（加算）３やSUBA（減算）３……等の演算
数が増えている。このような±1,±2,±３等の演算数
は、第８図に示した演算器のメモリ１に予め格納してお
くことにより演算可能となる。実際、第８図に示した本
発明に係る演算器構成を採れば、第６図（ａ），
（ｂ），（ｃ）に表われる全ての演算は明らかに実行可
能である。 第６図（ａ），（ｂ），（ｃ）の実行結果を第７図
（ｂ），（ｃ），（ｄ）に示す。３台のALPGから順次、
元の出力系列である第７図（ａ）に相当する出力が得ら
れるのが分る。 〔実施例〕 以下、本発明の実施例を図面に基づき説明する。 第１図においてALPGの台数を３台とし、順次パターン
を出力させるものとする（Ｎ＝３とする）。 まず、一台分のALPGはプログラムの実行順序を制御す
る命令（繰り返し制御等）を格納するメモリ５と、この
メモリの読み出しアドレス10を出力するプログラムカウ
ンタ６と、メモリ５より読み出された制御命令11を解釈
して、対応する制御信号12をプログラムカウンタ６へ出
力し、次に発生すべきアドレスの指示を行なう制御器７
と、プログラムカウンタ６の発生したアドレス10に対応
したアドレス10′でアクセスされ、算術演算回路３での
演算に必要な情報52を読み出すメモリ１と、演算に必要
な定数51を予め格納保持する定数レジスタ２と、メモリ
１の出力する演算情報を用いて算術演算を行なう算術演
算回路３と、演算結果52を毎時取り込み保持する演算レ
ジスタ４と、演算レジスタ４の出力53をそのまま、また
は算術論理処理を施して出力（53′−１）する出力回路
（図示せず）とを備えている。第１図で、アドレス10と
アドレス10′との間にはバッファ回路を設けてもよい
し、アドレス10をそのままメモリ１に入力してもよい。 更に、第１図ではメモリ１とメモリ５とは別の記憶手
段のように記載されているが、被演算情報50と演算種類
指定55とが予め格納されていれば同じメモリであっても
よい。 ALPG全体の構成は上記ALPGを３台（100−1,100−2,10
0−３）備え、各々の出力（53′−1,53′−2,53′−
３）を順次切り変えて出力60する順次出力回路70と、各
々のALPG及び順次出力回路70へ動作クロックを出力する
クロック発生器400と、ユーザの作成したプログラムを
解析し実行順序に従ってＮ個（本実施例では３個）ずつ
並列化処理を行ない各ALPG（100−1,100−2,100−３）
の各々のプログラムを生成する計算機200と、生成され
た各命令や演算数を各々のALPGのメモリへ転送するデー
タ転送経路300より構成される。 本実施例においてユーザの指示できる演算命令体系は
第４図（ａ）に示した通りとする。ユーザの作成したプ
ログラムが第５図（ａ）に示したものとして以下、動作
を説明する。 計算機200において第５図（ａ）のプログラムの実行
順序の解析を行ない、３台分のALPGプログラム（第６図
（ａ），（ｂ），（ｃ））を生成する。各々のALPGには
データ転送経路300を通してプログラムのロードを行な
う。例えばALPG100−１には第６図（ａ）のプログラ
ム、ALPG100−２には第６図（ｂ）のプログラム、ALPG1
00−３には第６図（ｃ）のプログラムをロードする。定
数レジスタＲの値は“100"に、演算レジスタＡの値は
“0"にセットしておくことは３台のALPGに共通である。 各々のALPGにおけるプログラムの実行結果は第７図
（ｂ），（ｃ），（ｄ）に示す如くである。 順次出力回路70はクロック401が入力される毎に３台
のALPGの出力を順次出力する。実際のタイムチャートを
第９図に示す。各々のALPGのクロック周期は順次出力回
路のクロック周期のＮ倍（この場合は、３倍）の長さで
ある。第９図のように順次出力回路70の出力60では第７
図（ａ）に示したパターン系列が得られる。 第１図に示した演算器部分の具体的構成は第10図に示
すようになる。第10図において、ALUは入力に対して、
±ｎ（０≦ｎ）の演算を行なうことができる。第10図
（ｂ）は（ａ）における選択器とALUの位置付けを入れ
替えたものであり、同じ効果が得られる。さらに演算命
令体系が第４図（ｄ）の時は、定数レジスタの出力に乗
算器を設ける構成をとれば良い。また本実施例では一本
の演算レジスタに一本の定数レジスタの構成で説明した
が、各々複数本備えても良い。一本の演算レジスタに対
して複数本の定数レジスタから演算を行なうようにした
場合は、複雑な演算器構成となるが、各々の定数レジス
タの出力に乗算器を設けてそれらの出力間で加減算した
結果をさらに演算レジスタとの加減算後、演算レジスタ
へ代入するような構成とすれば良い。 本実施例では３台のALPGを用いて高速化したがこれに
限らず複数台であれば良い。また第１図ではプログラム
の並列化を行なう計算機とALPGがハード的に結合されて
いるように説明したが、これに限らず、磁気テープ，フ
ロッピーディスク等の媒体を介しても良い。この時は媒
体の読み取り装置とALPGとの間でデータ転送経路を設け
るようにする。 本実施例では、プログラムカウンタ６の出力アドレス
10と、メモリ１のアクセスするアドレス10′が同一の如
く説明したが、これらの間にテーブルメモリや論理回路
を設けて、変換を行なったアドレスでメモリ１をアクセ
スしても良い。要はアドレス10′がアドレス10に一義的
に対応していれば良いのである。 これまでの説明ではメモリ５やメモリ１を書き替え可
能なものとしていたが、これは本質的なものではなく、
発生すべきテストパターンの種類が限定されていれば並
列化したプログラム内容を予め「読み出し専用メモリ」
に焼き込み、これをメモリ5,メモリ１に使用しても良
い。 また実施例では、メモリ１から０≦ｎ≦Ｎ程度の数値
を読み出して定数レジスタや演算レジスタへの加減算を
行なうように説明したが、演算レジスタのビット幅以上
のビット幅を持つメモリを用意して、予め定数Ｒに±ｎ
を行なった数値をこのメモリに記憶させておき、定数レ
ジスタを使用しないように構成することも可能である。 また、定数レジスタを多数本設け、これらに予めＲ±
ｎの値をセットしておいても良い。 更に、順次出力回路は、特開昭54−12657号に記載さ
れているように、マルチプレクサで構成してもよいし、
特開昭56−101224号に記載されているようにシフトレジ
スタで構成してもよい。 〔発明の効果〕 本発明によれば、ユーザプログラムによって指示され
たテストパターンの飛び飛びの値を出力させる演算命令
の生成と実行が可能となり、従って複数台のALPGを用い
て順次所望のテストパターンを出力させることができる
ので、個々のALPGの最高動作速度の数倍の速度でテスト
パターンを発生することが可能となる。
特に、高速メモリを試験するに好適なパターン発生器構
成に関する。 〔従来の技術〕 従来の高速化対応パターン発生装置は、特開昭54−12
657号に記載のように、Ｎ個のパターン発生器を設けて
その出力を順次取出せるように構成し、全体として、個
々のパターン発生器動作速度のＮ倍の速度でパターン発
生を行なうIC試験装置となっていた。このとき、被試験
ICがロジックICであれば個々のパターン発生器は、通
常、テストパターンそのものを格納するメモリと、それ
を読出す比較的単純な制御論理回路で構成され、該公知
例に示された如く並列読出しによる動作の高速化が図れ
る。 〔発明が解決しようとする問題点〕 しかしながら、上記従来技術はメモリICの試験に関し
ては充分な配慮がなされていない。実際に、被試験ICが
メモリの場合にはパターン発生器として、演算機能を持
ったマイクロプログラム方式のアルゴリズミックパター
ン発生器（ALPG）が使用されるが、これを並列動作させ
るには、ただ単に従来のALPGをＮ個並べただけでは、ユ
ーザ自身が個個のALPGについて並列動作を考慮したプロ
グラムを作成せねばならず、従来の演算器構成でダミー
サイクルの許されないメモリICテストパターンを作成す
るのは実用上ほとんど困難であった。尚、従来のALPG構
成とALPG演算器構成は特公昭57−52679「パターン発生
装置」と特公昭54−36055「パターン発生装置」におい
て詳細に述べられている。 そこで、ユーザには並列動作を意識させることなく従
来通りのプログラムを書かせ、これを計算機処理して、
並列動作する個々のALPGに対応したプログラムを生成し
て並列ALPGの実用化を図ることが考えられる。これには
並列プログラミング技術と従来にはない専用の演算器構
成が必要となるが、このような点については上記従来技
術では配慮されていなかった。 本発明の目的は上述のような問題点を解消し、高速な
メモリIC試験パターンの発生を可能にすることにある。 〔問題点を解決するための手段〕 上記目的の達成には、ユーザの書いた１台分のプログ
ラムを基に、並列動作するＮ台分のALPGプログラムを生
成する技術と、該技術によって生成された新しい演算命
令を実行することのできる演算器構成が必要となる。 以下、第２図を用いて並列ALPG用プログラムの生成原
理を説明する。 第２図（ａ）は従来のALPG1台の動作を示している。
ここで、ＳはALPGの演算用内部レジスタ等の状態を表わ
し、ＯはALPGの出力を表わしている。ｇは出力命令であ
り、ALPGの演算用内部状態Ｓを変更することなく、Ｓを
基に出力Ｏを得る命令である。ｆは内部状態更新命令で
ある。いま、ある特刻（サイクル）Ｔにおける内部状態
をSTとすると、同時刻（サイクル）での出力命令gTによ
って出力OTが得られ、内部状態更新命令fTによってSTが
更新されて、次の時刻（サイクル）Ｔ＋１における演算
用内部状態ST+1が得られる。すなわち、 OT＝gT（ST） ……（１） ST+1＝fT（ST） ……（２） の２つの式によってALPGが次々と内部状態を更新しなが
ら、それに応じた値を出力していく様子を表わすことが
できる。 第２図（ｂ）は３台のALPGを用いて順次出力させるこ
とにより第２図（ａ）と同じ出力系列を得る時の様子を
示している。各々のALPGは互いに１サイクル分ずれなが
ら、元の１台分のALPGにおける飛び飛びの内部状態と出
力を順次実現している。ここで、ALPG1の動作は、 OT＝GT（ST） ……（３） ST+3＝FT（ST） ……（４） と表わせる。 （１）及び（３）より、 OT＝gT（ST）＝GT（ST） よってgT＝GT ……（５） （２）及び（４）より、 ST+3＝fT+2(ST+2)＝fT+2・fT+1(ST+1)＝fT+2fT+1・fT(S
T) ＝FT（ST） よって、FT＝fT+2・fT+1・fT ……（６） となる。ここで、fT+2・fT+1・fTは命令効果の累積を意
味しており、例えばfTが演算レジスタへの＋１を指示
し、fT+1が同じく＋３を指示し、fT+2が−２を指示して
いるならば、FTは＋１＋３−２の累積効果である＋２を
意味する。 一般に、Ｎ台のALPGでは、 OT＝GT(ST) ……（７） ST+N＝FT(ST) ……（８） GT＝gT ……（９） FT＝fT+N-1・fT+N-2・……・fT+2・fT+1・fT …（10） となり、これら（７），（８），（９），（10）の４式
が並列プログラム生成の原理である。 以上によって並列プログラムの生成方法が明らかとな
った。ここで出力命令GTは（９）式から分る通り従来の
出力命令gTと同じであり、その実行には従来にない特別
なハードウェアを必要としない。しかしながら、内部状
態更新命令FTは（10）式の通り従来の内部状態更新命令
ｆのＮ個累積したものであり、従来のALPG用演算器構成
では実行不可能である。 第３図は従来のALPGにおける演算器構成を示してい
る。このような構成は特公昭第54−36055号や特公昭第5
7−52679号によっても明らかにされている。第３図に示
すように従来の演算器は演算レジスタに対する定数レジ
スタの値のロードや加減算を行なうようになっていた。 これに対して累積化された演算命令は従来の演算器に
ない機能が必要となってくる。第４図は従来の演算命令
体系と累積化された演算命令体系を示している。第４図
（ａ）は最も簡単な従来の演算命令セットであり、
（ｂ）はその累積化命令セットである。同様に（ｃ）は
拡張された従来の命令セットで、（ｄ）はその累積化命
令セットである。ここでｎやn1，n2は累積する命令の種
類や並んでいる命令の順番によっても異なる値をとるた
め、予め定数レジスタにこれをセットして使用するのは
困難である。 そこで本発明は、上記目的を達成するために、演算命
令を含んだパターン発生プログラムに基づいてデジタル
データパターンを発生するパターン発生器において、該
演算命令を格納するメモリと、該メモリから読み出され
た演算命令を実行する演算器とを有するＮ個（Ｎは２以
上の整数）のパターン発生手段と、該Ｎ個のパターン発
生手段の出力パターンを用いてデジタルデータパターン
を出力する出力手段と、入力されたパターン発生プログ
ラムにおいて連続して実行される演算命令をＮ個毎に累
積しかつ該Ｎ個の演算命令を累積して得られた累積値を
演算定数とする１つの演算命令を生成する手段と、該生
成された演算命令を各々のパターン発生手段の有するメ
モリに格納する手段とを備えたものである。 また、前記演算器は、前記メモリに格納された演算命
令を演算する演算回路と、該演算回路からの出力を格納
する第一の記憶手段と、該演算回路の演算に必要な定数
を供給する第二の記憶手段とを備えたものである。 また、前記メモリに格納される置換後の演算命令の有
する演算定数と、前記第二の記憶手段の出力とを前記演
算回路を用いて演算し、その演算結果を前記第一の記憶
手段に格納し、前記第一の記憶手段の出力を用いて前記
デジタルデータパターンを出力するものである。 また、前記第一の記憶手段がレジスタであるものであ
る。 ［作用］ 以下、具体的なプログラムを例にとり、先述した並列
プログラミング生成方法と演算器における実行の様子を
記し、各々の作用を説明する。 第５図（ａ）は従来の１台分のALPGプログラムであ
る。これは７行より成るプログラムで、実行順序制御命
令，演算命令，出力命令から構成される。ここで簡単の
ために、実行順序制御命令そのものは表示せず、順序の
みを示している。また、演算命令体系は先きに第４図
（ａ）に示したものとする。LDA Rは定数レジスタＲの
値を演算レジスタＡにロードすることを指示し、INCR A
は演算レジスタＡに＋１することを指示し、DECR Aは演
算レジスタＡに−１することを指示し、HOLDは演算レジ
スタＡの値を変更しないことを指示している。 OUTAは出力命令であり、演算レジスタＡの値をそのま
ま出力することを指示し、OUTABは演算レジスタＡの値
を反転した値を出力することを指示している。 定数レジスタＲの値を100とし、演算レジスタＡの初
期値を０として第５図（ａ）のプログラムを実行して得
られる出力系列を第７図（ａ）に示す。 いま、３台のALPGを使用して、これと同じ出力系列を
得る場合を例にとり、並列プログラムの生成を以下に記
す。 先述したように並列プログラムは元のプログラムを実
行順序に従ってＮ個（この例では３個）ずつまとめるこ
とによって得られる。第５図（ｂ）は、第５図（ａ）に
示したプログラムの実行順序を明確にするために繰り返
し部分を展開して表わしたものである。 第６図（ａ），（ｂ），（ｃ）は３台のALPGについ
て、第５図（ｂ）の実行順序を１つずつずれた位置から
３つずつの命令をまとめたものである。例えば第６図
（ａ）は第５図（ｂ）において先頭から１つ後の位置よ
り３つずつまとめたものである。ここで同じ命令が得ら
れるものは繰り返しとして表わしている。第６図（ａ）
の３行目は元のプログラムの，，の３つの命令を
まとめたものであり、出力命令はこれら３つの最も先頭
ののものをそのまま使用し、演算命令は＋1,LoadA R,
−１の３つをまとめ、LoadA（Ｒ−１）となっている。 第６図（ｂ），（ｃ）についても同様の方法で変換し
たものである。ここで、元のプログラムでは演算レジス
タＡへのロード数は全て定数レジスタＲの値であったの
に対し、変換後はＲ−2,R−1,R,R＋1,R＋２となってお
り、また演算命令も元のプログラムでは±１であったの
に対し、ADDA（加算）３やSUBA（減算）３……等の演算
数が増えている。このような±1,±2,±３等の演算数
は、第８図に示した演算器のメモリ１に予め格納してお
くことにより演算可能となる。実際、第８図に示した本
発明に係る演算器構成を採れば、第６図（ａ），
（ｂ），（ｃ）に表われる全ての演算は明らかに実行可
能である。 第６図（ａ），（ｂ），（ｃ）の実行結果を第７図
（ｂ），（ｃ），（ｄ）に示す。３台のALPGから順次、
元の出力系列である第７図（ａ）に相当する出力が得ら
れるのが分る。 〔実施例〕 以下、本発明の実施例を図面に基づき説明する。 第１図においてALPGの台数を３台とし、順次パターン
を出力させるものとする（Ｎ＝３とする）。 まず、一台分のALPGはプログラムの実行順序を制御す
る命令（繰り返し制御等）を格納するメモリ５と、この
メモリの読み出しアドレス10を出力するプログラムカウ
ンタ６と、メモリ５より読み出された制御命令11を解釈
して、対応する制御信号12をプログラムカウンタ６へ出
力し、次に発生すべきアドレスの指示を行なう制御器７
と、プログラムカウンタ６の発生したアドレス10に対応
したアドレス10′でアクセスされ、算術演算回路３での
演算に必要な情報52を読み出すメモリ１と、演算に必要
な定数51を予め格納保持する定数レジスタ２と、メモリ
１の出力する演算情報を用いて算術演算を行なう算術演
算回路３と、演算結果52を毎時取り込み保持する演算レ
ジスタ４と、演算レジスタ４の出力53をそのまま、また
は算術論理処理を施して出力（53′−１）する出力回路
（図示せず）とを備えている。第１図で、アドレス10と
アドレス10′との間にはバッファ回路を設けてもよい
し、アドレス10をそのままメモリ１に入力してもよい。 更に、第１図ではメモリ１とメモリ５とは別の記憶手
段のように記載されているが、被演算情報50と演算種類
指定55とが予め格納されていれば同じメモリであっても
よい。 ALPG全体の構成は上記ALPGを３台（100−1,100−2,10
0−３）備え、各々の出力（53′−1,53′−2,53′−
３）を順次切り変えて出力60する順次出力回路70と、各
々のALPG及び順次出力回路70へ動作クロックを出力する
クロック発生器400と、ユーザの作成したプログラムを
解析し実行順序に従ってＮ個（本実施例では３個）ずつ
並列化処理を行ない各ALPG（100−1,100−2,100−３）
の各々のプログラムを生成する計算機200と、生成され
た各命令や演算数を各々のALPGのメモリへ転送するデー
タ転送経路300より構成される。 本実施例においてユーザの指示できる演算命令体系は
第４図（ａ）に示した通りとする。ユーザの作成したプ
ログラムが第５図（ａ）に示したものとして以下、動作
を説明する。 計算機200において第５図（ａ）のプログラムの実行
順序の解析を行ない、３台分のALPGプログラム（第６図
（ａ），（ｂ），（ｃ））を生成する。各々のALPGには
データ転送経路300を通してプログラムのロードを行な
う。例えばALPG100−１には第６図（ａ）のプログラ
ム、ALPG100−２には第６図（ｂ）のプログラム、ALPG1
00−３には第６図（ｃ）のプログラムをロードする。定
数レジスタＲの値は“100"に、演算レジスタＡの値は
“0"にセットしておくことは３台のALPGに共通である。 各々のALPGにおけるプログラムの実行結果は第７図
（ｂ），（ｃ），（ｄ）に示す如くである。 順次出力回路70はクロック401が入力される毎に３台
のALPGの出力を順次出力する。実際のタイムチャートを
第９図に示す。各々のALPGのクロック周期は順次出力回
路のクロック周期のＮ倍（この場合は、３倍）の長さで
ある。第９図のように順次出力回路70の出力60では第７
図（ａ）に示したパターン系列が得られる。 第１図に示した演算器部分の具体的構成は第10図に示
すようになる。第10図において、ALUは入力に対して、
±ｎ（０≦ｎ）の演算を行なうことができる。第10図
（ｂ）は（ａ）における選択器とALUの位置付けを入れ
替えたものであり、同じ効果が得られる。さらに演算命
令体系が第４図（ｄ）の時は、定数レジスタの出力に乗
算器を設ける構成をとれば良い。また本実施例では一本
の演算レジスタに一本の定数レジスタの構成で説明した
が、各々複数本備えても良い。一本の演算レジスタに対
して複数本の定数レジスタから演算を行なうようにした
場合は、複雑な演算器構成となるが、各々の定数レジス
タの出力に乗算器を設けてそれらの出力間で加減算した
結果をさらに演算レジスタとの加減算後、演算レジスタ
へ代入するような構成とすれば良い。 本実施例では３台のALPGを用いて高速化したがこれに
限らず複数台であれば良い。また第１図ではプログラム
の並列化を行なう計算機とALPGがハード的に結合されて
いるように説明したが、これに限らず、磁気テープ，フ
ロッピーディスク等の媒体を介しても良い。この時は媒
体の読み取り装置とALPGとの間でデータ転送経路を設け
るようにする。 本実施例では、プログラムカウンタ６の出力アドレス
10と、メモリ１のアクセスするアドレス10′が同一の如
く説明したが、これらの間にテーブルメモリや論理回路
を設けて、変換を行なったアドレスでメモリ１をアクセ
スしても良い。要はアドレス10′がアドレス10に一義的
に対応していれば良いのである。 これまでの説明ではメモリ５やメモリ１を書き替え可
能なものとしていたが、これは本質的なものではなく、
発生すべきテストパターンの種類が限定されていれば並
列化したプログラム内容を予め「読み出し専用メモリ」
に焼き込み、これをメモリ5,メモリ１に使用しても良
い。 また実施例では、メモリ１から０≦ｎ≦Ｎ程度の数値
を読み出して定数レジスタや演算レジスタへの加減算を
行なうように説明したが、演算レジスタのビット幅以上
のビット幅を持つメモリを用意して、予め定数Ｒに±ｎ
を行なった数値をこのメモリに記憶させておき、定数レ
ジスタを使用しないように構成することも可能である。 また、定数レジスタを多数本設け、これらに予めＲ±
ｎの値をセットしておいても良い。 更に、順次出力回路は、特開昭54−12657号に記載さ
れているように、マルチプレクサで構成してもよいし、
特開昭56−101224号に記載されているようにシフトレジ
スタで構成してもよい。 〔発明の効果〕 本発明によれば、ユーザプログラムによって指示され
たテストパターンの飛び飛びの値を出力させる演算命令
の生成と実行が可能となり、従って複数台のALPGを用い
て順次所望のテストパターンを出力させることができる
ので、個々のALPGの最高動作速度の数倍の速度でテスト
パターンを発生することが可能となる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す構成図、第２図は並列
プログラム生成の原理図、第３図は従来の演算器構成、
第４図は累積化命令体系の図、第５図及び第６図は並列
プログラム生成例を示す図、第７図は並列プログラム実
行結果を示す図、第８図は本発明に係る演算器構成図、
第９図は並列ALPG動作タイミング図、第10図は本発明に
係るその他の演算器構成図。 １……メモリ、２……定数レジスタ、３……算術論理演
算回路、４……演算レジスタ、５……メモリ、６……プ
ログラムカウンタ、７……制御器、70……順次出力回
路、100……ALPG、200……計算機、300……データ転送
経路、30……選択器、31,32……算術論理演算器、50−
１……演算数値及び演算制御信号、50−２……選択信
号。
プログラム生成の原理図、第３図は従来の演算器構成、
第４図は累積化命令体系の図、第５図及び第６図は並列
プログラム生成例を示す図、第７図は並列プログラム実
行結果を示す図、第８図は本発明に係る演算器構成図、
第９図は並列ALPG動作タイミング図、第10図は本発明に
係るその他の演算器構成図。 １……メモリ、２……定数レジスタ、３……算術論理演
算回路、４……演算レジスタ、５……メモリ、６……プ
ログラムカウンタ、７……制御器、70……順次出力回
路、100……ALPG、200……計算機、300……データ転送
経路、30……選択器、31,32……算術論理演算器、50−
１……演算数値及び演算制御信号、50−２……選択信
号。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭61−175580（ＪＰ，Ａ)
特公 平７−54345（ＪＰ，Ｂ２)
特公 昭61−20897（ＪＰ，Ｂ２)
(58)調査した分野(Int.Cl.6，ＤＢ名)
G01R 31/28
Claims (1)
- (57)【特許請求の範囲】 １．演算命令を含んだパターン発生プログラムに基づい
てデジタルデータパターンを発生するパターン発生器に
おいて、 該演算命令を格納するメモリと、該メモリから読み出さ
れた演算命令を実行する演算器とを有するＮ個（Ｎは２
以上の整数）のパターン発生手段と、 該Ｎ個のパターン発生手段の出力パターンを用いてデジ
タルデータパターンを出力する出力手段と、 入力されたパターン発生プログラムにおいて連続して実
行される演算命令をＮ個毎に累積しかつ該Ｎ個の演算命
令を累積して得られた累積値を演算定数とする１つの演
算命令を生成する手段と、 該生成された演算命令を各々のパターン発生手段の有す
るメモリに格納する手段とを備えたことを特徴とするパ
ターン発生器。 ２．前記演算器は、前記メモリに格納された演算命令を
演算する演算回路と、該演算回路からの出力を格納する
第一の記憶手段と、該演算回路の演算に必要な定数を供
給する第二の記憶手段とを備えたことを特徴とする特許
請求の範囲第１項記載のパターン発生器。 ３．前記メモリに格納される置換後の演算命令の有する
演算定数と、前記第二の記憶手段の出力とを前記演算回
路を用いて演算し、その演算結果を前記第一の記憶手段
に格納し、前記第一の記憶手段の出力を用いて前記デジ
タルデータパターンを出力することを特徴とする特許請
求の範囲第２項記載のパターン発生器。 ４．前記第一の記憶手段がレジスタであることを特徴と
する特許請求の範囲第２項もしくは第３項記載のパター
ン発生器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62018310A JP2941274B2 (ja) | 1987-01-30 | 1987-01-30 | 高速パターン発生器 |
| EP87110962A EP0255118B1 (en) | 1986-07-30 | 1987-07-28 | Pattern generator |
| DE3752280T DE3752280T2 (de) | 1986-07-30 | 1987-07-28 | Mustergenerator |
| US07/078,993 US4905183A (en) | 1986-07-30 | 1987-07-29 | Pattern generator having plural pattern generating units executing instructions in parallel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62018310A JP2941274B2 (ja) | 1987-01-30 | 1987-01-30 | 高速パターン発生器 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10-354149A Division JP2993502B2 (ja) | 1987-01-30 | パターン発生方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63187170A JPS63187170A (ja) | 1988-08-02 |
| JP2941274B2 true JP2941274B2 (ja) | 1999-08-25 |
Family
ID=11968039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62018310A Expired - Fee Related JP2941274B2 (ja) | 1986-07-30 | 1987-01-30 | 高速パターン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2941274B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW422927B (en) * | 1998-02-09 | 2001-02-21 | Advantest Corp | Test apparatus for semiconductor device |
-
1987
- 1987-01-30 JP JP62018310A patent/JP2941274B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63187170A (ja) | 1988-08-02 |
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