JPS63187170A - 高速パタ−ン発生器 - Google Patents
高速パタ−ン発生器Info
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- JPS63187170A JPS63187170A JP62018310A JP1831087A JPS63187170A JP S63187170 A JPS63187170 A JP S63187170A JP 62018310 A JP62018310 A JP 62018310A JP 1831087 A JP1831087 A JP 1831087A JP S63187170 A JPS63187170 A JP S63187170A
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- 102100025677 Alkaline phosphatase, germ cell type Human genes 0.000 abstract description 40
- 101000574440 Homo sapiens Alkaline phosphatase, germ cell type Proteins 0.000 abstract description 39
- 230000015654 memory Effects 0.000 abstract description 32
- 238000012360 testing method Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 238000009825 accumulation Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000001186 cumulative effect Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005034 decoration Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ試験用パターン発生器に係り、特
に、高速メモリを試験するに好適なパターン発生器構成
に関する。
に、高速メモリを試験するに好適なパターン発生器構成
に関する。
従来の高速化対応パターン発生装置は、特開昭５４−１
２６５７号に記載のように、Ｎ個のパターン発生器を設
けてその出力を順次取出せるよう構成し、全体として、
個々のパターン発生器動作速度のＮ倍の速度でパターン
発生を行な５ＩＣ試験装置となっていた。このとき、被
試験ＩＣがロジックＩＣであれば個々のパターン発生器
は、通常、テストパターンそのものを格納するメモリと
、それを読出す比較的単純な制御論理回路で構成され、
該公知例に示された如く並列読出しＫよる動作の高速化
が図れる。
２６５７号に記載のように、Ｎ個のパターン発生器を設
けてその出力を順次取出せるよう構成し、全体として、
個々のパターン発生器動作速度のＮ倍の速度でパターン
発生を行な５ＩＣ試験装置となっていた。このとき、被
試験ＩＣがロジックＩＣであれば個々のパターン発生器
は、通常、テストパターンそのものを格納するメモリと
、それを読出す比較的単純な制御論理回路で構成され、
該公知例に示された如く並列読出しＫよる動作の高速化
が図れる。
しかしながら、上記従来技術はメモＩＣの試験−関して
は充分な配慮がなされていない。実際に、被試験ＩＣが
メモリの場合にはパターン発生器として、演算機能を持
ったマイクロプログラム方式のアルゴリズミックパター
ン発生器（ＡＩ、ＰＧ）が使用されるが、これを並列動
作させるには、ただ単に従来のＡＩ、ＰＧをＮ個並べた
だけでは、ユーザ自身が個個のＡＬＰＧについて並列動
作を考慮したプログラムを作成せねばならず、従来の演
算器構成でダミーサイクルの許されないメモリＩＣテス
トパターンを作成するのは実用上はとんど困難でめった
。尚、従来のＡＬＰＧ構成とＡＩ、ＰＧ演算器構成は特
公昭５７−５２６７９「パターン発生装置」と特公昭５
４−３６０５５「パターン発生装置」において詳細に述
べられている。
は充分な配慮がなされていない。実際に、被試験ＩＣが
メモリの場合にはパターン発生器として、演算機能を持
ったマイクロプログラム方式のアルゴリズミックパター
ン発生器（ＡＩ、ＰＧ）が使用されるが、これを並列動
作させるには、ただ単に従来のＡＩ、ＰＧをＮ個並べた
だけでは、ユーザ自身が個個のＡＬＰＧについて並列動
作を考慮したプログラムを作成せねばならず、従来の演
算器構成でダミーサイクルの許されないメモリＩＣテス
トパターンを作成するのは実用上はとんど困難でめった
。尚、従来のＡＬＰＧ構成とＡＩ、ＰＧ演算器構成は特
公昭５７−５２６７９「パターン発生装置」と特公昭５
４−３６０５５「パターン発生装置」において詳細に述
べられている。
そこで、ユーザには並列動作を意識させることな（従来
通りのプログラムを資かせ、これを計算機処理して、並
列動作する個々のＡＩＩＰＧに対応したプログラムを生
成して並列ＡＬＰＧの実用化を図ることが考えられる。
通りのプログラムを資かせ、これを計算機処理して、並
列動作する個々のＡＩＩＰＧに対応したプログラムを生
成して並列ＡＬＰＧの実用化を図ることが考えられる。
これには並列プログラミング技術と従来にはない専用の
演算器構成が必要となるが、このような点については上
記従来技術では配慮されていなかった。
演算器構成が必要となるが、このような点については上
記従来技術では配慮されていなかった。
本発明の目的は上述のような問題点を解消し、高速なメ
モＩＪＩｃ試験パターンの発生を可能にすることにある
。
モＩＪＩｃ試験パターンの発生を可能にすることにある
。
上記目的の達成には、ユーザの書いた１台分のプログラ
ムを基に、並列動作するＮ台分のＡＬＰＧプログラムを
生成する技術と、該技術によって生成された新しい演算
命令を実行することのできる演算器構成が必要となる。
ムを基に、並列動作するＮ台分のＡＬＰＧプログラムを
生成する技術と、該技術によって生成された新しい演算
命令を実行することのできる演算器構成が必要となる。
以下、第２図を用いて並列ＡＬＰＧ用プログラムの生成
原理を説明する。
原理を説明する。
第２図（３）は従来のＡＬＰＧ １台の動作を示してい
る。
る。
ここで、ＳはＡＬＰＧの演算用内部レジスタ等の状態を
表わし、０はＡｔ、ＰＧの出力を表わしている。Ｉは出
力命令であり、 ＡＬＰＧの演算用内部状態Ｓを変更す
ることなく、Ｓを基に出力０を得る命令である。
表わし、０はＡｔ、ＰＧの出力を表わしている。Ｉは出
力命令であり、 ＡＬＰＧの演算用内部状態Ｓを変更す
ることなく、Ｓを基に出力０を得る命令である。
ｆは内部状態更新命令である。いま、ある時刻（サイク
ル）Ｔにおける内部状態をＳｒとすると、同時刻（サイ
クル）での出力命令！ｉＴによって出力ＯＴが得られ、
内部状態更新命令ｆｔによってＳｒが更新されて、次の
時刻（サイクル）Ｔ＋１における演算用内部状態ＳＴ＋
１が得られる。すなわち、ＯＴ ＝ ｌｒ （ＳＴ ）
・・・・・・・・・・・・・・・（１）Ｓｔ＋＋
＝ ｆｒ （ＳＴ ） ・・・・・・
・・・・・・・・・ ＋２３０２つの式によってＡＬＰ
Ｇが次々と内部状態を更新しながら、それに応じた値を
出力していく様子を表わすことができる。
ル）Ｔにおける内部状態をＳｒとすると、同時刻（サイ
クル）での出力命令！ｉＴによって出力ＯＴが得られ、
内部状態更新命令ｆｔによってＳｒが更新されて、次の
時刻（サイクル）Ｔ＋１における演算用内部状態ＳＴ＋
１が得られる。すなわち、ＯＴ ＝ ｌｒ （ＳＴ ）
・・・・・・・・・・・・・・・（１）Ｓｔ＋＋
＝ ｆｒ （ＳＴ ） ・・・・・・
・・・・・・・・・ ＋２３０２つの式によってＡＬＰ
Ｇが次々と内部状態を更新しながら、それに応じた値を
出力していく様子を表わすことができる。
第２図わ）は３台のＡＬＰＧを用いて順次出力させるこ
とＫより第２図＠）と同じ出力系列を得る時の様子を示
している。各々のＡＬＰＧは互いに１サイクル分ずれな
がら、元の１台分のＡＬＰＧにおける飛び飛びの内部状
態と出力を順次実現している。ここでＡＬＰＧＩの動作
は、 ＯＴ＝ ＧＴ （ＳＴ ） ・・・・・・・・・・
・・・・・＋３１Ｓｒ＋ｓ ＝ ＦＴ（ＳＴ ） ・
・・・・・・・・・・・・・・（４）と表わせる。
とＫより第２図＠）と同じ出力系列を得る時の様子を示
している。各々のＡＬＰＧは互いに１サイクル分ずれな
がら、元の１台分のＡＬＰＧにおける飛び飛びの内部状
態と出力を順次実現している。ここでＡＬＰＧＩの動作
は、 ＯＴ＝ ＧＴ （ＳＴ ） ・・・・・・・・・・
・・・・・＋３１Ｓｒ＋ｓ ＝ ＦＴ（ＳＴ ） ・
・・・・・・・・・・・・・・（４）と表わせる。
＋１１及び（３）より、
ＯＴ ＝ ｉｔ （ＳＴ ）＝ ０丁 （Ｓ
Ｔ ）よってｇｔ＝Ｑｔ ・・・・・・・・・・
・・・・・（５１（２）及び（４）より、 ＳＴ＋３ ＝ ｆｔ＋ｚ（Ｓｒ中す＝ｆＴ＋ｚ・ｆ
ｔ＋＋（Ｓｒ中リ ＝ ｆＴ＋ｚ・１丁＋１ ・ｆｔ
（Ｓす＝Ｆ’ｔ（Ｓり よって、Ｆｒ＝ｆ丁＋２・ｆｒ−ｓ−ｆｒ ・・曲・
曲・（６）となる。ここで、ｆ丁＋２・ｆｒ＋＋・ｆｔ
は命令効果の累積を意味しており、例えばｆｒが演算レ
ジスタへの＋１を指示し、ｆｔ＋＋が同じ（＋６を指示
し、ｆ Ｔ＋２が−２を指示しているならば、ＦＴは＋
１＋５−２の累積効果である＋２を意味する。
Ｔ ）よってｇｔ＝Ｑｔ ・・・・・・・・・・
・・・・・（５１（２）及び（４）より、 ＳＴ＋３ ＝ ｆｔ＋ｚ（Ｓｒ中す＝ｆＴ＋ｚ・ｆ
ｔ＋＋（Ｓｒ中リ ＝ ｆＴ＋ｚ・１丁＋１ ・ｆｔ
（Ｓす＝Ｆ’ｔ（Ｓり よって、Ｆｒ＝ｆ丁＋２・ｆｒ−ｓ−ｆｒ ・・曲・
曲・（６）となる。ここで、ｆ丁＋２・ｆｒ＋＋・ｆｔ
は命令効果の累積を意味しており、例えばｆｒが演算レ
ジスタへの＋１を指示し、ｆｔ＋＋が同じ（＋６を指示
し、ｆ Ｔ＋２が−２を指示しているならば、ＦＴは＋
１＋５−２の累積効果である＋２を意味する。
一般に、Ｎ台のＡＬＰＧでは、
０Ｔ＝ＧＴ（Ｓリ ・・・・・・・・・・・・・・（
７）ＳＴＵＮ ＝ Ｆｔ（８７） ・・・・・・・・
・・・・・・・（８）ＧＴ＝＃Ｔ ・・・
・・・・・・・・・・・・（９１）’Ｔ ＝ ｆＴ
十Ｎ−＋ −ｆｒ十ｘ−ｚ−川・−・・ｆｒｉ２−
ｆｒ＋＋ −ｆｔ −−−ｇｌとなり、これら（
７甲８１．＋９１．α１の４式が並列プログラム生成の
原理である。
７）ＳＴＵＮ ＝ Ｆｔ（８７） ・・・・・・・・
・・・・・・・（８）ＧＴ＝＃Ｔ ・・・
・・・・・・・・・・・・（９１）’Ｔ ＝ ｆＴ
十Ｎ−＋ −ｆｒ十ｘ−ｚ−川・−・・ｆｒｉ２−
ｆｒ＋＋ −ｆｔ −−−ｇｌとなり、これら（
７甲８１．＋９１．α１の４式が並列プログラム生成の
原理である。
以上によって並列プログラムの生成方法が明らかとなっ
た。ここで出力命令（ｊｒは（９）式から分る通り従来
の出力命令／Ｔと同じであり、その実行には従来にない
特別なハードウェアを必要としない。
た。ここで出力命令（ｊｒは（９）式から分る通り従来
の出力命令／Ｔと同じであり、その実行には従来にない
特別なハードウェアを必要としない。
しかしながら、内部状態更蝉［命令ＦＴは０１式の通り
従来の内部状態更新命令ｆのＮ個累積したものであり、
従来のＡＬＰＧ用演算器構成では実行不可能である。
従来の内部状態更新命令ｆのＮ個累積したものであり、
従来のＡＬＰＧ用演算器構成では実行不可能である。
第３図は従来のＡＬＰＧにおける演算器構成を示してい
る。このような構成は特公昭第５４−３６０５５号や特
公昭第５７−５２６７９号によっても明らかにされてい
る。第３図に示すように従来の演算器は演算レジスタに
対する定数レジスタの値のロードや加減算を行なうよう
になっていた。
る。このような構成は特公昭第５４−３６０５５号や特
公昭第５７−５２６７９号によっても明らかにされてい
る。第３図に示すように従来の演算器は演算レジスタに
対する定数レジスタの値のロードや加減算を行なうよう
になっていた。
これに対して累積化された演算命令は従来の演算器にな
い機能が必要となって（るっ第４図は従来の演算命令体
系と累積化された演算命令体系を示している。第４図（
２）は最も簡素な従来の演算命令セットであり、ｆｂＨ
まその累積化命令セクトである。同様にＩｃＩは拡張さ
れた従来の命令セットで、ゆはその累積化命令セットで
ある。ここでｎ−？ｎ１ｌｎ、は累積する命令のｍ類や
並んでいる命令の１１１１番によっても異なる値をとる
ため、予め定数レジスタにこれをセットして使用するの
は困難である。
い機能が必要となって（るっ第４図は従来の演算命令体
系と累積化された演算命令体系を示している。第４図（
２）は最も簡素な従来の演算命令セットであり、ｆｂＨ
まその累積化命令セクトである。同様にＩｃＩは拡張さ
れた従来の命令セットで、ゆはその累積化命令セットで
ある。ここでｎ−？ｎ１ｌｎ、は累積する命令のｍ類や
並んでいる命令の１１１１番によっても異なる値をとる
ため、予め定数レジスタにこれをセットして使用するの
は困難である。
そこで本発明では、第８図に示す演算器構成とし、予め
メモリ１にｎやｎ、、ｎ、の情報を格納しておき、動作
時にこれらの情報を読み出して、定数レジスタ２や演算
レジスタ４の値と共に算術演算することを特徴とする演
算器を設けることにより累積演算命令を達成する。
メモリ１にｎやｎ、、ｎ、の情報を格納しておき、動作
時にこれらの情報を読み出して、定数レジスタ２や演算
レジスタ４の値と共に算術演算することを特徴とする演
算器を設けることにより累積演算命令を達成する。
以下、具体的なプログラムを例にとり、先述した並列プ
ログラミング生成方法と演算器における実行の様子を記
し、各々の作用を説明する。
ログラミング生成方法と演算器における実行の様子を記
し、各々の作用を説明する。
第５図（２）は従来の１台分のＡＩ、ＰＧプログラムで
ある。これは７行より成るプログラムで、実行順序制御
命令、演算命令、出力命令から構成される。
ある。これは７行より成るプログラムで、実行順序制御
命令、演算命令、出力命令から構成される。
ここで簡単のために、実行順序制御命令そのものは表示
せず、順序のみを示している。また、演算命令体系は先
きに第４図輪）に示したものとする。
せず、順序のみを示している。また、演算命令体系は先
きに第４図輪）に示したものとする。
ＬＬ）Ａ Ｒ，は定数レジスタ凡の値を演算レジスタＡ
にロードすることを指示し、ＩＮＣＲＡは演算レジスタ
人に＋１ｊることを指示し、Ｄｉ！、Ｃ几Ａは演算レジ
スタＡに−１することを指示し、ＨＯＬＩ）は演算レジ
スタＡの値を変更しないことを指示している。
にロードすることを指示し、ＩＮＣＲＡは演算レジスタ
人に＋１ｊることを指示し、Ｄｉ！、Ｃ几Ａは演算レジ
スタＡに−１することを指示し、ＨＯＬＩ）は演算レジ
スタＡの値を変更しないことを指示している。
ＯＵ’Ｊ：’Ａは出力命令であり、演算レジスタＡの値
をそのまま出力することを指示し、０ＵＴＡＢは演算レ
ジスタＡの値の反転した値を出力することを指示してい
る。
をそのまま出力することを指示し、０ＵＴＡＢは演算レ
ジスタＡの値の反転した値を出力することを指示してい
る。
定数レジスタ凡の値を１００とし、演算レジスタＡの初
期値を０として第５図（ａｌのプログラムを実行して得
られる出力系列を第７図（３）に示す。
期値を０として第５図（ａｌのプログラムを実行して得
られる出力系列を第７図（３）に示す。
いま、６台のＡＬＰＧを使用して、これと同じ出力系列
を得る場合を例にとり、並列プログラムの生成を以下に
記す。
を得る場合を例にとり、並列プログラムの生成を以下に
記す。
先述したように並列プログラムは元のプログラムを実行
順序に従ってＮ個（この例では６個）ずつまとめること
によって得られる。第５図向は、第５図（２）に示した
プログラムの実行順序を明確にするために繰り返し部分
を展開して表わしたものである。
順序に従ってＮ個（この例では６個）ずつまとめること
によって得られる。第５図向は、第５図（２）に示した
プログラムの実行順序を明確にするために繰り返し部分
を展開して表わしたものである。
第６図鴫わ）譲）は３台のＡＬＰＧについて、第５図向
の実行順序を１つずつずれた位置から３つずつの命令を
まとめたものである。例えば第６図（３）は第５図Ｔｏ
ｌにおいて先頭から１つ後の位置より３つずつまとめた
ものである。ここで同じ命令が得られるものは繰り返し
として表わしている。第６図（至））の３行目は元のプ
ログラムのり、■、■の３つの命令をまとめたものであ
り、出力命令はこれら３つの最も先頭の■のものをその
まま使用し、演算命令は＋１ 、ＬｏａｄＡ Ｒ，−１
の３つをまとめ、ＬｏａｄＡ （Ｒｒ−１）となってい
る。
の実行順序を１つずつずれた位置から３つずつの命令を
まとめたものである。例えば第６図（３）は第５図Ｔｏ
ｌにおいて先頭から１つ後の位置より３つずつまとめた
ものである。ここで同じ命令が得られるものは繰り返し
として表わしている。第６図（至））の３行目は元のプ
ログラムのり、■、■の３つの命令をまとめたものであ
り、出力命令はこれら３つの最も先頭の■のものをその
まま使用し、演算命令は＋１ 、ＬｏａｄＡ Ｒ，−１
の３つをまとめ、ＬｏａｄＡ （Ｒｒ−１）となってい
る。
第６図（ｂｌ、（Ｃ１についても同様の方法で変換した
ものである。ここで、元のプログラムでは演算レジスタ
人へのロード数は全て定数レジスタ凡の値であったのに
対し、変換後はＨ／−２、）ｌ／−１、Ｒ，Ｒ−１−１
、飾２となっており、また演算命令も元のプログラムで
は＋１であったのに対し、ＡＬ）ＤＡ （加算）６や５
ＵＨＡ （減Ｘ）３・・・・・・・・等の演算数が増え
ている。このような＋１．±２．±３等の演算数は、第
８図に示した演算器のメモリ１に予め格納してお（こと
により演算可能となる。実際、第８図に示した不発明に
係る演算器構成を採れば、第６図陽動）謙）に表われる
全ての演算は明らかに実行可能である。
ものである。ここで、元のプログラムでは演算レジスタ
人へのロード数は全て定数レジスタ凡の値であったのに
対し、変換後はＨ／−２、）ｌ／−１、Ｒ，Ｒ−１−１
、飾２となっており、また演算命令も元のプログラムで
は＋１であったのに対し、ＡＬ）ＤＡ （加算）６や５
ＵＨＡ （減Ｘ）３・・・・・・・・等の演算数が増え
ている。このような＋１．±２．±３等の演算数は、第
８図に示した演算器のメモリ１に予め格納してお（こと
により演算可能となる。実際、第８図に示した不発明に
係る演算器構成を採れば、第６図陽動）謙）に表われる
全ての演算は明らかに実行可能である。
第６図Ｈ津＋、（Ｃ１の実行結果を第７図（ｂｌ、＋ｃ
＋、１＋ Ｋ示す。
＋、１＋ Ｋ示す。
６台のＡＬＰＧから順次、元の出力系列である第７図に
）に相当する出力が得られるのが分る。
）に相当する出力が得られるのが分る。
以下、本発明の実施例を図面に基づき説明する。
第１図においてＡＬＰＧの台数を３台とし、順次パター
ンを出力させるものとする（Ｎ＝３とする）。
ンを出力させるものとする（Ｎ＝３とする）。
まず、一台分のＡＩ、ＰＧはプログラムの実行順序を制
御する命令（繰り返し制御等）を格納するメモリ５と、
このメモリの読み出しアドレス１０を出力するプログラ
ムカウンタ６と、メモリ５より読み出された制御命令１
１を解釈して、対応する制御信号１２をプログラムカウ
ンタ６へ出力し、次に発生すべきアドレスの指示を行な
う制御器７と、プログラムカウンタ６の発生したアドレ
ス１０に対応したアドレス１０′でアクセスされ、算術
演算回路３での演算に必要な情報５２を読み出すメモリ
１と、演算に必要な定数５１を予め格納保持する定数レ
ジスタ２と、メモリ１の出力する演算情報を用いて算術
演算を行なう算術演算回路３と、演算結果５２を毎時取
り込み保持する演算レジスタ４と、演算レジスタ４の出
力５３をそのま、ま、または算術論理処理を施して出力
（５５’−１）する出力回路（図示せず）とを備えてい
る。第１図で、アドレス１０とアドレス１０′との間に
はバッファ回路を設けてもよいし、アドレス１０をその
ままメモリ１に入力してもよい。
御する命令（繰り返し制御等）を格納するメモリ５と、
このメモリの読み出しアドレス１０を出力するプログラ
ムカウンタ６と、メモリ５より読み出された制御命令１
１を解釈して、対応する制御信号１２をプログラムカウ
ンタ６へ出力し、次に発生すべきアドレスの指示を行な
う制御器７と、プログラムカウンタ６の発生したアドレ
ス１０に対応したアドレス１０′でアクセスされ、算術
演算回路３での演算に必要な情報５２を読み出すメモリ
１と、演算に必要な定数５１を予め格納保持する定数レ
ジスタ２と、メモリ１の出力する演算情報を用いて算術
演算を行なう算術演算回路３と、演算結果５２を毎時取
り込み保持する演算レジスタ４と、演算レジスタ４の出
力５３をそのま、ま、または算術論理処理を施して出力
（５５’−１）する出力回路（図示せず）とを備えてい
る。第１図で、アドレス１０とアドレス１０′との間に
はバッファ回路を設けてもよいし、アドレス１０をその
ままメモリ１に入力してもよい。
更に、第１図ではメモリ１とメモリ５とは別の記憶手段
のように記載されているが、被演算情報５０と演算種類
指定５５とが予め格納されていれば同じメモリであって
もよい。
のように記載されているが、被演算情報５０と演算種類
指定５５とが予め格納されていれば同じメモリであって
もよい。
ＡＬＰＧ全体の構成は上記ＡＬＰＧを３台（１００−１
，１００−２゜１００−５）備え、各々の出力（５５’
−１，５３’−２、５５’−５）を順次切り換えて出力
６０する順次出力回路７０と、各々のＡＬＰＧ及び順次
出力回路７０へ動作クロックを出力するクロック発生器
４００と、ユーザの作成したプログラムを解析し実行順
序に従ってＮ個（本実施例では３個）ずつ並列化処理を
行ない各ＡＬＰＧ （１ｏｏ−１，１００−２，１００
−５）の各々のプログラムを生成する計算機２００と、
生成された谷命令や演算数を各々のＡＬＰＧのメモリへ
転送するデータ転送経路３００より構成される。
，１００−２゜１００−５）備え、各々の出力（５５’
−１，５３’−２、５５’−５）を順次切り換えて出力
６０する順次出力回路７０と、各々のＡＬＰＧ及び順次
出力回路７０へ動作クロックを出力するクロック発生器
４００と、ユーザの作成したプログラムを解析し実行順
序に従ってＮ個（本実施例では３個）ずつ並列化処理を
行ない各ＡＬＰＧ （１ｏｏ−１，１００−２，１００
−５）の各々のプログラムを生成する計算機２００と、
生成された谷命令や演算数を各々のＡＬＰＧのメモリへ
転送するデータ転送経路３００より構成される。
本実施例においてユーザの指示できる演算命令体系は第
４図＠）に示した通りとする。ユーザの作成したプログ
ラムが第５図（２）に示したものとして以下、動作を説
明する。
４図＠）に示した通りとする。ユーザの作成したプログ
ラムが第５図（２）に示したものとして以下、動作を説
明する。
計算機２００において第５図（２）のプログラムの実行
順序の解析を行ない、３台分のＡＬＰＧプログラム（第
６図（ａ＋、（ｂｌ、（Ｃ１）を生成する。各々のＡＩ
、ＰＧにはデータ転送経路５００を通してプログラムの
ロードを行なう。例えばＡＬＰＧＩ ｕ Ｏ−１には第
６図（２）のプログラム、ＡＬＰＧｌ ｏ Ｏ−２には
第６図り）のプログラム、ＡＬＰＧＩυ０−３には第６
図（Ｃ１のプログラムをロートスる。定数レジスタ凡の
値は１００′に、演算レジスタＡの値は１０′にセット
しておくことは３台のＡＬＰＧに共通である。
順序の解析を行ない、３台分のＡＬＰＧプログラム（第
６図（ａ＋、（ｂｌ、（Ｃ１）を生成する。各々のＡＩ
、ＰＧにはデータ転送経路５００を通してプログラムの
ロードを行なう。例えばＡＬＰＧＩ ｕ Ｏ−１には第
６図（２）のプログラム、ＡＬＰＧｌ ｏ Ｏ−２には
第６図り）のプログラム、ＡＬＰＧＩυ０−３には第６
図（Ｃ１のプログラムをロートスる。定数レジスタ凡の
値は１００′に、演算レジスタＡの値は１０′にセット
しておくことは３台のＡＬＰＧに共通である。
各々のＡＬＰＧにおけるプログラムの実行結果は即７図
１１．ｉｃｌ、１１に示す如（である。
１１．ｉｃｌ、１１に示す如（である。
順次出力回路７０はクロック４０１が入力される毎に６
台のＡＬＰＧの出力を順次出力する。実際のタイムチヤ
ードを第９図に示す。各々のＡＬＰＧのクロック周期は
順次出力回路のクロック周期のＮ倍（この場合は、３倍
）の長さである。第９図のように順次出力回路７０の出
力６０では第７図ｆａｔに示したパターン系列が得られ
る。
台のＡＬＰＧの出力を順次出力する。実際のタイムチヤ
ードを第９図に示す。各々のＡＬＰＧのクロック周期は
順次出力回路のクロック周期のＮ倍（この場合は、３倍
）の長さである。第９図のように順次出力回路７０の出
力６０では第７図ｆａｔに示したパターン系列が得られ
る。
第１図に示した演算器部分の具体的構成は第１０図に示
すようになる。第１０図において、ＡＬＵは人力に対し
て、±ｎ（０≦ｎ）の演算を行なうことができる。第１
０図ｂ）は（田における選択器とＡＬＵの位置付けを入
れ替えたものであり、同じ効果が得られる。
すようになる。第１０図において、ＡＬＵは人力に対し
て、±ｎ（０≦ｎ）の演算を行なうことができる。第１
０図ｂ）は（田における選択器とＡＬＵの位置付けを入
れ替えたものであり、同じ効果が得られる。
さらに演算命令体系が第４図１）の時は、定数レジスタ
の出力に乗算器を設ける構成をとれば良い。
の出力に乗算器を設ける構成をとれば良い。
また本実施例では一本の演算レジスタに一本の定数レジ
スタの構成で説明したが、各々複数本備えても良い。一
本の演算レジスタに対して複数本の定数レジスタから演
算を行なうようにした場合は、複雑な演算器構成となる
が、各々の定数レジスタの出力に乗算器を設けてそれら
の出力間で加減算した結果をさらに演算レジスタとの加
減算後、演算レジスタへ代入するような構成とすれば良
い。
スタの構成で説明したが、各々複数本備えても良い。一
本の演算レジスタに対して複数本の定数レジスタから演
算を行なうようにした場合は、複雑な演算器構成となる
が、各々の定数レジスタの出力に乗算器を設けてそれら
の出力間で加減算した結果をさらに演算レジスタとの加
減算後、演算レジスタへ代入するような構成とすれば良
い。
本実施例では３台のＡＬＰＧを用いて高速化したがこれ
に限らず複数台であれば良い。また第１図ではプログラ
ムの並列化を行なう計算機とＡＬＰＧがハード的に結合
されているように説明したが、これに限らず、磁気テー
プ、フロッピーディスク等ノ媒体を介しても良い。この
時は媒体の読み取り装置とＡＬＰＧとの間でデータ転送
経路を設けるようにする。
に限らず複数台であれば良い。また第１図ではプログラ
ムの並列化を行なう計算機とＡＬＰＧがハード的に結合
されているように説明したが、これに限らず、磁気テー
プ、フロッピーディスク等ノ媒体を介しても良い。この
時は媒体の読み取り装置とＡＬＰＧとの間でデータ転送
経路を設けるようにする。
本実施例では、プログラムカウンタ６の出力アドレス１
０と、メモリ１のアクセスするアドレス１０′が同一の
如く説明したが、これらの間にテーブルメモリや論理回
路を設けて、変換を行なったア、ドレスでメモリ１をア
クセスしても良い。要はアドレス１０′がアドレス１０
に一義的に対応していれば良いのである。
０と、メモリ１のアクセスするアドレス１０′が同一の
如く説明したが、これらの間にテーブルメモリや論理回
路を設けて、変換を行なったア、ドレスでメモリ１をア
クセスしても良い。要はアドレス１０′がアドレス１０
に一義的に対応していれば良いのである。
これまでの説明ではメモリ５やメモリ１を書き替え可能
なものとしていたが、これは本質的なものではなく、発
生すべきテストパターンの種類が限定されていれば並列
化したプログラム内容を予め「読み出し専用メモリ」に
焼き込み、これをメモリ５．メモリ１に使用しても良い
。
なものとしていたが、これは本質的なものではなく、発
生すべきテストパターンの種類が限定されていれば並列
化したプログラム内容を予め「読み出し専用メモリ」に
焼き込み、これをメモリ５．メモリ１に使用しても良い
。
また実施例では、メモリ１から０≦ｎ≦Ｎ程度の数値を
読み出して定数レジスタや演算レジスタへ −の加減算
を行なうように説明したが、演算レジスタのビット幅以
上のビット幅を持つメモリを用意して、予め定数比に±
ｎを行なった数値をこのメモリに記憶させておき、定数
レジスタを使用しないように構成することも可能である
。
読み出して定数レジスタや演算レジスタへ −の加減算
を行なうように説明したが、演算レジスタのビット幅以
上のビット幅を持つメモリを用意して、予め定数比に±
ｎを行なった数値をこのメモリに記憶させておき、定数
レジスタを使用しないように構成することも可能である
。
また、定数レジスタを多数本設け、これらに予めＲａ−
ｎの値をセットしておいても良い。
ｎの値をセットしておいても良い。
更に、順次出力回路は、特開昭５４−１２６５７号に記
載されているように、マルチプレクサで構成してもよい
し、特開昭５６−１０１２２４号に記載されているよう
にシフトレジスタで構成してもよい。
載されているように、マルチプレクサで構成してもよい
し、特開昭５６−１０１２２４号に記載されているよう
にシフトレジスタで構成してもよい。
本発明によれば、ユーザプログラムによって指示された
テストパターンの飛び飛びの値を出力させる演算命令の
生成と実行が可能となり、従って、複数台のＡＬＰＧを
用いて順次所望のテストパターンを出力させることかで
ざるので、１固々のＡＬＬ’（ｊの最高動作速度の数倍
の速度でテストパターンを発生することが可能となる。
テストパターンの飛び飛びの値を出力させる演算命令の
生成と実行が可能となり、従って、複数台のＡＬＰＧを
用いて順次所望のテストパターンを出力させることかで
ざるので、１固々のＡＬＬ’（ｊの最高動作速度の数倍
の速度でテストパターンを発生することが可能となる。
第１図は本発明の一実施例を示す構成図、第２図は並列
プログラム生成の原理図、第６図は従来の演算器構成、
第４図は累積化命令体系の図、第５図及び第６因は並列
プログラム生成例を示す図、第７図は並列プログラム実
行結果を示す図、第８図は本発明に係る演算器構成図、
第９図は並列ＡＬＰＧ動作タイミング図、第１０図は本
発明に係るその他の演算器構成図。 １・・・・・・メモリ、２・・・・・・定数レジスタ、
３・・・・・・算術論理演算回路、４・・・・・・演算
レジスタ、５・・・・・・メモリ、６・・・・・プログ
ラムカウンタ、７・・・・・・制御器、７ｏ・・・・・
・順次出力回路、１００・・・・・・ＡＬＰＧ、 ２０
０・・・・・・計算機、５００・・・・・・データ転送
経路、６０・・・・・・選択器、５１．５２・・・・・
・算術論理演算器、５０−１・・・・・・演算数値及び
演算制御信号、５０−２・・・・選択信号。 ＝ ・
プログラム生成の原理図、第６図は従来の演算器構成、
第４図は累積化命令体系の図、第５図及び第６因は並列
プログラム生成例を示す図、第７図は並列プログラム実
行結果を示す図、第８図は本発明に係る演算器構成図、
第９図は並列ＡＬＰＧ動作タイミング図、第１０図は本
発明に係るその他の演算器構成図。 １・・・・・・メモリ、２・・・・・・定数レジスタ、
３・・・・・・算術論理演算回路、４・・・・・・演算
レジスタ、５・・・・・・メモリ、６・・・・・プログ
ラムカウンタ、７・・・・・・制御器、７ｏ・・・・・
・順次出力回路、１００・・・・・・ＡＬＰＧ、 ２０
０・・・・・・計算機、５００・・・・・・データ転送
経路、６０・・・・・・選択器、５１．５２・・・・・
・算術論理演算器、５０−１・・・・・・演算数値及び
演算制御信号、５０−２・・・・選択信号。 ＝ ・
Claims (1)
- 【特許請求の範囲】 １、演算処理命令に基づいて演算する算術論理演算手段
を有するパターン発生器をＮ台備えるとともに、該パタ
ーン発生器からの出力を順次切換える順次出力回路を有
する高速パターン発生器において、該演算処理命令が実
行される順序に従い該演算処理命令をＮ個づつまとめて
おいて得た情報を予め格納した記憶手段を該パターン発
生器に備えたことを特徴とする高速パターン発生器。 ２、該算術論理演算手段が、算術演算回路と、該算術演
算回路からの出力を格納する演算レジスタと、該算術演
算回路に対して演算に必要な定数を供給する定数レジス
タとからなることを特徴とする特許請求の範囲第１項記
載の高速パターン発生器。 ３、該算術演算回路に演算種類指定信号を供給する算術
演算制御手段を有することを特徴とする特許請求の範囲
第２項記載の高速パターン発生器。 ４ 該算術演算制御手段が、該演算処理命令順序を制御
する命令を記憶する制御命令記憶手段と、該制御命令記
憶手段の読み出し番地を発生する番地発生手段と、該制
御命令記憶手段から読み出された順序制御命令を解釈し
制御信号を該番地発生手段へ出力する制御部とからなる
ことを特徴とする特許請求の範囲第３項記載の高速パタ
ーン発生器。 ５、該記憶手段が、該番地発生手段から発生した番地信
号に基づいて情報を読み出すよう構成されたことを特徴
とする特許請求の範囲第４項記載の高速パターン発生器
。 ６、該記憶手段が、該定数保持レジスタに従属する補助
レジスタからなっており、該補助レジスタには該定数保
持レジスタの保持する値に±ｎ（ここでｎは０≦ｎ≦Ｎ
の範囲の整数）した値がセットされていることを特徴と
する特許請求の範囲第２項記載の高速パターン発生器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62018310A JP2941274B2 (ja) | 1987-01-30 | 1987-01-30 | 高速パターン発生器 |
| EP87110962A EP0255118B1 (en) | 1986-07-30 | 1987-07-28 | Pattern generator |
| DE3752280T DE3752280T2 (de) | 1986-07-30 | 1987-07-28 | Mustergenerator |
| US07/078,993 US4905183A (en) | 1986-07-30 | 1987-07-29 | Pattern generator having plural pattern generating units executing instructions in parallel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62018310A JP2941274B2 (ja) | 1987-01-30 | 1987-01-30 | 高速パターン発生器 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10-354149A Division JP2993502B2 (ja) | 1987-01-30 | パターン発生方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63187170A true JPS63187170A (ja) | 1988-08-02 |
| JP2941274B2 JP2941274B2 (ja) | 1999-08-25 |
Family
ID=11968039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62018310A Expired - Fee Related JP2941274B2 (ja) | 1986-07-30 | 1987-01-30 | 高速パターン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2941274B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999040450A1 (fr) * | 1998-02-09 | 1999-08-12 | Advantest Corporation | Appareil pour l'essai de dispositif a semi-conducteur |
-
1987
- 1987-01-30 JP JP62018310A patent/JP2941274B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999040450A1 (fr) * | 1998-02-09 | 1999-08-12 | Advantest Corporation | Appareil pour l'essai de dispositif a semi-conducteur |
| US6457148B1 (en) | 1998-02-09 | 2002-09-24 | Advantest Corporation | Apparatus for testing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2941274B2 (ja) | 1999-08-25 |
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