JP2993502B2 - パターン発生方法 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ試験用パタ
ーン発生方法に係り、特に、高速メモリを試験するに好
適なパターン発生方法に関する。 【０００２】 【従来の技術】従来の高速化対応パターン発生装置は、
特開昭５４−１２６５７号に記載のように、Ｎ個のパタ
ーン発生器を設けてその出力を順次取出せるよう構成
し、全体として、個々のパターン発生器動作速度のＮ倍
の速度でパターン発生を行なうＩＣ試験装置となってい
た。このとき、被試験ＩＣがロジックＩＣであれば個々
のパターン発生器は、通常、テストパターンそのものを
格納するメモリと、それを読出す比較的単純な制御論理
回路で構成され、該公知例に示された如く並列読出しに
よる動作の高速化が図れる。 【０００３】 【発明が解決しようとする課題】しかしながら、上記従
来技術はメモリＩＣの試験に関しては充分な配慮がなさ
れていない。実際に、被試験ＩＣがメモリの場合にはパ
ターン発生器として、演算機能を持ったマイクロプログ
ラム方式のアルゴリズミックパターン発生器（ＡＬＰ
Ｇ）が使用されるが、これを並列動作させるには、ただ
単に従来のＡＬＰＧをＮ個並べただけでは、ユーザ自身
が個個のＡＬＰＧについて並列動作を考慮したプログラ
ムを作成せねばならず、従来の演算器構成でダミーサイ
クルの許されないメモリＩＣテストパターンを作成する
のは実用上ほとんど困難であった。尚、従来のＡＬＰＧ
構成とＡＬＰＧ演算器構成は特公昭５７−５２６７９
「パターン発生装置」と特公昭５４−３６０５５「パタ
ーン発生装置」において詳細に述べられている。 【０００４】そこで、ユーザには並列動作を意識させる
ことなく従来通りのプログラムを書かせ、これを計算機
処理して、並列動作する個々のＡＬＰＧに対応したプロ
グラムを生成して並列ＡＬＰＧの実用化を図ることが考
えられる。これには並列プログラミング技術と従来には
ない専用の演算器構成が必要となるが、このような点に
ついては上記従来技術では配慮されていなかった。 【０００５】本発明の目的は上述のような問題点を解消
し、高速なメモリＩＣ試験パターンの発生を可能にする
ことにある。 【０００６】 【課題を解決するための手段】上記目的の達成には、ユ
ーザの書いた１台分のプログラムを基に、並列動作する
Ｎ台分のＡＬＰＧプログラムを生成する技術と、該技術
によって生成された新しい演算命令を実行することので
きる演算器構成が必要となる。 【０００７】以下、図２を用いて並列ＡＬＰＧ用プログ
ラムの生成原理を説明する。 【０００８】図２（ａ）は従来のＡＬＰＧ１台の動作を
示している。ここで、ＳはＡＬＰＧの演算用内部レジス
タ等の状態を表わし、ＯはＡＬＰＧの出力を表わしてい
る。ｇは出力命令であり、ＡＬＰＧの演算用内部状態Ｓ
を変更することなく、Ｓを基に出力Ｏを得る命令であ
る。ｆは内部状態更新命令である。いま、ある時刻（サ
イクル）Ｔにおける内部状態をＳＴとすると、同時刻
（サイクル）での出力命令ｇＴによって出力ＯＴが得ら
れ、内部状態更新命令ｆＴによってＳＴが更新されて、
次の時刻（サイクル）Ｔ＋１における演算用内部状態Ｓ
Ｔ＋１が得られる。すなわち、 ＯＴ＝ｇＴ（ＳＴ） ………（数１） ＳＴ＋１＝ｆＴ（ＳＴ） ………（数２） の２つの式によってＡＬＰＧが次々と内部状態を更新し
ながら、それに応じた値を出力していく様子を表わすこ
とができる。 【０００９】図２（ｂ）は３台のＡＬＰＧを用いて順次
出力させることにより図２（ａ）と同じ出力系列を得る
時の様子を示している。各々のＡＬＰＧは互いに１サイ
クル分ずれながら、元の１台分のＡＬＰＧにおける飛び
飛びの内部状態と出力を順次実現している。ここでＡＬ
ＰＧ１の動作は、 ＯＴ＝ＧＴ（ＳＴ） ………（数３） ＳＴ＋３＝ＦＴ（ＳＴ） ………（数４） と表わせる。 【００１０】（数１）及び（数３）より、 ＯＴ＝ｇＴ（ＳＴ）＝ＧＴ（ＳＴ） よってｇＴ＝ＧＴ ………（数５） （数２）及び（数４）より、 ＳＴ＋３＝ｆＴ＋２（ＳＴ＋２）＝ｆＴ＋２・ｆＴ＋１（ＳＴ＋１） ＝ｆＴ＋２・ｆＴ＋１・ｆＴ（ＳＴ）＝ＦＴ（ＳＴ） よって、ＦＴ＝ｆＴ＋２・ｆＴ＋１・ｆＴ ………（数６） となる。ここで、ｆＴ＋２・ｆＴ＋１・ｆＴは命令効果
の累積を意味しており、例えばｆＴが演算レジスタへの
＋１を指示し、ｆＴ＋１が同じく＋３を指示し、ｆ
Ｔ＋２が−２を指示しているならば、ＦＴは＋１＋３−
２の累積効果である＋２を意味する。 【００１１】一般に、Ｎ台のＡＬＰＧでは、 ＯＴ＝ＧＴ（ＳＴ） ………（数７） ＳＴ＋Ｎ＝ＦＴ（ＳＴ） ………（数８） ＧＴ＝ｇＴ ………（数９） ＦＴ＝ｆＴ＋Ｎ−１・ｆＴ＋Ｎ−２・……・ｆＴ＋２・ｆＴ＋１・ｆＴ …（数１０） となり、これら（数７），（数８），（数９），（数１
０）の４式が並列プログラム生成の原理である。 【００１２】以上によって並列プログラムの生成方法が
明らかとなった。ここで出力命令ＧＴは（数９）式から
分る通り従来の出力命令ｇＴと同じであり、その実行に
は従来にない特別なハードウェアを必要としない。しか
しながら、内部状態更新命令ＦＴは（数１０）式の通り
従来の内部状態更新命令ｆのＮ個累積したものであり、
従来のＡＬＰＧ用演算器構成では実行不可能である。 【００１３】図３は従来のＡＬＰＧにおける演算器構成
を示している。このような構成は特公昭第５４−３６０
５５号や特公昭第５７−５２６７９号によっても明らか
にされている。図３に示すように従来の演算器は演算レ
ジスタに対する定数レジスタの値のロードや加減算を行
なうようになっていた。 【００１４】これに対して累積化された演算命令は従来
の演算器にない機能が必要となってくる。図４は従来の
演算命令体系と累積化された演算命令体系を示してい
る。図４（ａ）は最も簡素な従来の演算命令セットであ
り、（ｂ）はその累積化命令セットである。同様に
（ｃ）は拡張された従来の命令セットで、（ｄ）はその
累積化命令セットである。ここでｎやｎ１，ｎ２は累積
する命令の種類や並んでいる命令の順番によっても異な
る値をとるため、予め定数レジスタにこれをセットして
使用するのは困難である。 【００１５】そこで本発明では、上記目的を達成するた
めに、演算命令を含んだパターン発生プログラムを用い
てＮ個（Ｎは２以上の整数）の変換プログラムを生成
し、該Ｎ個の変換プログラムを対応するＮ個のパターン
発生手段を用いて実行してデジタルデータパターンを発
生するパターン発生方法において、入力されたパターン
発生プログラムにおいて連続して実行される演算命令を
Ｎ個毎に累積するステップと、該Ｎ個の演算命令を累積
して得られた累積値を演算定数とする１つの演算命令を
生成するステップと、該生成された演算命令を該パター
ン発生手段の有するメモリに格納するステップとを各々
のパターン発生手段に対して実行してＮ個のパターン発
生手段に対応するＮ個の変換プログラムを生成し、該各
々のパターン発生手段が対応する変換プログラムを実行
し、該Ｎ個のパターン発生手段の実行結果を用いてデジ
タルデータパターンを発生するものである。 【００１６】例えば、図８に示す演算器構成とし、予め
メモリ１にｎやｎ１，ｎ２の情報を格納しておき、動作
時にこれらの情報を読み出して、定数レジスタ２や演算
レジスタ４の値と共に算術演算する。 【００１７】 【作用】以下、具体的なプログラムを例にとり、先述し
た並列プログラミング生成方法と演算器における実行の
様子を記し、各々の作用を説明する。 【００１８】図５（ａ）は従来の１台分のＡＬＰＧプロ
グラムである。これは７行より成るプログラムで、実行
順序制御命令，演算命令，出力命令から構成される。こ
こで簡単のために、実行順序制御命令そのものは表示せ
ず、順序のみを示している。また、演算命令体系は先き
に図４（ａ）に示したものとする。ＬＤＡ Ｒは定数レ
ジスタＲの値を演算レジスタＡにロードすることを指示
し、ＩＮＣＲ Ａは演算レジスタＡに＋１することを指
示し、ＤＥＣＲ Ａは演算レジスタＡに−１することを
指示し、ＨＯＬＤは演算レジスタＡの値を変更しないこ
とを指示している。 【００１９】ＯＵＴＡは出力命令であり、演算レジスタ
Ａの値をそのまま出力することを指示し、ＯＵＴＡＢは
演算レジスタＡの値の反転した値を出力することを指示
している。 【００２０】定数レジスタＲの値を１００とし、演算レ
ジスタＡの初期値を０として図５（ａ）のプログラムを
実行して得られる出力系列を図７（ａ）に示す。 【００２１】いま、３台のＡＬＰＧを使用して、これと
同じ出力系列を得る場合を例にとり、並列プログラムの
生成を以下に記す。 【００２２】先述したように並列プログラムは元のプロ
グラムを実行順序に従ってＮ個（この例では３個）ずつ
まとめることによって得られる。図５（ｂ）は、図５
（ａ）に示したプログラムの実行順序を明確にするため
に繰り返し部分を展開して表わしたものである。 【００２３】図６（ａ），（ｂ），（ｃ）は３台のＡＬ
ＰＧについて、図５（ｂ）の実行順序を１つずつずれた
位置から３つずつの命令をまとめたものである。例えば
図６（ａ）は図５（ｂ）において先頭から１つ後の位置
より３つずつまとめたものである。ここで同じ命令が得
られるものは繰り返しとして表わしている。図６（ａ）
の３行目は元のプログラムの，，の３つの命令を
まとめたものであり、出力命令はこれら３つの最も先頭
ののものをそのまま使用し、演算命令は＋１，Ｌｏａ
ｄＡ Ｒ，−１の３つをまとめ、ＬｏａｄＡ（Ｒ−１）
となっている。 【００２４】図６（ｂ），（ｃ）についても同様の方法
で変換したものである。ここで、元のプログラムでは演
算レジスタＡへのロード数は全て定数レジスタＲの値で
あったのに対し、変換後はＲ−２，Ｒ−１，Ｒ，Ｒ＋
１，Ｒ＋２となっており、また演算命令も元のプログラ
ムでは±１であったのに対し、ＡＤＤＡ（加算）３やＳ
ＵＢＡ（減算）３……等の演算数が増えている。このよ
うな±１，±２，±３等の演算数は、図８に示した演算
器のメモリ１に予め格納しておくことにより演算可能と
なる。実際、図８に示した本発明に係る演算器構成を採
れば、図６（ａ），（ｂ），（ｃ）に表われる全ての演
算は明らかに実行可能である。 【００２５】図６（ａ），（ｂ），（ｃ）の実行結果を
図７（ｂ），（ｃ），（ｄ）に示す。３台のＡＬＰＧか
ら順次、元の出力系列である図７（ａ）に相当する出力
が得られるのが分る。 【００２６】 【実施例】以下、本発明の実施例を図面に基づき説明す
る。 【００２７】図１においてＡＬＰＧの台数を３台とし、
順次パターンを出力させるものとする（Ｎ＝３とす
る）。 【００２８】まず、一台分のＡＬＰＧはプログラムの実
行順序を制御する命令（繰り返し制御等）を格納するメ
モリ５と、このメモリの読み出しアドレス１０を出力す
るプログラムカウンタ６と、メモリ５より読み出された
制御命令１１を解釈して、対応する制御信号１２をプロ
グラムカウンタ６へ出力し、次に発生すべきアドレスの
指示を行なう制御器７と、プログラムカウンタ６の発生
したアドレス１０に対応したアドレス１０’でアクセス
され、算術演算回路３での演算に必要な情報５２を読み
出すメモリ１と、演算に必要な定数５１を予め格納保持
する定数レジスタ２と、メモリ１の出力する演算情報を
用いて算術演算を行なう算術演算回路３と、演算結果５
２を毎時取り込み保持する演算レジスタ４と、演算レジ
スタ４の出力５３をそのまま、または算術論理処理を施
して出力（５３’−１）する出力回路（図示せず）とを
備えている。図１で、アドレス１０とアドレス１０’と
の間にはバッファ回路を設けてもよいし、アドレス１０
をそのままメモリ１に入力してもよい。 【００２９】更に、図１ではメモリ１とメモリ５とは別
の記憶手段のように記載されているが、被演算情報５０
と演算種類指定５５とが予め格納されていれば同じメモ
リであってもよい。 【００３０】ＡＬＰＧ全体の構成は上記ＡＬＰＧを３台
（１００−１，１００−２，１００−３）備え、各々の
出力（５３’−１，５３’−２，５３’−３）を順次切
り換えて出力６０する順次出力回路７０と、各々のＡＬ
ＰＧ及び順次出力回路７０へ動作クロックを出力するク
ロック発生器４００と、ユーザの作成したプログラムを
解析し実行順序に従ってＮ個（本実施例では３個）ずつ
並列化処理を行ない各ＡＬＰＧ（１００−１，１００−
２，１００−３）の各々のプログラムを生成する計算機
２００と、生成された各命令や演算数を各々のＡＬＰＧ
のメモリへ転送するデータ転送経路３００より構成され
る。 【００３１】本実施例においてユーザの指示できる演算
命令体系は図４（ａ）に示した通りとする。ユーザの作
成したプログラムが図５（ａ）に示したものとして以
下、動作を説明する。 【００３２】計算機２００において図５（ａ）のプログ
ラムの実行順序の解析を行ない、３台分のＡＬＰＧプロ
グラム（図６（ａ），（ｂ），（ｃ））を生成する。各
々のＡＬＰＧにはデータ転送経路３００を通してプログ
ラムのロードを行なう。例えばＡＬＰＧ１００−１には
図６（ａ）のプログラム、ＡＬＰＧ１００−２には図６
（ｂ）のプログラム、ＡＬＰＧ１００−３には図６
（ｃ）のプログラムをロードする。定数レジスタＲの値
は“１００”に、演算レジスタＡの値は“０”にセット
しておくことは３台のＡＬＰＧに共通である。 【００３３】各々のＡＬＰＧにおけるプログラムの実行
結果は図７（ｂ），（ｃ），（ｄ）に示す如くである。 【００３４】順次出力回路７０はクロック４０１が入力
される毎に３台のＡＬＰＧの出力を順次出力する。実際
のタイムチャートを図９に示す。各々のＡＬＰＧのクロ
ック周期は順次出力回路のクロック周期のＮ倍（この場
合は、３倍）の長さである。図９のように順次出力回路
７０の出力６０では図７（ａ）に示したパターン系列が
得られる。 【００３５】図１に示した演算器部分の具体的構成は図
１０に示すようになる。図１０において、ＡＬＵは入力
に対して、±ｎ（０≦ｎ）の演算を行なうことができ
る。図１０（ｂ）は（ａ）における選択器とＡＬＵの位
置付けを入れ替えたものであり、同じ効果が得られる。
さらに演算命令体系が図４（ｄ）の時は、定数レジスタ
の出力に乗算器を設ける構成をとれば良い。また本実施
例では一本の演算レジスタに一本の定数レジスタの構成
で説明したが、各々複数本備えても良い。一本の演算レ
ジスタに対して複数本の定数レジスタから演算を行なう
ようにした場合は、複雑な演算器構成となるが、各々の
定数レジスタの出力に乗算器を設けてそれらの出力間で
加減算した結果をさらに演算レジスタとの加減算後、演
算レジスタへ代入するような構成とすれば良い。 【００３６】本実施例では３台のＡＬＰＧを用いて高速
化したがこれに限らず複数台であれば良い。また図１で
はプログラムの並列化を行なう計算機とＡＬＰＧがハー
ド的に結合されているように説明したが、これに限ら
ず、磁気テープ，フロッピーディスク等の媒体を介して
も良い。この時は媒体の読み取り装置とＡＬＰＧとの間
でデータ転送経路を設けるようにする。 【００３７】本実施例では、プログラムカウンタ６の出
力アドレス１０と、メモリ１のアクセスするアドレス１
０’が同一の如く説明したが、これらの間にテーブルメ
モリや論理回路を設けて、変換を行なったアドレスでメ
モリ１をアクセスしても良い。要はアドレス１０’がア
ドレス１０に一義的に対応していれば良いのである。 【００３８】これまでの説明ではメモリ５やメモリ１を
書き替え可能なものとしていたが、これは本質的なもの
ではなく、発生すべきテストパターンの種類が限定され
ていれば並列化したプログラム内容を予め「読み出し専
用メモリ」に焼き込み、これをメモリ５，メモリ１に使
用しても良い。 【００３９】また実施例では、メモリ１から０≦ｎ≦Ｎ
程度の数値を読み出して定数レジスタや演算レジスタへ
の加減算を行なうように説明したが、演算レジスタのビ
ット幅以上のビット幅を持つメモリを用意して、予め定
数Ｒに±ｎを行なった数値をこのメモリに記憶させてお
き、定数レジスタを使用しないように構成することも可
能である。 【００４０】また、定数レジスタを多数本設け、これら
に予めＲ±ｎの値をセットしておいても良い。 【００４１】更に、順次出力回路は、特開昭５４−１２
６５７号に記載されているように、マルチプレクサで構
成してもよいし、特開昭５６−１０１２２４号に記載さ
れているようにシフトレジスタで構成してもよい。 【００４２】 【発明の効果】本発明によれば、ユーザプログラムによ
って指示されたテストパターンの飛び飛びの値を出力さ
せる演算命令の生成と実行が可能となり、従って複数台
のＡＬＰＧを用いて順次所望のテストパターンを出力さ
せることができるので、個々のＡＬＰＧの最高動作速度
の数倍の速度でテストパターンを発生することが可能と
なる。
ーン発生方法に係り、特に、高速メモリを試験するに好
適なパターン発生方法に関する。 【０００２】 【従来の技術】従来の高速化対応パターン発生装置は、
特開昭５４−１２６５７号に記載のように、Ｎ個のパタ
ーン発生器を設けてその出力を順次取出せるよう構成
し、全体として、個々のパターン発生器動作速度のＮ倍
の速度でパターン発生を行なうＩＣ試験装置となってい
た。このとき、被試験ＩＣがロジックＩＣであれば個々
のパターン発生器は、通常、テストパターンそのものを
格納するメモリと、それを読出す比較的単純な制御論理
回路で構成され、該公知例に示された如く並列読出しに
よる動作の高速化が図れる。 【０００３】 【発明が解決しようとする課題】しかしながら、上記従
来技術はメモリＩＣの試験に関しては充分な配慮がなさ
れていない。実際に、被試験ＩＣがメモリの場合にはパ
ターン発生器として、演算機能を持ったマイクロプログ
ラム方式のアルゴリズミックパターン発生器（ＡＬＰ
Ｇ）が使用されるが、これを並列動作させるには、ただ
単に従来のＡＬＰＧをＮ個並べただけでは、ユーザ自身
が個個のＡＬＰＧについて並列動作を考慮したプログラ
ムを作成せねばならず、従来の演算器構成でダミーサイ
クルの許されないメモリＩＣテストパターンを作成する
のは実用上ほとんど困難であった。尚、従来のＡＬＰＧ
構成とＡＬＰＧ演算器構成は特公昭５７−５２６７９
「パターン発生装置」と特公昭５４−３６０５５「パタ
ーン発生装置」において詳細に述べられている。 【０００４】そこで、ユーザには並列動作を意識させる
ことなく従来通りのプログラムを書かせ、これを計算機
処理して、並列動作する個々のＡＬＰＧに対応したプロ
グラムを生成して並列ＡＬＰＧの実用化を図ることが考
えられる。これには並列プログラミング技術と従来には
ない専用の演算器構成が必要となるが、このような点に
ついては上記従来技術では配慮されていなかった。 【０００５】本発明の目的は上述のような問題点を解消
し、高速なメモリＩＣ試験パターンの発生を可能にする
ことにある。 【０００６】 【課題を解決するための手段】上記目的の達成には、ユ
ーザの書いた１台分のプログラムを基に、並列動作する
Ｎ台分のＡＬＰＧプログラムを生成する技術と、該技術
によって生成された新しい演算命令を実行することので
きる演算器構成が必要となる。 【０００７】以下、図２を用いて並列ＡＬＰＧ用プログ
ラムの生成原理を説明する。 【０００８】図２（ａ）は従来のＡＬＰＧ１台の動作を
示している。ここで、ＳはＡＬＰＧの演算用内部レジス
タ等の状態を表わし、ＯはＡＬＰＧの出力を表わしてい
る。ｇは出力命令であり、ＡＬＰＧの演算用内部状態Ｓ
を変更することなく、Ｓを基に出力Ｏを得る命令であ
る。ｆは内部状態更新命令である。いま、ある時刻（サ
イクル）Ｔにおける内部状態をＳＴとすると、同時刻
（サイクル）での出力命令ｇＴによって出力ＯＴが得ら
れ、内部状態更新命令ｆＴによってＳＴが更新されて、
次の時刻（サイクル）Ｔ＋１における演算用内部状態Ｓ
Ｔ＋１が得られる。すなわち、 ＯＴ＝ｇＴ（ＳＴ） ………（数１） ＳＴ＋１＝ｆＴ（ＳＴ） ………（数２） の２つの式によってＡＬＰＧが次々と内部状態を更新し
ながら、それに応じた値を出力していく様子を表わすこ
とができる。 【０００９】図２（ｂ）は３台のＡＬＰＧを用いて順次
出力させることにより図２（ａ）と同じ出力系列を得る
時の様子を示している。各々のＡＬＰＧは互いに１サイ
クル分ずれながら、元の１台分のＡＬＰＧにおける飛び
飛びの内部状態と出力を順次実現している。ここでＡＬ
ＰＧ１の動作は、 ＯＴ＝ＧＴ（ＳＴ） ………（数３） ＳＴ＋３＝ＦＴ（ＳＴ） ………（数４） と表わせる。 【００１０】（数１）及び（数３）より、 ＯＴ＝ｇＴ（ＳＴ）＝ＧＴ（ＳＴ） よってｇＴ＝ＧＴ ………（数５） （数２）及び（数４）より、 ＳＴ＋３＝ｆＴ＋２（ＳＴ＋２）＝ｆＴ＋２・ｆＴ＋１（ＳＴ＋１） ＝ｆＴ＋２・ｆＴ＋１・ｆＴ（ＳＴ）＝ＦＴ（ＳＴ） よって、ＦＴ＝ｆＴ＋２・ｆＴ＋１・ｆＴ ………（数６） となる。ここで、ｆＴ＋２・ｆＴ＋１・ｆＴは命令効果
の累積を意味しており、例えばｆＴが演算レジスタへの
＋１を指示し、ｆＴ＋１が同じく＋３を指示し、ｆ
Ｔ＋２が−２を指示しているならば、ＦＴは＋１＋３−
２の累積効果である＋２を意味する。 【００１１】一般に、Ｎ台のＡＬＰＧでは、 ＯＴ＝ＧＴ（ＳＴ） ………（数７） ＳＴ＋Ｎ＝ＦＴ（ＳＴ） ………（数８） ＧＴ＝ｇＴ ………（数９） ＦＴ＝ｆＴ＋Ｎ−１・ｆＴ＋Ｎ−２・……・ｆＴ＋２・ｆＴ＋１・ｆＴ …（数１０） となり、これら（数７），（数８），（数９），（数１
０）の４式が並列プログラム生成の原理である。 【００１２】以上によって並列プログラムの生成方法が
明らかとなった。ここで出力命令ＧＴは（数９）式から
分る通り従来の出力命令ｇＴと同じであり、その実行に
は従来にない特別なハードウェアを必要としない。しか
しながら、内部状態更新命令ＦＴは（数１０）式の通り
従来の内部状態更新命令ｆのＮ個累積したものであり、
従来のＡＬＰＧ用演算器構成では実行不可能である。 【００１３】図３は従来のＡＬＰＧにおける演算器構成
を示している。このような構成は特公昭第５４−３６０
５５号や特公昭第５７−５２６７９号によっても明らか
にされている。図３に示すように従来の演算器は演算レ
ジスタに対する定数レジスタの値のロードや加減算を行
なうようになっていた。 【００１４】これに対して累積化された演算命令は従来
の演算器にない機能が必要となってくる。図４は従来の
演算命令体系と累積化された演算命令体系を示してい
る。図４（ａ）は最も簡素な従来の演算命令セットであ
り、（ｂ）はその累積化命令セットである。同様に
（ｃ）は拡張された従来の命令セットで、（ｄ）はその
累積化命令セットである。ここでｎやｎ１，ｎ２は累積
する命令の種類や並んでいる命令の順番によっても異な
る値をとるため、予め定数レジスタにこれをセットして
使用するのは困難である。 【００１５】そこで本発明では、上記目的を達成するた
めに、演算命令を含んだパターン発生プログラムを用い
てＮ個（Ｎは２以上の整数）の変換プログラムを生成
し、該Ｎ個の変換プログラムを対応するＮ個のパターン
発生手段を用いて実行してデジタルデータパターンを発
生するパターン発生方法において、入力されたパターン
発生プログラムにおいて連続して実行される演算命令を
Ｎ個毎に累積するステップと、該Ｎ個の演算命令を累積
して得られた累積値を演算定数とする１つの演算命令を
生成するステップと、該生成された演算命令を該パター
ン発生手段の有するメモリに格納するステップとを各々
のパターン発生手段に対して実行してＮ個のパターン発
生手段に対応するＮ個の変換プログラムを生成し、該各
々のパターン発生手段が対応する変換プログラムを実行
し、該Ｎ個のパターン発生手段の実行結果を用いてデジ
タルデータパターンを発生するものである。 【００１６】例えば、図８に示す演算器構成とし、予め
メモリ１にｎやｎ１，ｎ２の情報を格納しておき、動作
時にこれらの情報を読み出して、定数レジスタ２や演算
レジスタ４の値と共に算術演算する。 【００１７】 【作用】以下、具体的なプログラムを例にとり、先述し
た並列プログラミング生成方法と演算器における実行の
様子を記し、各々の作用を説明する。 【００１８】図５（ａ）は従来の１台分のＡＬＰＧプロ
グラムである。これは７行より成るプログラムで、実行
順序制御命令，演算命令，出力命令から構成される。こ
こで簡単のために、実行順序制御命令そのものは表示せ
ず、順序のみを示している。また、演算命令体系は先き
に図４（ａ）に示したものとする。ＬＤＡ Ｒは定数レ
ジスタＲの値を演算レジスタＡにロードすることを指示
し、ＩＮＣＲ Ａは演算レジスタＡに＋１することを指
示し、ＤＥＣＲ Ａは演算レジスタＡに−１することを
指示し、ＨＯＬＤは演算レジスタＡの値を変更しないこ
とを指示している。 【００１９】ＯＵＴＡは出力命令であり、演算レジスタ
Ａの値をそのまま出力することを指示し、ＯＵＴＡＢは
演算レジスタＡの値の反転した値を出力することを指示
している。 【００２０】定数レジスタＲの値を１００とし、演算レ
ジスタＡの初期値を０として図５（ａ）のプログラムを
実行して得られる出力系列を図７（ａ）に示す。 【００２１】いま、３台のＡＬＰＧを使用して、これと
同じ出力系列を得る場合を例にとり、並列プログラムの
生成を以下に記す。 【００２２】先述したように並列プログラムは元のプロ
グラムを実行順序に従ってＮ個（この例では３個）ずつ
まとめることによって得られる。図５（ｂ）は、図５
（ａ）に示したプログラムの実行順序を明確にするため
に繰り返し部分を展開して表わしたものである。 【００２３】図６（ａ），（ｂ），（ｃ）は３台のＡＬ
ＰＧについて、図５（ｂ）の実行順序を１つずつずれた
位置から３つずつの命令をまとめたものである。例えば
図６（ａ）は図５（ｂ）において先頭から１つ後の位置
より３つずつまとめたものである。ここで同じ命令が得
られるものは繰り返しとして表わしている。図６（ａ）
の３行目は元のプログラムの，，の３つの命令を
まとめたものであり、出力命令はこれら３つの最も先頭
ののものをそのまま使用し、演算命令は＋１，Ｌｏａ
ｄＡ Ｒ，−１の３つをまとめ、ＬｏａｄＡ（Ｒ−１）
となっている。 【００２４】図６（ｂ），（ｃ）についても同様の方法
で変換したものである。ここで、元のプログラムでは演
算レジスタＡへのロード数は全て定数レジスタＲの値で
あったのに対し、変換後はＲ−２，Ｒ−１，Ｒ，Ｒ＋
１，Ｒ＋２となっており、また演算命令も元のプログラ
ムでは±１であったのに対し、ＡＤＤＡ（加算）３やＳ
ＵＢＡ（減算）３……等の演算数が増えている。このよ
うな±１，±２，±３等の演算数は、図８に示した演算
器のメモリ１に予め格納しておくことにより演算可能と
なる。実際、図８に示した本発明に係る演算器構成を採
れば、図６（ａ），（ｂ），（ｃ）に表われる全ての演
算は明らかに実行可能である。 【００２５】図６（ａ），（ｂ），（ｃ）の実行結果を
図７（ｂ），（ｃ），（ｄ）に示す。３台のＡＬＰＧか
ら順次、元の出力系列である図７（ａ）に相当する出力
が得られるのが分る。 【００２６】 【実施例】以下、本発明の実施例を図面に基づき説明す
る。 【００２７】図１においてＡＬＰＧの台数を３台とし、
順次パターンを出力させるものとする（Ｎ＝３とす
る）。 【００２８】まず、一台分のＡＬＰＧはプログラムの実
行順序を制御する命令（繰り返し制御等）を格納するメ
モリ５と、このメモリの読み出しアドレス１０を出力す
るプログラムカウンタ６と、メモリ５より読み出された
制御命令１１を解釈して、対応する制御信号１２をプロ
グラムカウンタ６へ出力し、次に発生すべきアドレスの
指示を行なう制御器７と、プログラムカウンタ６の発生
したアドレス１０に対応したアドレス１０’でアクセス
され、算術演算回路３での演算に必要な情報５２を読み
出すメモリ１と、演算に必要な定数５１を予め格納保持
する定数レジスタ２と、メモリ１の出力する演算情報を
用いて算術演算を行なう算術演算回路３と、演算結果５
２を毎時取り込み保持する演算レジスタ４と、演算レジ
スタ４の出力５３をそのまま、または算術論理処理を施
して出力（５３’−１）する出力回路（図示せず）とを
備えている。図１で、アドレス１０とアドレス１０’と
の間にはバッファ回路を設けてもよいし、アドレス１０
をそのままメモリ１に入力してもよい。 【００２９】更に、図１ではメモリ１とメモリ５とは別
の記憶手段のように記載されているが、被演算情報５０
と演算種類指定５５とが予め格納されていれば同じメモ
リであってもよい。 【００３０】ＡＬＰＧ全体の構成は上記ＡＬＰＧを３台
（１００−１，１００−２，１００−３）備え、各々の
出力（５３’−１，５３’−２，５３’−３）を順次切
り換えて出力６０する順次出力回路７０と、各々のＡＬ
ＰＧ及び順次出力回路７０へ動作クロックを出力するク
ロック発生器４００と、ユーザの作成したプログラムを
解析し実行順序に従ってＮ個（本実施例では３個）ずつ
並列化処理を行ない各ＡＬＰＧ（１００−１，１００−
２，１００−３）の各々のプログラムを生成する計算機
２００と、生成された各命令や演算数を各々のＡＬＰＧ
のメモリへ転送するデータ転送経路３００より構成され
る。 【００３１】本実施例においてユーザの指示できる演算
命令体系は図４（ａ）に示した通りとする。ユーザの作
成したプログラムが図５（ａ）に示したものとして以
下、動作を説明する。 【００３２】計算機２００において図５（ａ）のプログ
ラムの実行順序の解析を行ない、３台分のＡＬＰＧプロ
グラム（図６（ａ），（ｂ），（ｃ））を生成する。各
々のＡＬＰＧにはデータ転送経路３００を通してプログ
ラムのロードを行なう。例えばＡＬＰＧ１００−１には
図６（ａ）のプログラム、ＡＬＰＧ１００−２には図６
（ｂ）のプログラム、ＡＬＰＧ１００−３には図６
（ｃ）のプログラムをロードする。定数レジスタＲの値
は“１００”に、演算レジスタＡの値は“０”にセット
しておくことは３台のＡＬＰＧに共通である。 【００３３】各々のＡＬＰＧにおけるプログラムの実行
結果は図７（ｂ），（ｃ），（ｄ）に示す如くである。 【００３４】順次出力回路７０はクロック４０１が入力
される毎に３台のＡＬＰＧの出力を順次出力する。実際
のタイムチャートを図９に示す。各々のＡＬＰＧのクロ
ック周期は順次出力回路のクロック周期のＮ倍（この場
合は、３倍）の長さである。図９のように順次出力回路
７０の出力６０では図７（ａ）に示したパターン系列が
得られる。 【００３５】図１に示した演算器部分の具体的構成は図
１０に示すようになる。図１０において、ＡＬＵは入力
に対して、±ｎ（０≦ｎ）の演算を行なうことができ
る。図１０（ｂ）は（ａ）における選択器とＡＬＵの位
置付けを入れ替えたものであり、同じ効果が得られる。
さらに演算命令体系が図４（ｄ）の時は、定数レジスタ
の出力に乗算器を設ける構成をとれば良い。また本実施
例では一本の演算レジスタに一本の定数レジスタの構成
で説明したが、各々複数本備えても良い。一本の演算レ
ジスタに対して複数本の定数レジスタから演算を行なう
ようにした場合は、複雑な演算器構成となるが、各々の
定数レジスタの出力に乗算器を設けてそれらの出力間で
加減算した結果をさらに演算レジスタとの加減算後、演
算レジスタへ代入するような構成とすれば良い。 【００３６】本実施例では３台のＡＬＰＧを用いて高速
化したがこれに限らず複数台であれば良い。また図１で
はプログラムの並列化を行なう計算機とＡＬＰＧがハー
ド的に結合されているように説明したが、これに限ら
ず、磁気テープ，フロッピーディスク等の媒体を介して
も良い。この時は媒体の読み取り装置とＡＬＰＧとの間
でデータ転送経路を設けるようにする。 【００３７】本実施例では、プログラムカウンタ６の出
力アドレス１０と、メモリ１のアクセスするアドレス１
０’が同一の如く説明したが、これらの間にテーブルメ
モリや論理回路を設けて、変換を行なったアドレスでメ
モリ１をアクセスしても良い。要はアドレス１０’がア
ドレス１０に一義的に対応していれば良いのである。 【００３８】これまでの説明ではメモリ５やメモリ１を
書き替え可能なものとしていたが、これは本質的なもの
ではなく、発生すべきテストパターンの種類が限定され
ていれば並列化したプログラム内容を予め「読み出し専
用メモリ」に焼き込み、これをメモリ５，メモリ１に使
用しても良い。 【００３９】また実施例では、メモリ１から０≦ｎ≦Ｎ
程度の数値を読み出して定数レジスタや演算レジスタへ
の加減算を行なうように説明したが、演算レジスタのビ
ット幅以上のビット幅を持つメモリを用意して、予め定
数Ｒに±ｎを行なった数値をこのメモリに記憶させてお
き、定数レジスタを使用しないように構成することも可
能である。 【００４０】また、定数レジスタを多数本設け、これら
に予めＲ±ｎの値をセットしておいても良い。 【００４１】更に、順次出力回路は、特開昭５４−１２
６５７号に記載されているように、マルチプレクサで構
成してもよいし、特開昭５６−１０１２２４号に記載さ
れているようにシフトレジスタで構成してもよい。 【００４２】 【発明の効果】本発明によれば、ユーザプログラムによ
って指示されたテストパターンの飛び飛びの値を出力さ
せる演算命令の生成と実行が可能となり、従って複数台
のＡＬＰＧを用いて順次所望のテストパターンを出力さ
せることができるので、個々のＡＬＰＧの最高動作速度
の数倍の速度でテストパターンを発生することが可能と
なる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す構成図。
【図２】並列プログラム生成の原理図。
【図３】従来の演算器構成。
【図４】累積化命令体系の図。
【図５】並列プログラム生成例を示す図。
【図６】並列プログラム生成例を示す図。
【図７】並列プログラム実行結果を示す図。
【図８】本発明に係る演算器構成図。
【図９】並列ＡＬＰＧ動作タイミング図。
【図１０】本発明に係るその他の演算器構成図。
【符号の説明】
１…メモリ、
２…定数レジスタ、
３…算術論理演算回路、
４…演算レジスタ、
５…メモリ、
６…プログラムカウンタ、
７…制御器、
７０…順次出力回路、
１００…ＡＬＰＧ、
２００…計算機、
３００…データ転送経路、
３０…選択器、
３１，３２…算術論理演算器、
５０−１…演算数値及び演算制御信号、
５０−２…選択信号。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭61−175580（ＪＰ，Ａ)
特許2941274（ＪＰ，Ｂ２)
(58)調査した分野(Int.Cl.6，ＤＢ名)
G01R 31/3183
G01R 31/28
Claims (1)
- (57)【特許請求の範囲】 １. 演算命令を含んだパターン発生プログラムを用い
てＮ個（Ｎは２以上の整数）の変換プログラムを生成
し、該Ｎ個の変換プログラムを対応するＮ個のパターン
発生手段を用いて実行してデジタルデータパターンを発
生するパターン発生方法において、 入力されたパターン発生プログラムにおいて連続して実
行される演算命令をＮ個毎に累積するステップと、該Ｎ
個の演算命令を累積して得られた累積値を演算定数とす
る１つの演算命令を生成するステップと、該生成された
演算命令を該パターン発生手段の有するメモリに格納す
るステップとを各々のパターン発生手段に対して実行し
てＮ個のパターン発生手段に対応するＮ個の変換プログ
ラムを生成し、 該各々のパターン発生手段が対応する変換プログラムを
実行し、 該Ｎ個のパターン発生手段の実行結果を用いてデジタル
データパターンを発生することを特徴とするパターン発
生方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-354149A JP2993502B2 (ja) | 1987-01-30 | パターン発生方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-354149A JP2993502B2 (ja) | 1987-01-30 | パターン発生方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62018310A Division JP2941274B2 (ja) | 1986-07-30 | 1987-01-30 | 高速パターン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11237452A JPH11237452A (ja) | 1999-08-31 |
| JP2993502B2 true JP2993502B2 (ja) | 1999-12-20 |
Family
ID=
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