SU758170A1 - Вычислительная система для решения дифференциальных уравнений - Google Patents

Description

Изобретение относится к устройствам, предназначенным для моделирования обыкновенных дифференциальных уравнений и уравнений в частных производных. 5

Известна мультипроцессорная вычислительная система, содержащая несколько мини-ЭВМ, объединенных общей шиной, и выполняющая решение отдельных групп дифференциальных уравнений, входящих в систему уравнений [1].

Недостатком системы является громоздкость, связанная с конструктурными особенностями мини-ЭВМ.

Наиболее близким техническим реше-15 нием к изобретению является вычислительная система для решения дифференциальных уравнений, содержащая решающие блоки, первые входы, которых подключены к выходам соответствующих 20. запоминающих устройств, устройство управления, устройство ввода-вывода [2].

В этой системе каждый решающий блок выполнен в виде микропроцессора, 25 подсоединенного двусторонней информационной шиной к общей информационной магистрали, через которую на каждом шаге интегрирования дифференциальных уравнений производится последователь-30

ный обмен информацией о текущих значениях переменных между микропроцессорами.

Такая система обладает высокой универсальностью. Однако в ней необходимы затраты времени на обмен информацией и невозможно равномерное распределение вычислительной нагрузки между микропроцессорами, поскольку это требует обмена информацией между блоками после параллельного выполнения каждой арифметической операции.

Целью изобретения является повьаиение производительности система и упрощение конструкции.

Указанная цель достигается тем, что в вычислительную систему для решения дифференциальных уравнений, содержащую решающие блоки, первые входы которых подключены к выходам соответствующих запоминающих устройств, блок управления, соединенный с выходом блока ввода, блок вывода, введены буферное запоминающее устройство и блок сдвиговых кольце·* вых регистров, группа информационных выходов которого подключена к входу блока вывода и ко вторым входам решающих блоков, выходы которых соеди3

758170

4

йены с группой информационных входов блока сдвиговых кольцевых регистров, разрядный выход которого подключен к первому входу буферного запоминающего- устройства, выход которого соединен с управляющим входом блока сдвиговых кольцевых регистров, входы запоминающих устройств подключены к управляющему, выходу блока управления, выход синхронизации блока управления соединен со вторым входом буферного запоминающего устройства.

Кроме того, буферное запоминающее устройство содержит буферный накопитель, демультиплексор, блок синхронизации и мультиплексор, управляющий вход которого подключен к первому выходу блока синхронизации, второй выход которого соединен с управляющим входом демультиплексора, выходы которого подключены к первым входам мультиплексора и буферного накопителя , вход демультиплексора является первым входом буферного запоминающего устройства, вторым входом которого является второй вход буферного накопителя , выход которого соединен со вторым входом мультиплексора.

Блок кольцевых сдвиговых регистров представляет собой быстродействующую динамическую память для параллельного хранения многоразрядных переменных, используемых в одном такте выполнения арифметических операций. Период оборота информации в кольцевом регистре согласуется с основным тактом работы системы. Это позволяет производить распараллеливание системы дифференциальных уравнений между решающими блоками на уровне отдельных арифметических операций, а не полных уравнений, что существенно повышает производительность системы в случае, когда уравнения системы имеют различную сложность. В буферное запоминающее устройство (ЗУ) при' необходимости перегружается содержимое кольцевых регистров для освобождения места выходным переменным решающих блоков. Блок управления производит загрузку

кольцевых регистров и диспетчирует потоки информации, циркулирующие между блоком кольцевых регистров и буферным ЗУ, в которое предварительно загружаются коэффициенты и функции.

На чертеже представлена структурная схема вычислительной системы, которая содержит решающий блок 1, выполненный в виде микропроцессора,

.входной регистр 2, запоминающее устройство 3, блок сдвиговых кольцевых регистров 4, блок вывода 5, буферное запоминающее устройство 6, блок управления 7, блок ввода 8, буферный накопитель 9, мультиплексор 10, демультиплексор 11, блок синхронизации 12.

Перед началом интегрирования дифференциальных уравнений, вводимых с

помощью блока ввода 8, производится трансляция уравнений, записанных на языке высокого уровня, и распараллеливание входящих в них арифметических выражений до уровня отдельных операций. В результате работы блока управления 7 вырабатываются программы работы решающих блоков 1 и значения коэффициентов и табличных функций, которые загружаются в буферное запоминающее устройство.

Интегрирование производится по шагам. На каждом таком временном шаге выполняются параллельно всеми решающими блоками 1 арифметические опера,ции. Такт, в котором выполняется одна арифметическая операция в каждом микропроцессоре подразделяется на две фазы, каждая из которых равна периоду полной циркуляции информации в блоке регистров 4. В первой фазе производится обмен информацией между блоком регистров 4 и буферным ЗУ б и выполнение операций решающими блоками 1.

При этом при буферизации данные, поступающие из блока сдвиговых кольцевых регистров 4, через входной демультиплексор 11 подаются в буферный накопитель 9, а на их место в блок сдвиговых кольцевых регистров 4 поступают данные из буферного накопителя 9 через мультиплексор 10.

В случае необходимости регенерации данные, поступающие с выхода блока сдвиговых кольцевых регистров 4 через демультиплексор 11, подаются на мультиплексор 10, откуда поступают на вход блока сдвиговых кольцевых регистров 4.

Переключение мультиплексора и демультиплексора происходит под действием блока 12. Во второй фазе производится обмен между блоками 1 и блоком регистров 4 — считывание из блока 4 и запись в него.

Каждая фаза содержит микротакты по числу переменных, циркулирующих в блоке регистров 4. Для обращения к требуемой переменной в блоке регистров 4 выбирается соответствующий микротакт. Управление выбором микротакта производится с помощью блока управления 7.

Результаты решения дифференциальных уравнений в заданные моменты времени считываются из блока регистров 4 и выводятся с помощью блока вывода 5.

Предлагаемая система обладает более высоким быстродействием по сравнению с прототипом благодаря возможности полного распараллеливания правых частей дифференциальных уравнений и отсутствию затрат времени на обмен информацией между микропроцессорами после каждого шага интегрирования. Обмен выполняется в каждом такте во время фазы выдачи информации из микропроцессора.

758170

6

‘ 5

Основной эффект связан с полным и равномерным распределением нагрузки между решающими блоками, что особенно важно, например при решении дифференциальных уравнений высокого порядка, которые после приведения к 5

форме задачи Коши требуют существенно различного времени для вычисления правых частей уравнений первого порядка.

10

Claims (2)

1. Формула изобретения

   1. Вычислительная система для решения дифференциальных уравнений, содержащая решающие блоки, первые вхо- 55 ды которых подключены к выходам соответствующих запоминающих устройств, блок управления, соединенный с выходом блока ввода, блок вывода, отличающаяся тем, что, с целью повышения производительности и ^0 упрощения конструкции, в нее введены буферное запоминающее устройство и блок сдвиговых кольцевых регистров, группа информационных выходов которого подключена к входу блока вывода и ко вторым входам решающих блоков, выходы которых соединены с группой информа-_ ционных входов блока сдвиговых кольцевых регистров, разрядный выход которого подключен к первому входу буферного 30 запоминающего устройства, выход которого соединен с управляющим входом блока сдвиговых кольцевых регистров, входы запоминающих устройств подключены к управляющему выходу блока управления, выход синхронизации блока управления соединен со вторым входом буферного запоминающего устройства.
2. 2. Система поп. 1, отличающаяся тем, что буферное запоминающее устройство содержит буферный накопитель, демультиплексор, блок синхронизации и мультиплексор, управляющий вход которого подключен к первому выходу блока синхронизации, второй выход которого соединен с управляющим входом демультиплексора, выходы которого подключены к первым входам мультиплексора и буферного накопителя , вход демультиплексора является первым входом буферного запоминающего устройства, вторым входом которого является второй вход буферного накопителя, выход которого соединен со вторым входом мультиплексора.