JPS60125013A - 論理波形生成器 - Google Patents
論理波形生成器Info
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- JPS60125013A JPS60125013A JP58232813A JP23281383A JPS60125013A JP S60125013 A JPS60125013 A JP S60125013A JP 58232813 A JP58232813 A JP 58232813A JP 23281383 A JP23281383 A JP 23281383A JP S60125013 A JPS60125013 A JP S60125013A
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- Japan
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- shift register
- data
- waveform
- clock
- output
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- Granted
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
-
- C—CHEMISTRY; METALLURGY
- C04—CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
- C04B—LIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
- C04B2237/00—Aspects relating to ceramic laminates or to joining of ceramic articles with other articles by heating
- C04B2237/30—Composition of layers of ceramic laminates or of ceramic or metallic articles to be joined by heating, e.g. Si substrates
- C04B2237/32—Ceramic
- C04B2237/36—Non-oxidic
- C04B2237/366—Aluminium nitride
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、論理回路試験装置に用いる各種の論理波形を
生成するための論理波形生成器に係り、特にピンマルチ
プレックスを行うのに好適な論理波形生成器に関するも
のである。
生成するための論理波形生成器に係り、特にピンマルチ
プレックスを行うのに好適な論理波形生成器に関するも
のである。
第１図は、従来の波形生成器の一例のブロック図であっ
て、ピンマルチプレックスを行うものに対するものであ
る。
て、ピンマルチプレックスを行うものに対するものであ
る。
第１図において、１０１、〜ｉ ０１２１１は論理波形
生成回覧ある。論理波形生成回路１０１□〜１０１ハは
、それぞれ、出力する波形を制御する論理データ１０９
と、この論理データの１周期内の異なる点で発生する３
つのクロック１０６〜１０８とが供給され、これらの論
理データ及びクロック゛により、Ｎ ＲＺ （Ｎｏｎ
Ｒｅｔｕｒｎ Ｔｏ Ｚｅｒｏ ）波形、 ＲＺ （Ｒ
ｅｔｕｒｎ Ｔｏ Ｚｅｒｏ ）波形、 Ｒ，ＴＯ（Ｒ
ｅｔｕｒｎ Ｔｏ Ｑｎｅ ）波形、 Ｅ Ｑ Ｉ３．
（Ｅｘｅｃｕｌ！ｉｖｐ。
生成回覧ある。論理波形生成回路１０１□〜１０１ハは
、それぞれ、出力する波形を制御する論理データ１０９
と、この論理データの１周期内の異なる点で発生する３
つのクロック１０６〜１０８とが供給され、これらの論
理データ及びクロック゛により、Ｎ ＲＺ （Ｎｏｎ
Ｒｅｔｕｒｎ Ｔｏ Ｚｅｒｏ ）波形、 ＲＺ （Ｒ
ｅｔｕｒｎ Ｔｏ Ｚｅｒｏ ）波形、 Ｒ，ＴＯ（Ｒ
ｅｔｕｒｎ Ｔｏ Ｑｎｅ ）波形、 Ｅ Ｑ Ｉ３．
（Ｅｘｅｃｕｌ！ｉｖｐ。
ＯＲ）波形等各種の論理波形の生成を行う回一部子ある
。また、マルチプレクサ１０５ｔ−１０５□は、それぞ
れ、奇数チャネル側の論理波形生成回路１０１１〜１０
１２ニー１と偶数チャネル側の論理波形生成回路１０１
２〜１０１２−とからの信号を入力し、ピンマルチプレ
ックス制御回路１０４１〜１０４１．ｌからの選択信号
により、−ずれか一方を選択出力する。
。また、マルチプレクサ１０５ｔ−１０５□は、それぞ
れ、奇数チャネル側の論理波形生成回路１０１１〜１０
１２ニー１と偶数チャネル側の論理波形生成回路１０１
２〜１０１２−とからの信号を入力し、ピンマルチプレ
ックス制御回路１０４１〜１０４１．ｌからの選択信号
により、−ずれか一方を選択出力する。
第２図に奇数チャネル側の論理波形生成回路１（ｌｌｔ
と偶数チャネル側の論理波形生成回路１０１２とでピ
ンマルチプレックスを、行う場合の各信号の動作タイミ
ングチャートを示す。なお、説明の便宜上、奇数及び偶
数チャネル側の論理波形生成回路の論理データ入力端子
１０９１及び１０９２に供給されるデータは、共に論理
ｔｔ Ｏ″′（第２図Ｂ）であるとし、出力波形も共に
ＲＴ。
と偶数チャネル側の論理波形生成回路１０１２とでピ
ンマルチプレックスを、行う場合の各信号の動作タイミ
ングチャートを示す。なお、説明の便宜上、奇数及び偶
数チャネル側の論理波形生成回路の論理データ入力端子
１０９１及び１０９２に供給されるデータは、共に論理
ｔｔ Ｏ″′（第２図Ｂ）であるとし、出力波形も共に
ＲＴ。
波形（第２図Ｈ及び■）であるとした。
ピンマルチプレックス（ビンマルチ）モードの場合には
、ヒ’ ７ 、ｒルチプレックス制御回路ＩＱ、４１の
クロック入力端子１１１１にピンマルチクロック（第２
図Ｃ）が入力され、端子１１０１に論理ｔｔ １ ｎが
入力されてアンドゲート１０２１が開き、ピンマルチク
ロックが几Ｓフリップフロップ１０３１をセットする。
、ヒ’ ７ 、ｒルチプレックス制御回路ＩＱ、４１の
クロック入力端子１１１１にピンマルチクロック（第２
図Ｃ）が入力され、端子１１０１に論理ｔｔ １ ｎが
入力されてアンドゲート１０２１が開き、ピンマルチク
ロックが几Ｓフリップフロップ１０３１をセットする。
また、ＲＳフリップフロップ１０３□は第１クロ“ツク
（第２図Ａ）１０６゜によりリセットされる。このよう
に、ＲＳフリップフロップ１０３１のセット及びリセッ
ト動作により、マルチプレクサの選択出力を制御してい
るため、出力端子１１３１に表われる出力波形は、第１
クロツク（第２図Ａ）１０６．とピンマルチクロック（
第２図Ｃ）１−１１．とにより、奇数側 ゛出力（第２
図Ｈ）１１２ｔ と偶数側出力（第２図Ｉ）１１２２
とが切り換わることになる。
（第２図Ａ）１０６゜によりリセットされる。このよう
に、ＲＳフリップフロップ１０３１のセット及びリセッ
ト動作により、マルチプレクサの選択出力を制御してい
るため、出力端子１１３１に表われる出力波形は、第１
クロツク（第２図Ａ）１０６．とピンマルチクロック（
第２図Ｃ）１−１１．とにより、奇数側 ゛出力（第２
図Ｈ）１１２ｔ と偶数側出力（第２図Ｉ）１１２２
とが切り換わることになる。
ビンマルチプレックスモードでない場合（ノーマルモー
ド）には、端子１１０□に論理ｕ Ｏｐｙが供給され、
ＲＳフリップフロップ１０３１は常にリセットされた状
態となり、マルチプレクサは奇数側出力１１２１を選択
出力し、出力端子１１３１には常に奇数側出力１１２！
のみが出力される。
ド）には、端子１１０□に論理ｕ Ｏｐｙが供給され、
ＲＳフリップフロップ１０３１は常にリセットされた状
態となり、マルチプレクサは奇数側出力１１２１を選択
出力し、出力端子１１３１には常に奇数側出力１１２！
のみが出力される。
このような論理波形生成回路で生成される論理波形を被
試験素子に印加する場合、モードにかかわらず入力され
るクロックと出力波形のタイミング関係とは所定の状態
でなければならない。
試験素子に印加する場合、モードにかかわらず入力され
るクロックと出力波形のタイミング関係とは所定の状態
でなければならない。
しかし、第１図に示した論理波形生成回路１（ｌｉｔで
は、奇数チャネル側出力波形１１２゜が、ビンマルチプ
レックスモード時にはマルチプレクサ１０５１を通過し
端子１１３１に出力され、ノーマルモード時の奇数側出
力１１２１よ゛り出力される波形は、マルチプレクサ１
ｏ５１を通過せず、そのまま端子１１３２に出力される
ため、これら２つの出力波形は、それぞれ異った遅延時
間を有することにない、ビンマルチモードの場合トノー
マルモードの場合上で、別個に２回の調整を行わなけれ
ばならない。また、ピンマルチプレックスのためのクロ
ックを余分に使用するため、それだけ波形制御も複雑と
なる。
は、奇数チャネル側出力波形１１２゜が、ビンマルチプ
レックスモード時にはマルチプレクサ１０５１を通過し
端子１１３１に出力され、ノーマルモード時の奇数側出
力１１２１よ゛り出力される波形は、マルチプレクサ１
ｏ５１を通過せず、そのまま端子１１３２に出力される
ため、これら２つの出力波形は、それぞれ異った遅延時
間を有することにない、ビンマルチモードの場合トノー
マルモードの場合上で、別個に２回の調整を行わなけれ
ばならない。また、ピンマルチプレックスのためのクロ
ックを余分に使用するため、それだけ波形制御も複雑と
なる。
本発明の・目的は、ピンマルチプレックスの制御のため
のクロック；を必要とせず、また出方波形′のタイミン
グ調整を１回で行うことが可能な波形生成器を提供する
ことにある。
のクロック；を必要とせず、また出方波形′のタイミン
グ調整を１回で行うことが可能な波形生成器を提供する
ことにある。
本発明に係る論理波形生成器は、波形制御の論理データ
が供給され、その論理データの１周期内の異なる時点で
発生する複数のクロックが入力され、上記論理データを
所望の出力波形に応じて変換・出力するデータ変換回路
と、上記変換データ及び与えられた動作・タイミングの
制御信号によって所望の出力波形を生成するシフトレジ
スタと、上記クロックに基づいて上記シフトレジスタの
動作・タイミングの制御信号を生成するシフトレジスタ
制御回路とからなるものの複数組を具備し、更に、それ
らに対して共通に、上記の各シフトレジスタから得られ
る出力波形をピンマルチプレックスして出力するように
、上記論理データのいずれか一方を当該他方ηデータ変
換回路に入力して対応するシフトレジスタに供給すると
ともに、上記両シフトレジスタ制御回路から出力される
クロックを上記出力波形に応じて上記各シフトレジスタ
に供給するビンマルチプレックス制御回路とを具備する
ようにしたものである。
が供給され、その論理データの１周期内の異なる時点で
発生する複数のクロックが入力され、上記論理データを
所望の出力波形に応じて変換・出力するデータ変換回路
と、上記変換データ及び与えられた動作・タイミングの
制御信号によって所望の出力波形を生成するシフトレジ
スタと、上記クロックに基づいて上記シフトレジスタの
動作・タイミングの制御信号を生成するシフトレジスタ
制御回路とからなるものの複数組を具備し、更に、それ
らに対して共通に、上記の各シフトレジスタから得られ
る出力波形をピンマルチプレックスして出力するように
、上記論理データのいずれか一方を当該他方ηデータ変
換回路に入力して対応するシフトレジスタに供給すると
ともに、上記両シフトレジスタ制御回路から出力される
クロックを上記出力波形に応じて上記各シフトレジスタ
に供給するビンマルチプレックス制御回路とを具備する
ようにしたものである。
なお、これを要するに、異なるチャネルの波形生成出力
側においてピンマルチプレックスヲ行つのではなく、ど
ちらか一方のチャネルの波形生成において、出力波形を
制御するデータをピンマルチプレックスに適切な形に変
換して波形生成をすることにより、ビンマルチクロック
を行つようにしたものである。
側においてピンマルチプレックスヲ行つのではなく、ど
ちらか一方のチャネルの波形生成において、出力波形を
制御するデータをピンマルチプレックスに適切な形に変
換して波形生成をすることにより、ビンマルチクロック
を行つようにしたものである。
以下、本発明の実施例を図に基づいて説明する。
第３図は、本発明に係る論理波形生成器の一実施例のブ
ロック図である。
ロック図である。
この実施例は、奇数チャネル側の波形生成回路１、偶数
チャネル側の波形生成回路２及びビンマルチプレックス
制御回路３により構成される。
チャネル側の波形生成回路２及びビンマルチプレックス
制御回路３により構成される。
奇数チャネル側の波形生成回路１け、例えば４ビツトの
シフトレジスタ３０３１．データ変換回゛は、例工ば３
ビツトのシフトレジスタ３０３□。
シフトレジスタ３０３１．データ変換回゛は、例工ば３
ビツトのシフトレジスタ３０３□。
データ変換回路３０１２１ シフトレジスタ制御回路３
０２２により構成される。
０２２により構成される。
波形生成回路１または２は、出力波形に対応した４ビツ
トまたは３ビツトのデータをデータ変換回路３０１□、
’３０１２１Ｃより作成してシフトレジスタ３０３．．
３０３２に供給し、その動作（゛プリセット、シフト）
を選択制御する制御信号とシフトレジスタ出力タイミン
グを制御するクロックとをシフトレジスタ制御回路３０
２１１３０２２により作成して、これらの制御信号及び
クロックにより、上記データをシフトレジスタ３０３１
．３０３２からシリアルに出力してピンマルチプレック
スをした場合の波形を生成・出力する。
トまたは３ビツトのデータをデータ変換回路３０１□、
’３０１２１Ｃより作成してシフトレジスタ３０３．．
３０３２に供給し、その動作（゛プリセット、シフト）
を選択制御する制御信号とシフトレジスタ出力タイミン
グを制御するクロックとをシフトレジスタ制御回路３０
２１１３０２２により作成して、これらの制御信号及び
クロックにより、上記データをシフトレジスタ３０３１
．３０３２からシリアルに出力してピンマルチプレック
スをした場合の波形を生成・出力する。
以下、この実施例の動作について、ピンマルチプレック
スモードの場合とノーマルモードの場合とについて詳細
に説明する。
スモードの場合とノーマルモードの場合とについて詳細
に説明する。
まス、ビンマルチプレックスモードの場合には、奇数チ
ャネル側のシフトレジスタ３０３１に入力される４ビツ
トデータ３１４１〜３１７１悼、奇−数チヤネル側のデ
ータ変換回路３０１１に５よ一ジ、奇数チャネル側の論
理データ３０６１、数ビットの制御データ３０７１及び
偶数チャネル側の論理データ３０６２を変換して作成さ
れる。
ャネル側のシフトレジスタ３０３１に入力される４ビツ
トデータ３１４１〜３１７１悼、奇−数チヤネル側のデ
ータ変換回路３０１１に５よ一ジ、奇数チャネル側の論
理データ３０６１、数ビットの制御データ３０７１及び
偶数チャネル側の論理データ３０６２を変換して作成さ
れる。
これらから変換されたデータ３１４１〜３１７１と出力
波形３１８１ との対応を第４図の欄１に示す。図中、
Ｆｌは奇数チャネル側の論理データ３０６１の論理値を
、Ｆ２は偶数チャネに側の論理データ３０６２の論理値
を、それぞれ表わすものであり、入力される論理データ
により論理値°′０”または“１”をとる。また、「×
」は冗長ビットであることを表わし、′０”ある”いは
１″″のどちらの論理値であってもよい。
波形３１８１ との対応を第４図の欄１に示す。図中、
Ｆｌは奇数チャネル側の論理データ３０６１の論理値を
、Ｆ２は偶数チャネに側の論理データ３０６２の論理値
を、それぞれ表わすものであり、入力される論理データ
により論理値°′０”または“１”をとる。また、「×
」は冗長ビットであることを表わし、′０”ある”いは
１″″のどちらの論理値であってもよい。
奇数チャネル側のシフトレジスタ制御回路３０２！は、
シフトレジスタ３０３１に供給するクロック３１１１及
び後述する２つのシフトレジスタの動作を選択制御する
動作選択信号３１２１を、３つＧ・クロック３０８１〜
３１０１ と数ビットの制御データ″３２０１とで作成
する。
シフトレジスタ３０３１に供給するクロック３１１１及
び後述する２つのシフトレジスタの動作を選択制御する
動作選択信号３１２１を、３つＧ・クロック３０８１〜
３１０１ と数ビットの制御データ″３２０１とで作成
する。
シフトレジスタの動作には、プリセット及びシフトの２
つがあり、ここでは上記の動作選択信号３１２１が論理
ｕＯ”のときにプリセットを、論理゛１′′のときにシ
フトを選択するものとする。
つがあり、ここでは上記の動作選択信号３１２１が論理
ｕＯ”のときにプリセットを、論理゛１′′のときにシ
フトを選択するものとする。
以下の説明では、便宜上、本モード時にＲＴＯ波形を、
奇数チャネル側の出力３１８１から得るものとする。
奇数チャネル側の出力３１８１から得るものとする。
番数チャネル側のシフトレジスタ３０３□には、データ
変換回路３０１１から第４図の欄１に示す４ビツトのデ
ータ３１４□〜３１７！が供給される。なお、第４図中
で、Ｆｌ、Ｆ２は、それぞれ奇数及び偶数チャネル側の
論理データ３０６．。
変換回路３０１１から第４図の欄１に示す４ビツトのデ
ータ３１４□〜３１７！が供給される。なお、第４図中
で、Ｆｌ、Ｆ２は、それぞれ奇数及び偶数チャネル側の
論理データ３０６．。
３０６２の値を示すものとする。例えば、データ変換回
路３０１１は、供給される奇数及び偶数チャネル側の論
理データ３０６１．３０６２が共に論理パ０″″であっ
てＲＴＯ波形を出力する場合に、上記の４ビツトのデー
タ３１４１〜３１７１が順に０′″ ｔｔｌＺＩＩＱ”
、１”となるように構成した回路であればよい。
路３０１１は、供給される奇数及び偶数チャネル側の論
理データ３０６１．３０６２が共に論理パ０″″であっ
てＲＴＯ波形を出力する場合に、上記の４ビツトのデー
タ３１４１〜３１７１が順に０′″ ｔｔｌＺＩＩＱ”
、１”となるように構成した回路であればよい。
ビンマルチプレックス制御回路３には、論理ｔｔ １
ｎのピンマルチプレックス制御信号３１，９が入力され
、ゲート３０４が開き、奇数及び偶数チャネル側のシフ
トレジスタ制御回路３０２１゜３０２□で作成されたク
ロック３１１１及び３１３（３１１２）がゲート３０５
により、オアされ、シフトレジスタ３０３１に供給され
る。このオアされたシフトレジスタクロック（シフトク
ロック）３１９□と動作選択信号３１２１との関係を第
４図の欄２に、その動作タイミングを第５図に示す。
ｎのピンマルチプレックス制御信号３１，９が入力され
、ゲート３０４が開き、奇数及び偶数チャネル側のシフ
トレジスタ制御回路３０２１゜３０２□で作成されたク
ロック３１１１及び３１３（３１１２）がゲート３０５
により、オアされ、シフトレジスタ３０３１に供給され
る。このオアされたシフトレジスタクロック（シフトク
ロック）３１９□と動作選択信号３１２１との関係を第
４図の欄２に、その動作タイミングを第５図に示す。
第４図で「−」は、クロックがシフトレジスタ制御回路
３０２１．３０２２で除去され、シフトレジスタ３０３
．．３０３７に入力されないことを示す。またｒＰＪ及
び「Ｓ」は、動作選択信号３１２１がクロックより早い
タイミングでプリセット、シフトを選択していることを
表わす。第５図に示すように、シフトクロック３１１１
゜３１１２は、Ｒ，Ｔｏ波形を出力するには不必要なり
ロック３０８１，３０８２が除去されて、オアされてい
る。また、４ビツトのデータ３１４１〜３１７１がシフ
ト名ロック３１９２に・閂期し、です−タ゛３１７１か
ら順に直列に出力されるため、出力３１８□ （第５図
）のようなピンマルチプレックスモードのＲＴＯ波形が
出力される。
３０２１．３０２２で除去され、シフトレジスタ３０３
．．３０３７に入力されないことを示す。またｒＰＪ及
び「Ｓ」は、動作選択信号３１２１がクロックより早い
タイミングでプリセット、シフトを選択していることを
表わす。第５図に示すように、シフトクロック３１１１
゜３１１２は、Ｒ，Ｔｏ波形を出力するには不必要なり
ロック３０８１，３０８２が除去されて、オアされてい
る。また、４ビツトのデータ３１４１〜３１７１がシフ
ト名ロック３１９２に・閂期し、です−タ゛３１７１か
ら順に直列に出力されるため、出力３１８□ （第５図
）のようなピンマルチプレックスモードのＲＴＯ波形が
出力される。
次に、ノーマルモードの場合には、奇数及び偶数チャネ
ル側の出力３１８１．３１８２から、それぞれ出力波形
が得られる。後述のように、４ビツトのシフトレジスタ
３０３１は、３ビツトのシフトレジスタ３０３２と同一
の動作を行うため、奇数チャネル側の動作を詳述する。
ル側の出力３１８１．３１８２から、それぞれ出力波形
が得られる。後述のように、４ビツトのシフトレジスタ
３０３１は、３ビツトのシフトレジスタ３０３２と同一
の動作を行うため、奇数チャネル側の動作を詳述する。
ノーマルモード時には、データ変換回路３０１、から第
６図の欄１に示すデータ３１４１〜３エフ１がシフトレ
ジスタ３０３１に供給される。このデータのうち最下位
ビットに入力されるデータ３１７１は、出力波形に依存
せず常に冗長なデータであり、４ビツトのシフトレジス
タ３０３、は３ビツトのシフトレジスタ３０３２と同一
の動作をする。
６図の欄１に示すデータ３１４１〜３エフ１がシフトレ
ジスタ３０３１に供給される。このデータのうち最下位
ビットに入力されるデータ３１７１は、出力波形に依存
せず常に冗長なデータであり、４ビツトのシフトレジス
タ３０３、は３ビツトのシフトレジスタ３０３２と同一
の動作をする。
ピンマルチプレックス制御回路３には、論理ｔｔ Ｏ″
′のピンマルチプレックス制御信号３１９が入力され、
ゲート３０４が閉じで、シフトレジスタ３０３１Ｋｕ奇
数チヤネル側のシフトレジメタ制御回路３０２１によシ
作成されたクロック３１１、（３１９１）が入力される
。
′のピンマルチプレックス制御信号３１９が入力され、
ゲート３０４が閉じで、シフトレジスタ３０３１Ｋｕ奇
数チヤネル側のシフトレジメタ制御回路３０２１によシ
作成されたクロック３１１、（３１９１）が入力される
。
シフトクロック３１３１と動作選択信号３１２、との関
係及び動作タイミングを、それぞれ第６図の欄２及び第
７図に示す。ＲＴＯ波形を出力する場合には、シフトク
ロック３１３１は、クロック３０９、とクロック３１０
１との論理和をとったものとなシ、クロック３０８は除
去されて゛おり、第７図に示すようなシフトクロック３
１３１と動作選択信号３１２１とにより、ＲＴＯ波形（
第７図の３１８１）を得ることが可能である。
係及び動作タイミングを、それぞれ第６図の欄２及び第
７図に示す。ＲＴＯ波形を出力する場合には、シフトク
ロック３１３１は、クロック３０９、とクロック３１０
１との論理和をとったものとなシ、クロック３０８は除
去されて゛おり、第７図に示すようなシフトクロック３
１３１と動作選択信号３１２１とにより、ＲＴＯ波形（
第７図の３１８１）を得ることが可能である。
以上の説明で示したように、本実施例においては、ピン
マルチプレックスを行う場合、出力波形を得るチャネル
側のシフトレジスタに、その出力波形として適切なデー
タ、クロックを同一チャネル側で作成・供給する。した
がって、ピンマルチプレックスモード時の出力波形と、
ノーマルモード時の出力・波形とは、同一の経路を通過
して出力されるため、“これ；ら、２．っの出力波形が
異った遅延時間を有することはない。このため、ノーマ
ルモード時とピンマルチプレックスモード時との２回に
わたって個別に出力波形のタイミング調整をする必要は
なく、調整は１回だけ行えばよい。また、ピンマルチプ
レックスを行なうだめのクロックを供給する必要がない
ため、出力波形の制御が容易になり、論理回路試験装置
全体のハードウェア量の低域という効果がある。
マルチプレックスを行う場合、出力波形を得るチャネル
側のシフトレジスタに、その出力波形として適切なデー
タ、クロックを同一チャネル側で作成・供給する。した
がって、ピンマルチプレックスモード時の出力波形と、
ノーマルモード時の出力・波形とは、同一の経路を通過
して出力されるため、“これ；ら、２．っの出力波形が
異った遅延時間を有することはない。このため、ノーマ
ルモード時とピンマルチプレックスモード時との２回に
わたって個別に出力波形のタイミング調整をする必要は
なく、調整は１回だけ行えばよい。また、ピンマルチプ
レックスを行なうだめのクロックを供給する必要がない
ため、出力波形の制御が容易になり、論理回路試験装置
全体のハードウェア量の低域という効果がある。
以上、詳細に説明したように、本発明によれば、ピンマ
ルチプレックスを行う場合にも、出力波形の通過する経
路をピンマルチプレックスを行わない場合と一致させる
ことができるので、出力波形のタイミング調整を１回で
行うことができ、ピンマルチプレックスの制御のための
クロックを削減することができ、この稲の論理波形を必
要とする各種電子装置、特に論理回路試験装置の効率向
上。
ルチプレックスを行う場合にも、出力波形の通過する経
路をピンマルチプレックスを行わない場合と一致させる
ことができるので、出力波形のタイミング調整を１回で
行うことができ、ピンマルチプレックスの制御のための
クロックを削減することができ、この稲の論理波形を必
要とする各種電子装置、特に論理回路試験装置の効率向
上。
経済化に顕著な効果が得られる。
第１図は、従来の波形生成器の一例のプロック図、第２
図は、その動作タイミングチャート、第３図は、本発明
に係る論理波形生成器の一実施例のブロック図、第４図
は、そのピンマルチモード時の出力波形とデータ及びシ
フトレジスタの動作との関係の説明図、第５図は、ピン
マルチモード時の動作タイミングチャート、第６図は、
ノーマルモード時の出力波形とデータ及びシフトレジス
タの動作との関係の説明図、第７図は、ノーマルモード
時の動作タイミングチャートである。 ３０１１．３０１２・・・データ変換回路、３０２、。 ３０２２・・・シフトレジスタ制御回路、３０３□。 ３０３２・・・シフトレジスタ、３０４・・・ピンマル
チプレックス制御回路のアンドゲート、３０５・・・同
第Ｚ図 第３図 第４図 第５図 ３１δｌ ゛ 第６ 図 第７図 ３１４ｒル３Ｉ ″１Ｂ′−一一一、 −一
図は、その動作タイミングチャート、第３図は、本発明
に係る論理波形生成器の一実施例のブロック図、第４図
は、そのピンマルチモード時の出力波形とデータ及びシ
フトレジスタの動作との関係の説明図、第５図は、ピン
マルチモード時の動作タイミングチャート、第６図は、
ノーマルモード時の出力波形とデータ及びシフトレジス
タの動作との関係の説明図、第７図は、ノーマルモード
時の動作タイミングチャートである。 ３０１１．３０１２・・・データ変換回路、３０２、。 ３０２２・・・シフトレジスタ制御回路、３０３□。 ３０３２・・・シフトレジスタ、３０４・・・ピンマル
チプレックス制御回路のアンドゲート、３０５・・・同
第Ｚ図 第３図 第４図 第５図 ３１δｌ ゛ 第６ 図 第７図 ３１４ｒル３Ｉ ″１Ｂ′−一一一、 −一
Claims (1)
- １、波形制御の論理データが供給され、その論理データ
の１周期内の異なる時点で発生する複数のクロックが入
力され、上記論理データを所望の出力波形に応じて変換
・出力するデータ変換回路と、上記変換データ及び与え
られた動作・タイミングの制御信号によって所望の出力
波形を生成するシフトレジスタと、上記クロックに基づ
いて上記シフトレジスタの動作・タイミングの制御信号
を生成するシフトレジスタ制御回路とからなるものの複
数組を具備し、更に、それらに対して共通に、上記の各
シフトレジスタから得られる出力波形をピンマルチプレ
ックスして出力するように、上記論理データのいずれか
一方を当該他方ｒデータ変換回路に入力して対応するシ
フトレジスタに供給するとともに、上記両シフトレジス
タ制御回路から出力されるクロックを上記出力波形に応
じて上記各シフトレジスタ、に供給するピンマルチブー
レックス制御回路とを具備するようにした論理波形生成
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58232813A JPH0766041B2 (ja) | 1983-12-12 | 1983-12-12 | 論理波形生成器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58232813A JPH0766041B2 (ja) | 1983-12-12 | 1983-12-12 | 論理波形生成器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60125013A true JPS60125013A (ja) | 1985-07-04 |
| JPH0766041B2 JPH0766041B2 (ja) | 1995-07-19 |
Family
ID=16945169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58232813A Expired - Lifetime JPH0766041B2 (ja) | 1983-12-12 | 1983-12-12 | 論理波形生成器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766041B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6161117A (en) * | 1998-02-13 | 2000-12-12 | Fujitsu Limited | Waveform generation device and method |
-
1983
- 1983-12-12 JP JP58232813A patent/JPH0766041B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6161117A (en) * | 1998-02-13 | 2000-12-12 | Fujitsu Limited | Waveform generation device and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0766041B2 (ja) | 1995-07-19 |
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