KR101870735B1 - Dc-dc 컨버터의 디지털 펄스폭 변조기 - Google Patents

Dc-dc 컨버터의 디지털 펄스폭 변조기 Download PDF

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Abstract

DC-DC 컨버터의 디지털 펄스폭 변조기가 개시된다. 디지털 펄스폭 변조기는, 세트(Set) 신호를 생성하는 기준펄스 생성부, 출력단자와 입력단자가 연결되어 직렬 형태의 지연 라인을 형성하는 복수의 플립플롭을 이용하여, 세트 신호를 지연시킨 복수의 지연 신호를 생성하며, 복수의 플립플롭 중 세트 신호가 입력되는 첫단 플립플롭의 입력단자와 마지막단 플립플롭의 출력단자가 연결되어 복수의 플립플롭을 통한 세트 신호의 지연을 미리 설정된 반복 횟수만큼 반복하는 신호 지연부, 복수의 지연 신호 중 어느 하나를 선택하기 위한 미리 설정된 제1 제어 신호를 출력하는 제1 카운터, 제1 제어 신호에 따라 복수의 플립플롭의 각 출력단자와 연결된 스위치를 제어하는 스위칭부, 복수의 지연 신호 중 선택된 제1 선택 지연 신호 중에서 어느 하나를 선택하기 위한 미리 설정된 제2 제어 신호를 출력하는 제2 카운터, 제2 제어 신호에 따라 스위칭부를 통해 입력받는 제1 선택 지연 신호 중 어느 하나를 선택하고, 선택된 제2 선택 지연 신호를 리셋(Reset) 신호로 출력하는 선택부 및 세트 신호와 리셋 신호에 따라 디지털 펄스폭 변조 신호를 생성하여 출력하는 변조펄스 생성부를 포함하되, 제1 선택 지연 신호는 반복에 따라 반복 횟수에 상응하는 복수개로 생성된다.

Description

DC-DC 컨버터의 디지털 펄스폭 변조기{Digital pulse width modulator for DC-DC converters}
본 발명은 DC-DC 컨버터의 디지털 펄스폭 변조기에 관한 것이다.
최근, 사물 인터넷(IoT) 및 저전력 소자들의 필요성이 크게 대두됨에 따라 저전력에서 동작하는 회로 및 그 회로에 전력을 안정적으로 공급하는 DC-DC 컨버터의 수요가 증가할 것으로 예상된다. 그래서, 저전압에서 동작하면서 높은 전력변환 효율을 가지는 회로의 필요성이 요구된다.
도 1은 종래의 아날로그 DC-DC 컨버터의 구성을 나타낸 도면이고, 도 2는 도 1의 종래의 아날로그 DC-DC 컨버터의 타이밍 다이어그램(timing diagram)을 나타낸 도면이고, 도 3은 종래의 디지털 DC-DC 컨버터의 구성을 나타낸 도면이고, 도 4는 도 3의 종래의 디지털 DC-DC 컨버터의 타이밍 다이어그램(timing diagram)을 나타낸 도면이다.
도 1 및 도 2에 도시된 바와 같이, 종래의 아날로그 DC-DC 컨버터는 아날로그 방식으로 펄스폭 변조(Pulse Width Modulation, PWM)를 수행한다. 하지만, 아날로그 DC-DC 컨버터는 저전압에서 동작하는 경우, 아날로그 컴포넌트들이 저전압에서 안정적으로 동작하지 않는 단점을 가지고 있다.
이러한 상황에서는, 도 3에 도시된 바와 같은 디지털 방식의 펄스폭 변조(DPWM: Digital Pulse Width Modulation)를 수행하는 디지털 DC-DC 컨버터가 더 효율적이다.
도 4를 참조하면, 디지털 DC-DC 컨버터의 디지털 펄스폭 변조기는 기준 펄스를 원하는 비트만큼 지연시켜 디지털 펄스폭 변조된 펄스를 생성한다.
이러한 디지털 펄스폭 변조기는 변조된 펄스의 폭의 해상도에 따라 전체 회로의 크기 및 전력소모량이 결정된다.
도 5는 종래의 디지털 펄스폭 변조기의 구성을 나타낸 도면이고, 도 6은 도 5의 종래의 디지털 펄스폭 변조기의 타이밍 다이어그램을 나타낸 도면이다.
도 5에서, 제2 클럭(CK2)은 제1 클럭(CK1)보다 64배 느린 속도를 가진다. 이를 통하여, 세트(Set) 노드에 세트 신호가 생성되고, 생성된 세트 신호는 63개의 플립플롭(DFF1~DFF63)을 하나씩 통과할 때마다 제1 클럭(CK1)에 따라 한 클럭씩 뒤로 밀리며 나타나게 된다. 이렇게 생성되는 63개 플립플롭의 펄스 중 하나가 미리 만들어진 코드에 따라 리셋(Reset) 신호로 선택이 되어서 세트 신호와 함께 전체 펄스신호를 생성시킨다. 이와 같은 도 5의 종래의 디지털 펄스폭 변조기의 동작은 도 6에 도시된 타이밍다이어그램으로 나타낼 수 있다.
이와 같은 종래의 디지털 펄스폭 변조기는 도 5에 도시된 바와 같이, 높은 해상도에 따라 많은 플립플롭을 사용한다. 도 5는, 총 6비트(총 64개의 구간)의 해상도를 가진 종래의 디지털 펄스폭 변조기를 나타낸다. 즉, 도 5의 디지털 펄스폭 변조기는 총 64개의 플립플롭을 사용하게 된다. 이는, 또한 63개의 플립플롭(DFF1~DFF63)이 각각 스위치를 통하여 하나의 노드에 연결됨으로써, 하나의 플립플롭이 동작할 때 스위치를 통하여 많은 노드에 연결되어야 함으로 각각의 플립플롭은 높은 팬아웃이 요구된다.
이와 같이, 종래의 디지털 펄스폭 변조기는 디지털의 해상도가 높아지면, 회로의 크기가 기하급수적으로 커지고, 이에 따라 전력 소모량도 많아진다. 물론, 해상도가 높아지면, 출력전압의 안정성, 즉 부하에 공급되는 전력의 안정성이 향상된다. 따라서, 회로의 크기의 큰 증가 없이 디지털 해상도를 높이거나, 동일한 해상도를 가지더라도 더 작은 회로를 사용하여 소비전력을 낮추는 기술이 필요하다.
본 발명은 해상도에 상응하는 플립플롭의 개수가 적용된 종래의 디지털 펄스폭 변조기와 동일한 해상도를 유지하면서도 플립플롭의 개수를 감소시킨 DC-DC 컨버터의 디지털 펄스폭 변조기를 제공하기 위한 것이다.
본 발명의 일 측면에 따르면, DC-DC 컨버터의 디지털 펄스폭 변조기(DPWM: Digital Pulse Width Modulator)가 개시된다.
본 발명의 실시예에 따른 디지털 펄스폭 변조기는, 세트(Set) 신호를 생성하는 기준펄스 생성부, 출력단자와 입력단자가 연결되어 직렬 형태의 지연 라인을 형성하는 복수의 플립플롭을 이용하여, 상기 세트 신호를 지연시킨 복수의 지연 신호를 생성하며, 상기 복수의 플립플롭 중 상기 세트 신호가 입력되는 첫단 플립플롭의 입력단자와 마지막단 플립플롭의 출력단자가 연결되어 상기 복수의 플립플롭을 통한 세트 신호의 지연을 미리 설정된 반복 횟수만큼 반복하는 신호 지연부, 상기 복수의 지연 신호 중 어느 하나를 선택하기 위한 미리 설정된 제1 제어 신호를 출력하는 제1 카운터, 상기 제1 제어 신호에 따라 상기 복수의 플립플롭의 각 출력단자와 연결된 스위치를 제어하는 스위칭부, 상기 복수의 지연 신호 중 선택된 제1 선택 지연 신호 중에서 어느 하나를 선택하기 위한 미리 설정된 제2 제어 신호를 출력하는 제2 카운터, 상기 제2 제어 신호에 따라 상기 스위칭부를 통해 입력받는 제1 선택 지연 신호 중 어느 하나를 선택하고, 선택된 제2 선택 지연 신호를 리셋(Reset) 신호로 출력하는 선택부 및 상기 세트 신호와 상기 리셋 신호에 따라 디지털 펄스폭 변조 신호를 생성하여 출력하는 변조펄스 생성부를 포함하되, 상기 제1 선택 지연 신호는 상기 반복에 따라 상기 반복 횟수에 상응하는 복수개로 생성된다.
상기 복수의 플립플롭은 각각 순번만큼 지연된 지연 신호를 생성하여 출력단자를 통해 출력한다.
상기 신호 지연부는, 상기 기준펄스 생성부로부터 출력된 상기 세트 신호와 상기 마지막단 플립플롭으로부터 출력된 마지막단 지연 신호를 선택적으로 상기 첫단 플립플롭으로 입력하는 멀티플렉서(multiplexer)를 포함한다.
상기 멀티플렉서는 상기 마지막단 플립플롭의 출력단자 및 상기 기준펄스 생성부의 출력단자와 각각 연결되는 두 입력단자 및 상기 첫단 플립플롭의 입력단자에 연결되는 출력단자를 포함한다.
상기 멀티플렉서에 입력되는 선택 신호는, 상기 세트 신호가 상기 복수의 플립플롭 모두를 한번 통과하는 동안에는 상기 기준펄스 생성부로부터 출력된 세트 신호가 입력되고, 상기 반복 시에는 상기 마지막단 플립플롭으로부터 출력된 상기 마지막단 지연 신호가 입력되도록 설정된다.
상기 스위칭부는 상기 제1 카운터로부터 입력되는 상기 제1 제어 신호에 따라 스위칭을 수행하여, 상기 복수의 플립플롭으로부터 출력되는 지연 신호 중 선택된 상기 제1 선택 지연 신호를 상기 선택부로 입력시킨다.
상기 스위칭부는 상기 복수의 플립플롭의 각 출력단자와 상기 선택부를 연결시키는 복수의 스위치를 구비한다.
상기 제1 카운터는 입력 펄스 신호를 카운팅하여 카운팅값을 증가시키고, 상기 증가된 카운팅값이 미리 설정된 카운팅값이 되면, 상기 미리 설정된 카운팅값을 상기 제1 제어 신호로 출력한다.
상기 제2 카운터는 상기 제1 카운터가 최대 카운팅값까지 카운팅을 수행하면, 입력 펄스 신호를 카운팅하여 카운팅값을 증가시키고, 상기 증가된 카운팅값이 미리 설정된 카운팅값이 되면, 상기 미리 설정된 카운팅값을 상기 제2 제어 신호로 출력한다.
상기 변조펄스 생성부는 상기 세트 신호의 시점부터 상기 리셋 신호 시점까지의 펄스폭을 가지는 상기 디지털 펄스폭 변조 신호를 생성한다.
본 발명의 실시에에 따른 DC-DC 컨버터의 디지털 펄스폭 변조기는, 해상도에 상응하는 플립플롭의 개수가 적용된 종래의 디지털 펄스폭 변조기와 동일한 해상도를 유지하면서도 플립플롭의 개수를 감소시킴으로써, 동일한 해상도를 가지는 종래의 디지털 펄스폭 변조기에 비하여 회로의 크기와 전력 소모량이 감소될 수 있으며, 종래의 디지털 펄스폭 변조기보다 더 높은 최대 해상도가 구현될 수 있다.
도 1은 종래의 아날로그 DC-DC 컨버터의 구성을 나타낸 도면.
도 2는 도 1의 종래의 아날로그 DC-DC 컨버터의 타이밍 다이어그램(timing diagram)을 나타낸 도면.
도 3은 종래의 디지털 DC-DC 컨버터의 구성을 나타낸 도면.
도 4는 도 3의 종래의 디지털 DC-DC 컨버터의 타이밍 다이어그램(timing diagram)을 나타낸 도면.
도 5는 종래의 디지털 펄스폭 변조기의 구성을 나타낸 도면.
도 6은 도 5의 종래의 디지털 펄스폭 변조기의 타이밍 다이어그램을 나타낸 도면.
도 7은 본 발명의 실시예에 따른 DC-DC 컨버터의 디지털 펄스폭 변조기의 구성을 개략적으로 예시하여 나타낸 도면.
도 8은 도 7의 본 발명의 실시예에 따른 DC-DC 컨버터의 디지털 펄스폭 변조기의 타이밍 다이어그램을 나타낸 도면.
본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
이하, 본 발명의 다양한 실시예들을 첨부된 도면을 참조하여 상술하겠다.
도 7은 본 발명의 실시예에 따른 DC-DC 컨버터의 디지털 펄스폭 변조기의 구성을 개략적으로 예시하여 나타낸 도면이고, 도 8은 도 7의 본 발명의 실시예에 따른 DC-DC 컨버터의 디지털 펄스폭 변조기의 타이밍 다이어그램을 나타낸 도면이다.
도 7을 참조하면, 본 발명의 실시예에 따른 DC-DC 컨버터의 디지털 펄스폭 변조기는 기준펄스 생성부(710), 신호 지연부(720), 스위칭부(730), 서머미터 업다운 카운터(thermometer up/down counter)(740), 바이너리 업다운 카운터(binary up/down counter)(750), 선택부(760) 및 변조펄스 생성부(770)를 포함한다.
기준펄스 생성부(710)는 플립플롭(DFF0)(711)을 이용하여 제1 클럭(CK1) 및 제2 클럭(CK2)로부터 세트(Set) 신호를 생성하여 출력한다. 출력된 세트 신호는 신호 지연부(720) 및 변조펄스 생성부(770)로 입력된다.
여기서, 제1 클럭 및 제2 클럭은 해상도에 상응하게 차이가 날 수 있다. 즉, 제2 클럭은 제1 클럭보다 해상도에 상응하는 만큼 느리도록 설정된다. 즉, 해상도가 N비트(2N개의 구간)인 경우, 제2 클럭은 제1 클럭보다 2N배 느리도록 설정된다. 예를 들어, 해상도가 6비트(64개의 지연 구간)인 경우, 제2 클럭은 제1 클럭보다 64배 느리도록 설정될 수 있다.
이하에서는, 이해와 설명의 편의를 위하여, 본 발명의 실시예에 따른 DC-DC 컨버터의 디지털 펄스폭 변조기의 해상도가 6비트인 경우를 예로 들어 설명하기로 한다.
신호 지연부(720)는 출력단자와 입력단자가 연결되어 직렬 형태의 지연 라인을 형성하는 복수의 플립플롭(721)을 이용하여, 입력된 세트 신호를 지연시킨 복수의 지연 신호를 생성하여 출력한다.
즉, 각 플립플롭(721)은 제1 클럭에 따라 순번만큼 지연된 지연 신호를 생성하여 출력단자를 통해 출력한다.
특히, 복수의 플립플롭(721) 중 세트 신호가 입력되는 첫단 플립플롭(DFF1)의 입력단자와 마지막단 플립플롭(DFF16)의 출력단자는 연결된다. 그래서, 신호 지연부(720)는 복수의 플립플롭(721)을 통한 세트 신호의 지연을 미리 설정된 반복 횟수만큼 반복할 수 있다.
예를 들어, 도 7에 도시된 바와 같이, 본 발명의 실시예에 따른 DC-DC 컨버터의 디지털 펄스폭 변조기는 해상도가 6비트인 경우, 신호 지연부(720)의 플립플롭(721)의 개수가 16개가 되며, 16개의 플립플롭(721)을 통한 세트 신호의 지연을 4번 반복함으로써, 64개의 지연 구간이 구현될 수 있다. 이는, 64개의 지연 구간을 구현하기 위해서 64개의 플립플롭을 이용한 종래와 비교하면, 플립플롭(721)의 개수가 1/4로 감소된다.
그리고, 신호 지연부(720)는, 기준펄스 생성부(710)로부터 출력된 세트 신호와 마지막단 플립플롭(DFF16)으로부터 출력된 마지막단 지연 신호를 선택적으로 첫단 플립플롭(DFF1)으로 입력하기 위한 멀티플렉서(multiplexer)(722)를 포함한다.
즉, 멀티플렉서(722)는 마지막단 플립플롭(DFF16)의 출력단자 및 기준펄스 생성부(710)의 출력단자와 각각 연결되는 두 입력단자를 가지며, 출력단자가 첫단 플립플롭(DFF1)의 입력단자에 연결된다.
그리고, 멀티플렉서(722)에 입력되는 선택 신호는, 세트 신호가 복수의 플립플롭(721) 모두를 한번 통과하는 동안에는 기준펄스 생성부(710)로부터 출력된 세트 신호가 입력되고, 이후 미리 설정된 반복 횟수만큼 반복 시에는 마지막단 플립플롭(DFF16)으로부터 출력된 마지막단 지연 신호가 입력되도록 설정된다.
예를 들어, 멀티플렉서(722)에 입력되는 선택 신호는 도 7에 도시된 바와 같이, 제2 클럭과 제2 클럭의 반클럭을 AND 연산한 AND 게이트의 출력값이 될 수 있다. AND 게이트의 출력값은 도 8에 타이밍 다이어그램에 도시된 바와 같이, 제2 클럭과 제2 클럭의 반클럭이 모두 하이(High)일 때, 즉, 제1 클럭의 64번 주기 중 첫번째 주기부터 16번째 주기 동안에만 하이가 되고, 나머지 주기 동안(즉, 제1 클럭의 64번 주기 중 17번째 주기부터 64번째 주기 동안)에는 로우(Low)가 된다. 그래서, 멀티플렉서(722)는 AND 게이트의 출력값이 하이일 때, 세트 신호와 마지막단 지연 신호 중 세트 신호를 선택하여 출력하고, AND 게이트의 출력값이 로우일 때, 마지막단 지연 신호를 선택하여 출력하도록 설정될 수 있다.
스위칭부(730)는 서머미터 업다운 카운터(740)로부터 입력되는 제1 제어 신호에 따라 스위칭을 수행하여, 복수의 플립플롭(721) 중 어느 하나로부터 출력되는 지연 신호를 선택부(760)로 입력시킨다.
즉, 스위칭부(730)는 도 7에 도시된 바와 같이, 복수의 플립플롭(721)의 각 출력단자와 선택부(760) 사이에 복수의 플립플롭(721)의 각 출력단자와 선택부(760)를 연결시키는 복수의 스위치를 구비하며, 각 스위치는 서머미터 업다운 카운터(740)로부터 복수의 비트값을 제1 제어 신호로 입력받은 XOR 게이트의 출력값에 따라 온오프(ON/OFF) 스위칭될 수 있다.
서머미터 업다운 카운터(740)는 복수의 플립플롭(721)으로부터 출력되는 지연 신호 중 어느 하나를 선택하기 위한 미리 설정된 제1 제어 신호를 출력한다. 즉, 서머미터 업다운 카운터(740)는 제3 클럭(CK3)에 따라 입력 펄스 신호를 카운팅하여 카운팅값을 증가시키고, 증가된 카운팅값이 미리 설정된 카운팅값이 되면, 미리 설정된 카운팅값을 제1 제어 신호로 출력할 수 있다.
신호 지연부(720)에 의하여 복수의 플립플롭(721)을 통한 세트 신호의 지연이 미리 설정된 반복 횟수만큼 반복됨에 따라 복수의 플립플롭(721)으로부터 출력되는 지연 신호 중 서머미터 업다운 카운터(740)에 의하여 선택된 제1 선택 지연 신호는 미리 설정된 반복 횟수만큼 복수개가 생성될 수 있다.
바이너리 업다운 카운터(750)는 복수개의 제1 선택 지연 신호 중 어느 하나를 선택하기 위한 미리 설정된 제2 제어 신호를 출력한다. 즉, 바이너리 업다운 카운터(750)는 서머미터 업다운 카운터(740)가 최대 카운팅값까지 카운팅을 수행하면, 입력 펄스 신호를 카운팅하여 카운팅값을 증가시키고, 증가된 카운팅값이 미리 설정된 카운팅값이 되면, 미리 설정된 카운팅값을 제2 제어 신호로 출력할 수 있다.
선택부(760)는 바이너리 업다운 카운터(750)로부터 입력되는 제2 제어 신호에 따라 스위칭부(730)를 통해 입력받는 복수개의 제1 선택 지연 신호 중 어느 하나를 선택하고, 선택된 제2 선택 지연 신호를 리셋(Reset) 신호로 변조펄스 생성부(770)로 출력한다.
변조펄스 생성부(770)는 기준펄스 생성부(710)로부터 입력된 세트 신호와 선택부(760)로부터 입력되는 리셋 신호에 따라 디지털 펄스폭 변조(DPWM: Digital Pulse Width Modulation) 신호를 생성하여 출력한다.
즉, 변조펄스 생성부(770)는 세트 신호의 시점부터 리셋 신호 시점까지의 펄스폭을 가지는 디지털 펄스폭 변조 신호를 생성할 수 있다.
이하에서는, 이와 같은 구성을 가진 본 발명의 실시예에 따른 DC-DC 컨버터의 디지털 펄스폭 변조기의 동작에 대하여 도 8을 참조하여 보다 상세히 설명하기로 한다.
본 발명의 실시예에 따른 디지털 펄스폭 변조기는 기준펄스 생성부(710)를 통해 세트 신호를 생성하고, 생성된 세트 신호를 신호 지연부(720)의 하나의 플립플롭(721)을 통해 하나의 제1 클럭만큼 지연시킨다. 하나의 플립플롭(721)을 통해 지연된 세트 신호는 다음 플립플롭(721)에 입력되어 다시 제1 클럭만큼 추가 지연된다. 이러한 과정이 미리 설정된 플립플롭(721)의 개수만큼 반복되어, 복수의 플립플롭(721)으로부터 지연 횟수가 다른 복수의 지연 신호가 출력된다.
이러한 반복을 위한 플립플롭(721)의 개수는 디지털 펄스폭 변조기의 해상도에 따라 결정된다.
종래에는, 해상도가 N비트일 때 2N-1개의 플립플롭을 이용하여 2N-1개의 지연 신호가 생성되었다. 이렇게 생성된 2N-1개의 지연 신호 중 어느 하나가 미리 설정된 디지털 코드에 의하여 선택되고, 선택된 지연 신호를 리셋 신호로 하여 세트 신호와 리셋 신호가 조합되어 디지털 펄스폭 변조 신호가 생성되었다.
반면에, 본 발명의 실시예에 따른 디지털 펄스폭 변조기는, 종래의 디지털 코드를 서머미터 코드 및 바이너리 코드의 2종류로 나누어 사용함으로써, 종래보다 신호 지연부(720)의 플립플롭(721)의 개수를 감소시킬 수 있다.
즉, 미리 설정된 상위 비트의 개수를 M이라고 하면, 서머미터 업다운 카운터(740)가 출력하는 제1 제어 신호는 서머미터 코드를 이용한 2N-M개의 하위 비트로 구성되고, 바이너리 업다운 카운터(750)가 출력하는 제2 제어 신호는 바이너리 코드를 이용한 M개의 상위 비트로 구성된다.
예를 들어, 전술한 바와 같이 해상도 N비트가 6비트일 때, 상위 비트의 개수 M을 2라고 설정하면, 도 7에 도시된 바와 같이, 신호 지연부(720)의 플립플롭(721)의 개수는 16개가 되고, 이에 맞추어 스위칭부(730), 서머미터 업다운 카운터(740), 바이너리 업다운 카운터(750) 및 선택부(760)가 구성될 수 있다.
도 7을 참조하면, 4비트 해상도에 해당하는 16개의 플립플롭(721)은 총 지연 횟수가 다른 16개의 지연 신호를 생성한다. 그리고, 각 플립플롭(721)으로부터 출력되는 지연 신호인 RE-1 ~ RE-16 신호들 중 어느 하나를 선택하는 것은 서머미터 코드에 의하여 이루어진다.
마지막단 플립플롭(DFF16)으로부터 출력된 마지막단 지연 신호는 다시 첫단 플립플롭(DFF1)으로 입력된다. 이러한 과정이 4번 반복되면, 도 8에 도시된 바와 같이, 각 플립플롭(721)으로부터 출력되는 지연 신호 중 서머미터 업다운 카운터(740)에 의하여 선택된 제1 선택 지연 신호(RE-3)는 제2 클럭의 한 주기당 4개가 출력된다.
제2 클럭의 한 주기당 4개가 출력되는 선택된 제1 선택 지연 신호(RE-3) 중 어느 하나를 선택하는 것은 바이너리 코드에 의하여 이루어지고, 4개의 제1 선택 지연 신호(RE-3) 중 선택된 제2 선택 지연 신호가 리셋 신호(RESET)로 출력된다. 4개의 제1 선택 지연 신호(RE-3) 중 각 바이너리 코드에 의하여 선택되는 제2 선택 지연 신호는 하기 표와 같이 결정될 수 있다.
Figure 112017075981237-pat00001
서머미터 코드가 계속 증가하여 최하위 비트부터 최상위 비트까지 모두 1이 되면, 바이너리 코드는 그 다음 제3 클럭에 하나씩 증가하며, 서머미터 코드는 전체 비트가 모두 0이 된다. 이와 같은 서머미터 코드(T1~T16)와 바이너리 코드(B1~B2)의 증가는 하기 표와 같이 나타낼 수 있다.
T1 T2 T3 …… T16 B1 B2
1 0 0 …… 0 0 0
1 1 0 …… 0 0 0
…… …… …… …… …… …… ……
1 1 1 …… 1 0 0
0 0 0 …… 0 1 0
1 0 0 …… 0 1 0
…… …… …… …… …… …… ……
1 1 1 …… 1 1 0
0 0 0 …… 0 0 1
정리하면, 본 발명의 실시예에 따른 디지털 펄스폭 변조기는 6비트 해상도를 가지는 경우, 64구간이 먼저 4개 구간으로 나뉘고, 나뉜 4개 구간 각각이 16개의 구간으로 나뉠 수 있다. 16개 구간은 16개의 플립플롭을 통해 16개의 지연 신호가 생성되고, 마지막단 플립플롭(DFF16)으로부터 출력된 마지막단 지연 신호가 다시 첫단 플립플롭(DFF1)으로 입력되는 과정이 3번 반복되어 각 플립플롭이 총 4번의 지연 신호를 생성함으로써, 전체 64구간에 대한 지연 신호가 생성될 수 있다. 이때, 본 발명의 실시예에 따른 디지털 펄스폭 변조기는 16개 구간에 대해서는 서머미터 코드를 이용하여 16개의 지연 신호 중 하나를 선택하고, 4개 구간에 대해서는 바이너리 코드를 이용하여 4개의 지연 신호 중 하나를 선택할 수 있다.
상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
710: 기준펄스 생성부
720: 신호 지연부
730: 스위칭부
740: 서머미터 업다운 카운터(thermometer up/down counter)
750: 바이너리 업다운 카운터(binary up/down counter)
760: 선택부
770: 변조펄스 생성부

Claims (10)

  1. DC-DC 컨버터의 디지털 펄스폭 변조기(DPWM: Digital Pulse Width Modulator)에 있어서,
    세트(Set) 신호를 생성하는 기준펄스 생성부;
    출력단자와 입력단자가 연결되어 직렬 형태의 지연 라인을 형성하는 복수의 플립플롭을 이용하여, 상기 세트 신호를 지연시킨 복수의 지연 신호를 생성하며, 상기 복수의 플립플롭 중 상기 세트 신호가 입력되는 첫단 플립플롭의 입력단자와 마지막단 플립플롭의 출력단자가 연결되어 상기 복수의 플립플롭을 통한 세트 신호의 지연을 미리 설정된 반복 횟수만큼 반복하는 신호 지연부;
    상기 복수의 지연 신호 중 어느 하나를 선택하기 위한 미리 설정된 제1 제어 신호를 출력하는 제1 카운터;
    상기 제1 제어 신호에 따라 상기 복수의 플립플롭의 각 출력단자와 연결된 스위치를 제어하는 스위칭부;
    상기 복수의 지연 신호 중 선택된 제1 선택 지연 신호 중에서 어느 하나를 선택하기 위한 미리 설정된 제2 제어 신호를 출력하는 제2 카운터;
    상기 제2 제어 신호에 따라 상기 스위칭부를 통해 입력받는 제1 선택 지연 신호 중 어느 하나를 선택하고, 선택된 제2 선택 지연 신호를 리셋(Reset) 신호로 출력하는 선택부; 및
    상기 세트 신호와 상기 리셋 신호에 따라 디지털 펄스폭 변조 신호를 생성하여 출력하는 변조펄스 생성부를 포함하되,
    상기 제1 선택 지연 신호는 상기 반복에 따라 상기 반복 횟수에 상응하는 복수개로 생성되는 것을 특징으로 하는 디지털 펄스폭 변조기.
  2. 제1항에 있어서,
    상기 복수의 플립플롭은 각각 순번만큼 지연된 지연 신호를 생성하여 출력단자를 통해 출력하는 것을 특징으로 하는 디지털 펄스폭 변조기.
  3. 제1항에 있어서,
    상기 신호 지연부는, 상기 기준펄스 생성부로부터 출력된 상기 세트 신호와 상기 마지막단 플립플롭으로부터 출력된 마지막단 지연 신호를 선택적으로 상기 첫단 플립플롭으로 입력하는 멀티플렉서(multiplexer)를 포함하는 것을 특징으로 하는 디지털 펄스폭 변조기.
  4. 제3항에 있어서,
    상기 멀티플렉서는 상기 마지막단 플립플롭의 출력단자 및 상기 기준펄스 생성부의 출력단자와 각각 연결되는 두 입력단자 및 상기 첫단 플립플롭의 입력단자에 연결되는 출력단자를 포함하는 것을 특징으로 하는 디지털 펄스폭 변조기.
  5. 제3항에 있어서,
    상기 멀티플렉서에 입력되는 선택 신호는, 상기 세트 신호가 상기 복수의 플립플롭 모두를 한번 통과하는 동안에는 상기 기준펄스 생성부로부터 출력된 세트 신호가 입력되고, 상기 반복 시에는 상기 마지막단 플립플롭으로부터 출력된 상기 마지막단 지연 신호가 입력되도록 설정되는 것을 특징으로 하는 디지털 펄스폭 변조기.
  6. 제1항에 있어서,
    상기 스위칭부는 상기 제1 카운터로부터 입력되는 상기 제1 제어 신호에 따라 스위칭을 수행하여, 상기 복수의 플립플롭으로부터 출력되는 지연 신호 중 선택된 상기 제1 선택 지연 신호를 상기 선택부로 입력시키는 것을 특징으로 하는 디지털 펄스폭 변조기.
  7. 제1항에 있어서,
    상기 스위칭부는 상기 복수의 플립플롭의 각 출력단자와 상기 선택부를 연결시키는 복수의 스위치를 구비하는 것을 특징으로 하는 디지털 펄스폭 변조기.
  8. 제1항에 있어서,
    상기 제1 카운터는 입력 펄스 신호를 카운팅하여 카운팅값을 증가시키고, 상기 증가된 카운팅값이 미리 설정된 카운팅값이 되면, 상기 미리 설정된 카운팅값을 상기 제1 제어 신호로 출력하는 것을 특징으로 하는 디지털 펄스폭 변조기.
  9. 제1항에 있어서,
    상기 제2 카운터는 상기 제1 카운터가 최대 카운팅값까지 카운팅을 수행하면, 입력 펄스 신호를 카운팅하여 카운팅값을 증가시키고, 상기 증가된 카운팅값이 미리 설정된 카운팅값이 되면, 상기 미리 설정된 카운팅값을 상기 제2 제어 신호로 출력하는 것을 특징으로 하는 디지털 펄스폭 변조기.
  10. 제1항에 있어서,
    상기 변조펄스 생성부는 상기 세트 신호의 시점부터 상기 리셋 신호 시점까지의 펄스폭을 가지는 상기 디지털 펄스폭 변조 신호를 생성하는 것을 특징으로 하는 디지털 펄스폭 변조기.


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