KR20040007271A - Ｄｃ-ｄｃ 변환기 - Google Patents

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KR20040007271A
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Abstract

본 발명은 넓은 부하 영역에서 고효율을 유지하는 동시에, 경부하 조건 하에서도 출력 전압 신호의 응답성을 저하시키지 않는 것을 목적으로 한다.
DC-DC 변환기는 제1 피드백 제어 방식인 PWM 제어와 제2 피드백 제어 방식인 PFM 제어 중 어느 하나로 전환 가능하도록 구성되어, 부하(LOAD)를 흐르는 부하 전류가 소정의 값을 넘어서 작아지는 영역에서는 PFM 제어를 선택하는 동시에, 부하(LOAD)에 공급되는 전압 레벨이 변화할 때는 부하 전류의 크기에 관계없이 PWM 제어를 선택하도록 구성되어 있다. 여기서, PWM 제어와 PFM 제어에서는 회로 동작이 다르기 때문에 DC-DC 변환기에는 전환 신호(PWM/PFM)가 필요하게 된다. 따라서 PWM/PFM 결정 회로(10)에서 생성된 전환 신호(PWM/PFM)를 사용하여, 발진 회로(OSC1)의 동작 모드와 멀티플렉서 회로(Mux1, Mux2)의 입력을 전환시킨다.

Description

ＤＣ-ＤＣ 변환기 {DC-DC CONVERTER}
본 발명은 반도체 스위치를 On/Off하여, 소정의 전압 레벨로 변환된 직류 전압을 부하에 공급하는 DC-DC 변환기에 관한 것이며, 특히 출력 전압이 변화되는 경우에도 반도체 스위치의 스위칭 손실을 감소시키도록 한 DC-DC 변환기에 관한 것이다.
반도체 스위치를 On/Off하여 직류 전압을 변환하는 DC-DC 변환기는 부하에 공급되는 출력 전압을 일정한 목표값에 유지시키도록 반도체 스위치를 On/Off하는 피드백 제어를 행하고 있다. 이 경우에, 부하 전류가 정격 전류의 20∼30% 이하가 되면 반도체 스위치의 On/Off에 의한 전압 변환 효율이 극단적으로 낮아지게 된다. 따라서, 경부하(輕負荷)일 경우에도 전압 변환 효율을 저하시키지 않기 위해서는, 부하 전류의 감소에 대응하여 스위칭 주파수를 저하시킴으로써 스위칭에 따르는 손실을 감소시키는 방법이 알려져 있다.
종래부터, DC-DC 변환기에 있어서의 피드백 제어 방식에는 PWM(펄스폭 변조; Pulse Width Modulation)나 PFM(펄스 주파수 변조; Pulse Frequency Modulation) 등의 방식이 알려져 있다. 또한, 예컨대 일본 특허 공개 평11-155281, 특허 공개 2001-112251, 특허 공개 2001-157446 등의 공보에는 부하 전류의 감소에 따라 스위칭 주파수를 내림으로써 넓은 부하 영역에서 높은 효율을 유지하는 PFM 제어 방식을 PWM 제어 방식에 병용하는 DC-DC 변환기에 대하여 개시하고 있다.
맨 처음으로, DC-DC 변환기의 PWM 제어에 관해서 설명한다.
도 29는 PWM 제어 방식의 강압 DC-DC 변환기의 일례를 도시한 회로도이다.
이 DC-DC 변환기는 입력 전원 전압(Vin)을 소정의 전압 레벨로 변환하여 부하(LOAD)에 공급하는 것으로, 오류 증폭기(Amp1), 위상 보상용 콘덴서(C1), 위상 보상용 저항(R1), 피드백 저항(R2, R3), 발진 회로(OSC2), 펄스폭 변조용 비교기(Cmp1), 출력용의 P채널(Pch) 트랜지스터(MOSFET)(P1), N채널(Nch) 트랜지스터(MOSFET)(N1), 초크 코일(L), 드라이브 회로(Dr1, Dr2) 및 평활 콘덴서(smoothing capacitor)(Cout)를 포함한다.
PWM 제어 방식의 강압 DC-DC 변환기는, 출력 전압 신호(Vout)를 결정하는 출력 전압 제어 신호(Vcont)에 대하여 DC-DC 변환기의 출력 전압 신호(Vout)를 저항으로 분압하여 얻은 피드백 신호(Vfb)가 같게 되도록 동작한다. 예컨대 출력 전압 신호(Vout)의 분압을 행하는 피드백 저항(R2와 R3)의 저항값이 같은 경우, 출력 전압 신호(Vout)는 출력 전압 제어 신호(Vcont)의 2배의 전압값이 된다.
오류 증폭기(연산 증폭기)(Amp1)에는 출력 전압 제어 신호(Vcont)가 플러스 입력 단자에 접속되고, 피드백 신호(Vfb)가 마이너스 입력 단자에 공급된다. 또한, 오류 증폭기(Amp1)는 위상 보상용의 저항(R1)과 콘덴서(C1)를 사용하여 적분 회로를 형성하고 있다. 오류 증폭기 출력 신호(Verr)와 발진 회로(OSC2)로부터 출력되는 삼각파 신호(Vosc2)는 각각 펄스폭 변조용 비교기(Cmp1)에 입력된다. Pch 트랜지스터(P1)의 소스 및 드레인은 각각 입력 전원 전압(Vin)과 초크 코일(L) 과 접속되어, 드라이브 회로(Dr1)에 의해 게이트가 구동된다. Nch 트랜지스터(N1)는 접지 전위(GND)와 초크 코일(L)에 접속되어, 드라이브 회로(Dr2)에 의해 게이트가 구동된다. 초크 코일(L)과 평활 콘덴서(Cout)에 의해 직류화된 출력 전압 신호(Vout)는 부하(LOAD)에 공급된다.
이어서, DC-DC 변환기의 PWM 제어 동작에 관해서 설명한다.
펄스폭 변조용 비교기(Cmp1)에는 미리 정해진 주파수로 발진하는 발진 회로(OSC2)로부터 출력되는 삼각파 신호(Vosc2)와 오류 증폭기 출력 신호(Verr)가 입력되어, 펄스폭 변조 신호(Vcmp)가 드라이브 회로(Dr1, Dr2)에 대하여 출력된다. 펄스폭 변조 신호(Vcmp)가 Low일 때 Pch 트랜지스터(P1)가 On 되며, High일 때 Nch 트랜지스터(N1)가 On 된다. Pch 트랜지스터(P1)와 Nch 트랜지스터(N1)의 게이트가 동시에 On 하여 입력 전원 전압(Vin)으로부터 접지 전위(GND)를 향해서 관통 전류가 흐르지 않도록, 각각 드라이브 회로(Dr1, Dr2)에서는 타이밍을 조정한다.
Pch 트랜지스터(P1)의 On 기간에는, 입력 전원 전압(Vin)으로부터 초크 코일(L)을 통해 평활 콘덴서(Cout)에 전하가 유입되어, 이 기간 동안 초크 코일(L)을 흐르는 전류값이 증가하게 된다. 한편, Nch 트랜지스터(N1)의 On 기간에는 접지 전위(GND)로부터 평활 콘덴서(Cout)에 전하를 보내, 이 기간동안 초크 코일(L)을 흐르는 전류값은 감소한다. 출력 전압 신호(Vout)를 피드백 저항(R2, R3)으로 분압하여 생성한 피드백 신호(Vfb)가 출력 전압 제어 신호(Vcont)와 동시에 오류 증폭기(Amp1)에 입력되는 것에 의해, Vfb=Vcont가 되도록 피드백 제어가 작동한다.
이 피드백 제어에 관해서 도 30에 도시한 동작 파형을 이용하여 구체적으로 설명한다. 도 30의 (a), (b)는 강압 DC-DC 변환기에 있어서의 PWM 제어의 동작 파형을 도시한 파형도이다.
여기서, Pch 트랜지스터(P1)의 On 기간을 ton, Nch 트랜지스터(N1)의 off 기간을 toff라고 하면,
Vout / Vin = ton / (ton + toff)
의 관계가 있다. 이하에서는, 이 {ton/(ton+toff)}를 듀티비(duty ratio)라고 한다.
여기서, 오류 증폭기 출력 신호(Verr)가 도 30(a)의 상태로부터 동도(b)에 도시한 바와 같은 상태로 저하되는 경우를 생각하자. 부하(LOAD)에 흐르는 전류(부하 전류)가 변동하여 출력 전압 신호(Vout)가 상승한 경우, 출력 전압 신호(Vout)를 저항으로 분압하여 얻는 피드백 신호(Vfb)도 상승한다. 그 결과 오류 증폭기 출력 신호(Verr)는 저하되므로, Pch 트랜지스터(P1)의 On 기간(ton)이 감소하고 Nch 트랜지스터(N1)의 On 기간(toff)이 증가하여, 출력 전압 신호(Vout)의 전압값을 낮추게 한다. DC-DC 변환기에 있어서의 피드백 제어가 이와 같이 작동하기 때문에, 부하(LOAD)에 흐르는 전류가 변화되더라도 출력 전압 신호(Vout)를 일정하게 유지하게 된다.
이어서, PFM 제어 방식에 관해서 설명한다.
도 31은 PFM 제어 방식의 DC-DC 변환기의 일례를 도시한 회로도이다. 이 DC-DC 변환기는 오류 증폭기(Amp1), 위상 보상용 콘덴서(C1), 위상 보상용 저항(R1), 피드백 저항(R2, R3), 발진 회로(OSC3), 펄스폭 변조용 비교기(Cmp1), 원샷 회로(Oneshot), 출력용의 Pch 트랜지스터(MOSFET)(P1), 다이오드(D1), 초크 코일(L), 드라이브 회로(Dr1) 및 평활 콘덴서(Cout)로 구성되어 있다.
도 29에 도시한 회로와 같이, DC-DC 변환기의 출력 전압 신호(Vout)를 저항으로 분압하여 얻은 피드백 신호(Vfb)가 외부로부터 주어지는 출력 전압 제어 신호(Vcont)에 대하여 같아지도록 동작한다. 예컨대 출력 전압 신호(Vout)의 분압을 행하는 피드백 저항(R2와 R3)의 저항치가 같은 경우, 출력 전압 신호(Vout)는 출력 전압 제어 신호(Vcont)의 2배의 전압값이 된다.
오류 증폭기(Amp1)에는 출력 전압 제어 신호(Vcont)가 플러스 입력 단자에 접속되고, 피드백 신호(Vfb)가 마이너스 입력 단자에 접속되어 있다. 또한, 오류 증폭기(Amp1)는 위상 보상용의 저항(R1)과 콘덴서(C1)를 이용한 적분 회로를 형성하고 있다. 오류 증폭기 출력 신호(Verr)와 발진 회로(OSC3)로부터 출력되는 삼각파 신호(Vosc3)는 각각 펄스폭 변조용 비교기(Cmp1)에 입력된다. 또한, 오류 증폭기 출력 신호(Verr)는 발진 회로(OSC3)에도 입력된다. Pch 트랜지스터(P1)의 소스 및 드레인은 각각 입력 전원 전압(Vin)과 초크 코일(L)과 접속되어, 드라이브 회로(Dr1)에 의해 게이트가 구동된다. Pch 트랜지스터(P1)의 게이트 신호에는 원샷 회로(Oneshot)에서 출력되는 펄스 신호(Vpls)가 사용된다. 원샷 회로(Oneshot)는 펄스폭 변조 신호(Vcmp)의 하강 변화점을 트리거(trigger)로 하여, 일정 시간폭의 펄스 신호(Vpls)를 생성한다. 환류 다이오드(regeneration diode)(D1)는 접지 전위(GND)와 초크 코일(L)과의 사이에 접속된다. 초크 코일(L)과 평활 콘덴서(Cout)에 의해 직류화된 출력 전압 신호(Vout)는 부하(LOAD)에 공급된다.
출력 전압 제어 신호(Vcont)의 전압값을 올린 경우 오류 증폭기 출력 신호(Verr)가 상승하여, 발진 회로(OSC3)로부터 출력되는 삼각파 신호(Vosc3)의 발진 주파수는 상승한다. 이 결과, Pch 트랜지스터(P1)의 스위칭 주파수가 증가하기 때문에 초크 코일(L)을 통하여 평활 콘덴서(Cout)에 유입되는 전류는 증가하고 출력 전압 신호(Vout)는 상승한다. 이와 같이, PFM 제어 방식에 있어서도 출력 전압 제어 신호(Vcont)의 전압값에 따라서 출력 전압 신호(Vout)의 크기가 피드백 제어된다.
도 32는 DC-DC 변환기에 있어서의 PFM 제어의 동작 파형을 도시한 파형도이다.
동도의 (a)에는 펄스폭 변조용 비교기(Cmp1)에 입력되는 오류 증폭기 출력 신호(Verr)와 삼각파 신호(Vosc3)를 도시하고 있다. 발진 회로(OSC3)로부터는 오류 증폭기 출력 신호(Verr)에 따른 주파수를 갖는 삼각파 신호(Vosc3)가 입력된다.
동도의 (b)에는 펄스폭 변조 신호(Vcmp)를 도시하고 있다. 펄스폭 변조용 비교기(Cmp1)에서는 입력된 오류 증폭기 출력 신호(Verr)와 삼각파 신호(Vosc3)가 비교되어, 펄스폭 변조 신호(Vcmp)를 원샷 회로(Oneshot)에 출력한다.
동도의 (c)에는 원샷 회로(Oneshot)에서 출력되는 펄스 신호(Vpls)를 도시하고 있다. 펄스 신호(Vpls)는 펄스폭 변조 신호(Vcmp)의 하강 신호를 트리거로 하여, 일정한 시간폭(tpulse)의 펄스로서 드라이브 회로(Dr1)에 출력된다. 이 펄스 신호(Vpls)가 Low인 기간에 Pch 트랜지스터(P1)는 드라이브 회로(Dr1)에 의해 On 되기 때문에, 초크 코일(L)에는 입력 전원 전압(Vin)으로부터 Pch 트랜지스터(P1)를 통하여 전류가 유입된다.
동도의 (d)에는 초크 코일(L)에 흐르는 전류 파형을 도시하고 있다. 이 코일전류(IL)는 Pch 트랜지스터(P1)가 On한 후, 0으로부터 (Vin - Vout)/L의 시간에 대한 기울기로 전류값이 증가한다. Pch 트랜지스터(P1)가 Off한 후, 초크 코일(L)에는 접지 전위(GND)에서 환류 다이오드(D1)를 통하여 전류가 흐른다. 이 때의 전류값은 Vout/L의 시간에 대한 기울기로 감소한다.
출력 전압 신호(Vout)를 피드백 저항(R2, R3)으로 분압함으로써 생성한 피드백 신호(Vfb)는 출력 전압 제어 신호(Vcont)와 동시에 오류 증폭기(Amp1)에 입력된다. 그 결과, Vfb=Vcont가 되도록 피드백 제어가 작동한다.
출력 전압 신호(Vout)는 실제로는 평활 콘덴서(Cout)로부터 부하(LOAD)에 유출되는 전류와, 초크 코일(L)을 통해 평활 콘덴서(Cout)에 유입되는 전류의 합에 의해서 결정되기 때문에, 양자가 같아지도록 피드백 제어가 행해지고 있다. 즉, 부하 전류가 감소한 경우에는 출력 전압 신호(Vout)가 상승하고, 출력 전압 신호(Vout)를 저항으로 분압하여 얻은 피드백 신호(Vfb)도 상승한다. 그 때문에 오류 증폭기 출력 신호(Verr)가 저하되어, 삼각파 신호(Vosc3)의 발진 주파수를 저하시킨다. 이 결과, Pch 트랜지스터(P1)의 스위칭 주파수가 감소하기 때문에, 초크 코일(L)을 통해 평활 콘덴서(Cout)에 유입되는 전류가 감소한다.
이와 같이 하여, PFM 제어 방식의 DC-DC 변환기에 있어서도 피드백 제어가 작동하여, 부하 전류가 변화되더라도 출력 전압 신호(Vout)를 일정하게 유지할 수 있다.
한편, 최근에는 출력 전압을 고속으로 변화시키면서 DC-DC 변환기를 사용하고자 하는 요망이 증대되고 있다. 종래의 DC-DC 변환기에서는 고정된 기준 전압을바탕으로 일정한 출력 전압을 생성하는 것이었지만, 고정된 기준 전압 대신에, 예컨대 변화하는 외부 입력 전압을 기준 전압으로서 부여하여, 이 기준 전압에 따라 DC-DC 변환기의 출력 전압을 변화시키는 회로 방식이 요구되고 있다.
예컨대, W-CDMA 방식의 휴대 전화기에 사용되는 전력 증폭기에 있어서는 휴대 전화기에 내장한 전원의 소비 전력을 억제할 필요가 있다. 따라서, 휴대 전화기와 전파의 송수신을 행하는 기지국과의 거리가 가까울 때에는 송신 전력을 작게 억제하는 등, 전력 증폭기에 공급하는 전원 전압도 필요한 송신 전력의 크기에 따라서 바꾸도록 하고 있다.
이러한 광범위한 입력 전압 변동 및 부하 변동에 대응하여 출력 전압을 안정적으로 제어 가능하게 하기 위해서, 특허 문헌 1{특허 공개 2001-258245호 공보(단락번호〔0008〕내지〔0011〕, 도 1)}에는 광범위한 입력 전압 변동 및 부하 변동에 따르도록 일차측 구동 회로의 스위칭 방식을 시비율(time ratio) 변조 방식 또는 주파수 변조 방식으로 전환하도록 한 변환기의 발명이 개시되어 있다.
또한, 도 29의 오류 증폭기(Amp1), 저항(R1), 콘덴서(C1)로 구성되는 적분 회로에 관해서는, Vcont가 계단형으로 변동하면 그것이 오류 증폭기(Amp1)의 출력에 직접 영향을 줘 오버슈트(overshoot)를 생기게 하는 것이 특허 문헌 2{특허 공개 2002-78326호 공보(단락번호〔0004〕내지〔0005〕, 도 11, 도 12)}에 나타나 있다.
이와 같이, PWM/PFM 전환 기능을 갖는 DC-DC 변환기에서는 일반적으로 폭넓은 부하 영역에서 고효율을 유지하면서, 출력 전압 신호(Vout)를 일정하게 유지할 수 있는 것으로 알려져 있다. 그러나 경부하 조건 하에서 기준 전압으로서 입력되는 출력 전압 제어 신호(Vcont)가 급격히 변화되는 경우가 있는 바, DC-DC 변환기를 일률적으로 PFM 제어에 의해서 동작시키면, 이러한 변화에 대한 출력 전압 신호(Vout)의 응답성이 나빠진다.
이 출력 전압 신호(Vout)의 응답성에 관해서 더욱 설명하기로 한다.
도 33은 PFM 제어에 있어서 출력 전압 신호(Vout)가 변화되는 모습을 도시한 신호 파형도이다. 동도의 (a)에 도시한 바와 같이, 출력 전압 제어 신호(Vcont)를 시각 t1에서 올리고, 시각 t3에서 내린다. 이러한 출력 전압 제어 신호(Vcont)의 변동에 따라 출력 전압 신호(Vout)도 전위(Vout1)로부터 전위 Vout2까지 시간 Tr1에 걸쳐 상승하고, 전위 Vout2로부터 전위(Vout1)까지 시간 Tf1에 걸쳐 하강한다{동도의 (b)}. 평활 콘덴서(Cout)에 의해 형성된 출력 용량에 대한 전류량은, 출력 전압 신호(Vout)의 증감에 따라 평활 콘덴서(Cout)의 전하가 증감하기 위한 전류와, 부하 전류의 합이다. 여기서는, 설명을 간단하게 하기 위해서 동도의 (c)에 도시한 바와 같이 부하 전류는 출력 전압 신호(Vout)의 크기에 관계없이 일정한 것으로 한다. 또한 동도의 (d)에 도시한 바와 같이, 평활 콘덴서(Cout)의 전하가 증감하기 때문에 전류의 유입과 유출이 생긴다.
그런데, PFM 제어의 경우는 동도의 (e)의 코일 전류 파형에 도시한 바와 같이, 전류값의 증감을 스위칭 주파수의 증감으로 제어하고 있기 때문에 PWM 제어와는 달리 급격한 변화에는 대응할 수 없다는 문제가 있었다.
또한, 전술한 W-CDMA 방식의 휴대 전화기에서는 전원 전압의 변화 시간으로서 수 십 ㎲가 요구되고 있다. 그러나, 전압이 하강하는 타이밍(시각 t3으로부터 시각 t4)에는 마이너스 방향으로 전류를 흐르게 할 수 없기 때문에 부하(LOAD)에 전류를 흘리는 것 외에는 평활 콘덴서(Cout)의 전하를 방출하는 수단이 없고, 부하 전류가 작은 경우에는 전위(Vout2)로부터 전위(Vout1)까지 출력 전압 신호(Vout)를 감소시키기 위해 필요한 시간 Tf1이 매우 길어져 이러한 요구에 부응할 수 없다는 문제가 있었다.
본 발명의 제1 목적은, 넓은 부하 영역에서 고효율을 유지하는 동시에, 경부하 조건 하에서도 출력 전압 신호의 응답성을 저하시키지 않는 DC-DC 변환기를 제공하는 것에 있다.
본 발명의 제2 목적은, 출력 전압 제어 신호에 계단형의 변동이 있더라도 출력 전압 신호에 오버슈트가 생기지 않도록 하는 DC-DC 변환기를 제공하는 것에 있다.
본 발명의 제3의 목적은, PWM/PFM 전환시에 발생하는 언더슈트, 오버슈트를 억제하여, 그 절대값을 작게 하는 동시에 지속 시간의 단축을 가능하게 하는 DC-DC 변환기를 제공하는 것에 있다.
도 1은 본 발명의 DC-DC 변환기의 일례를 도시한 회로도.
도 2는 도 1의 DC-DC 변환기에 있어서의 멀티플렉서 회로의 구체적인 구성예를 도시한 회로도.
도 3은 도 1의 DC-DC 변환기에 있어서의 발진 회로의 구체적인 구성예를 도시한 회로도.
도 4는 도 3의 발진 회로에서 출력되는 삼각파 신호를 도시한 신호 파형도.
도 5는 도 1의 DC-DC 변환기에 있어서의 PWM/PFM 결정 회로의 구체적인 구성예를 도시한 회로도.
도 6은 도 5의 PWM/PFM 결정 회로에 있어서의 부하 변동 및 출력 전압 변화에 대한 전환 신호(PWM/PFM)의 관계를 도시한 도면.
도 7은 도 5의 PWM/PFM 결정 회로에 있어서의 부하 판정 회로의 구체적인 구성예를 도시한 회로도.
도 8은 도 7의 부하 판정 회로에서의 각 부분의 동작 신호 파형을 도시한 도면.
도 9는 도 5의 PWM/PFM 결정 회로에 있어서의 출력 전압 변화 검출 회로의 구체적인 구성예를 도시한 회로도.
도 10은 도 9의 출력 전압 변화 검출 회로에 있어서의 각 부분의 동작 신호 파형을 도시한 도면.
도 11은 도 9와는 별도의 출력 전압 변화 검출 회로의 구체적인 구성예를 도시한 회로도.
도 12는 도 11의 출력 전압 변화 검출 회로에 있어서의 각 부분의 동작 신호 파형을 도시한 도면.
도 13은 부하 전류가 급격히 변동한 경우의 출력 전압 변화 검출 회로에 있어서의 각 부분의 동작 신호 파형을 도시한 도면.
도 14는 도 1의 DC-DC 변환기를 PWM 제어하는 경우의 출력 전압 신호가 변화되는 모습을 도시한 신호 파형도.
도 15는 도 1의 DC-DC 변환기의 경부하 조건 하에서의 출력 전압의 변화를 도시한 파형도.
도 16은 도 1의 DC-DC 변환기에 있어서의 부하 전류의 급격히 변하는 시간에서의 출력 전압의 변화를 도시한 파형도.
도 17은 별도의 DC-DC 변환기의 일례를 도시한 회로도.
도 18은 도 17의 DC-DC 변환기에 있어서의 감산 회로의 구체적인 구성예를 도시한 회로도.
도 19는 도 17의 DC-DC 변환기에 있어서의 발진 회로의 구체적인 구성예를 도시한 회로도.
도 20은 도 19의 발진 회로에서 출력되는 삼각파 신호를 도시한 신호 파형도.
도 21은 도 1의 DC-DC 변환기를 삼각파 신호(Vosc1)에 기초하여 PWM 제어하는 경우의 오류 증폭기 출력 신호와 출력 전압 신호와의 관계를 도시한 도면.
도 22는 도 1의 DC-DC 변환기를 삼각파 신호(Vosc1)에 기초하여 PFM 제어하는 경우의 오류 증폭기 출력 신호와 발진 주파수와의 관계를 도시한 도면.
도 23은 도 1의 DC-DC 변환기에 있어서의 오류 증폭기 출력 신호에 대한 PFM 제어와 PWM 제어에서의 동작점을 설명하는 도면.
도 24는 도 1의 DC-DC 변환기를 PFM 제어로부터 PWM 제어로 전환하는 과정에서 생기는 언더슈트를 설명하는 도면.
도 25는 도 1의 DC-DC 변환기를 PWM 제어로부터 PFM 제어로 전환하는 과정에서 생기는 오버슈트를 설명하는 도면.
도 26은 도 17의 DC-DC 변환기를 삼각파 신호(Vosc2)에 기초하여 PFM 제어하는 경우의 오류 증폭기 출력 신호와 발진 주파수와의 관계를 도시한 도면.
도 27은 도 17의 DC-DC 변환기에 있어서의 오류 증폭기 출력 신호에 대한 PFM 제어와 PWM 제어에서의 동작점을 설명하는 도면.
도 28은 도 17의 DC-DC 변환기에 있어서의 오류 증폭기 출력 신호에 대한 PFM 제어와 PWM 제어에서의 동작점을 설명하는 도면.
도 29는 종래의 PWM 제어 방식의 강압 DC-DC 변환기의 일례를 도시한 회로도.
도 30은 도 29의 강압 DC-DC 변환기에 있어서의 PWM 제어의 동작 파형을 도시한 파형도.
도 31은 PFM 제어의 DC-DC 변환기의 일례를 도시한 회로도.
도 32는 PFM 제어의 DC-DC 변환기에 있어서의 동작 파형을 도시한 파형도.
도 33은 PFM 제어에 있어서 출력 전압 신호가 변화되는 모습을 도시한 신호 파형도.
<도면의 주요부분에 대한 부호의 설명>
Amp1: 오류 증폭기(error amplifier)
R1: 위상 보상용 저항
C1: 위상 보상용 콘덴서
R2, R3: 피드백 저항
OSC1, OSC2, OSC3: 발진 회로
Cmp1: 펄스폭 변조용 비교기
P1: Pch 트랜지스터(MOSFET)
L: 초크 코일(choke coil)
Dr1, Dr2: 드라이브 회로(driver circuit)
N1: Nch 트랜지스터(MOSFET)
Cout: 평활 콘덴서(smoothing capacitor)
LOAD: 부하
Oneshot: 원샷 회로(one-shot circuit)
Mux1, Mux2, Mux3, Mux4: 멀티플렉서 회로
D1, D2: 환류 다이오드(regeneration diode)
10: PWM/PFM 결정 회로
Vfb: 피드백 신호
Vcont: 출력 전압 제어 신호
Vout: 출력 전압 신호
Verr: 오류 증폭기 출력 신호
Vosc1, Vosc2, Vosc3: 삼각파 신호
Vlosc: 하한값
Vhosc: 상한값
Vin: 입력 전원 전압
PWM/PFM: 전환 신호
Vcmp: 펄스폭 변조 신호
Vr2: 기준 전압 신호
Vsub: 차신호
fosc: 발진 주파수
fosch: 상한 주파수값
foscl: 하한 주파수값
IL: 코일 전류
Iout: 부하 전류
상기 제1 목적을 달성하기 위해서 반도체 스위치를 On/Off하여, 소정의 전압 레벨로 변환된 직류 전압을 부하에 대하여 공급하는 DC-DC 변환기가 제공된다. 이 DC-DC 변환기는 적어도 제1 피드백 제어 방식과 제2 피드백 제어 방식 중 어느 하나로 전환 가능하게 구성되어, 상기 부하를 흐르는 부하 전류가 소정의 값을 넘어서 작아지는 영역에서는 상기 제2 피드백 제어 방식을 선택하는 동시에, 상기 부하에 공급되는 전압 레벨이 변화할 때는 상기 부하 전류의 크기에 관계없이 상기 제1 피드백 제어 방식을 선택하는 것이다.
본 발명의 DC-DC 변환기에서는 출력 전압이 변화할 경우 부하 상태에 관계없이 PWM 제어를 하게 함으로써 출력 용량의 충전 및 방전 전류를 짧은 기간에 증감할 수 있고, 출력 전압의 천이 시간을 단축할 수 있다.
또한, 반도체 스위치를 On/Off하여, 소정의 전압 레벨로 변환된 직류 전압을 부하에 대하여 공급하는 DC-DC 변환기에 있어서, 상기 반도체 스위치의 스위칭 주파수를 규정하는 삼각파 신호를 생성하는 발진 수단과, 기준 전압으로서 공급되는 출력 전압 제어 신호의 전압과 상기 부하에 공급한 전압 레벨에 따라서 피드백되는 검출 전압의 차전압을 증폭하는 증폭 수단과, PWM 제어 방식 혹은 PFM 제어 방식 중 어느 하나의 피드백 제어 방식으로 전환하여 상기 발진 수단의 삼각파 신호와 상기 증폭 수단의 차전압을 비교하는 동시에, 상기 반도체 스위치를 On/Off하는 구동용 펄스 신호의 펄스폭을 변조하는 펄스폭 변조 제어 수단과, 상기 펄스폭 변조 제어 수단의 피드백 제어 방식을 전환할 때에, 상기 부하에 흐르는 부하 전류가 소정의 값을 넘어서 작아지는 영역에서는 상기 PFM 제어 방식을 선택하는 동시에, 상기 부하에 공급되는 전압 레벨이 변화할 때는 상기 부하 전류의 크기에 관계없이 상기 PWM 제어 방식을 선택하는 제어 방식 선택 수단을 구비하는 것을 특징으로 한다.
상기 증폭 수단은 동작점이 고정된 제1 아날로그 증폭 회로와, 동작점이 고정된 제2 아날로그 증폭 회로의 직렬 접속에 의해 구성되며, 또한 상기 제1 아날로그 증폭 회로를 차동 증폭 회로로 하는 것에 의해 상기 제2 목적을 달성할 수 있다.
또한 상기 발진 수단은, 상기 제어 방식 선택 수단에 의해 상기 PFM 제어 방식이 선택되어 있는 경우에는, 상기 증폭 수단으로 증폭된 차전압과 동전위로 설정되는 노드와 상기 제1 기준 전압으로 설정되는 노드를 접속하는 제1 저항 회로에 흐르는 전류의 크기에 비례하는 발진 주파수를 갖는 삼각파 신호를 생성하고, 상기 제어 방식 선택 수단에 의해 상기 PWM 제어 방식이 선택되어 있는 경우에는, 제2 기준 전압과 접지 전위를 접속하는 제2 저항 회로에 흐르는 전류의 크기에 비례하는 발진 주파수를 갖는 삼각파 신호를 생성하는 것에 의해 상기 제3의 목적을 달성할 수 있다(청구항 9의 발명).
이하, 본 발명의 실시예에 관해서 도면을 참조하여 설명한다.
제1 실시예
도 1은 본 발명의 DC-DC 변환기의 일례를 도시한 회로도이다.
이 DC-DC 변환기는 입력 전원 전압(Vin)을 소정의 전압 레벨로 변환하여 부하(LOAD)에 공급하는 것으로, 오류 증폭기(연산 증폭기)(Amp1), 위상 보상용 콘덴서(C1), 위상 보상용 저항(R1), 피드백 저항(R2, R3), 발진 회로(OSC1), 펄스폭 변조용 비교기(Cmp1), 원샷 회로(Oneshot), 멀티플렉서 회로(Mux1, Mux2), 드라이브 회로(Dr1, Dr2), 출력용의 Pch 트랜지스터(MOSFET)(P1), Nch트랜지스터(MOSFET)(N1), 초크 코일(L), 다이오드(D2), 평활 콘덴서(Cout), 및 PWM/PFM 결정 회로(10)를 포함한다.
PWM/PFM 결정 회로(10)에는 입력 전원 전압(Vin), 드라이브 회로(Dr1)로부터 출력되는 게이트 신호(Gp1), 전압 신호(Lx), 오류 증폭기 출력 신호(Verr), 펄스폭 변조 신호(Vcmp), 출력 전압 제어 신호(Vcont) 및 출력 전압 신호(Vout)가 공급되어, 제어 방식을 전환하기 위한 전환 신호(PWM/PFM)를 출력한다.
오류 증폭기(Amp1)에는 출력 전압 제어 신호(Vcont)가 플러스 입력 단자에 접속되고, 출력 전압 신호(Vout)를 저항(R2, R3)으로 분압하여 생성한 피드백 신호(Vfb)가 마이너스 입력 단자에 접속되어 있다. 오류 증폭기(Amp1)는 위상 보상용 저항(R1)과 위상 보상용 콘덴서(C1)를 사용하여 적분 회로를 형성한다. 오류 증폭기(Amp1)로부터의 오류 증폭기 출력 신호(Verr)는 펄스폭 변조용 비교기(Cmp1)의 마이너스 입력 단자와 발진 회로(OSC1)의 입력 단자에 공급되고 있다. 또한, 발진 회로(OSC1)로부터 출력되는 삼각파 신호(Vosc1)는 펄스폭 변조용 비교기(Cmp1)의 플러스 입력 단자에 입력된다.
펄스폭 변조용 비교기(Cmp1)의 펄스폭 변조 신호(Vcmp)는 원샷 회로(Oneshot) 및 멀티플렉서 회로(Mux1, Mux2)의 입력 단자「1」에 공급된다. 또한, 원샷 회로(Oneshot)의 출력은 멀티플렉서 회로(Mux1)의 입력 단자「0」에 접속된다. 또한 멀티플렉서 회로(Mux2)의 입력 단자「0」은 접지되어 있다. 멀티플렉서 회로(Mux1, Mux2)의 출력 단자「OUT」는 각각 드라이브 회로(Dr1)와 드라이브 회로(Dr2)를 통해 Pch 트랜지스터(P1)와 Nch 트랜지스터(N1)의 게이트에 공급된다.또, 멀티플렉서 회로(Mux1, Mux2)의 제어 입력 단자「s」에는 PWM/PFM 결정 회로(10)로부터 전환 신호(PWM/PFM)가 공급된다.
출력용의 Pch 트랜지스터(P1)의 소스 및 드레인은 각각 입력 전원 전압(Vin)과 초크 코일(L)에 접속되어, 드라이브 회로(Dr1)에 의해 게이트가 구동된다. Nch 트랜지스터(N1)는 접지 전위(GND)와 초크 코일(L)에 접속되어, 드라이브 회로(Dr2)에 의해 게이트가 구동된다. 초크 코일(L)과 평활 콘덴서(Cout)에 의해 직류화된 출력 전압 신호(Vout)는 부하(LOAD)에 공급되고, 또한 저항으로 분압되어 피드백 신호(Vfb)를 생성한다. 발진 회로(OSC1)에는 오류 증폭기 출력 신호(Verr)와 동시에 PWM/PFM 결정 회로(10)로부터의 전환 신호(PWM/PFM)가 입력되어, 이 전환 신호(PWM/PFM)의 High, Low에 따라서 발진 동작 모드를 다르게 하고 있다. 또한 드라이브 회로(Dr1)에의 입력 신호는 전환 신호(PWM/PFM)의 High, Low에 따라서 펄스폭 변조 신호(Vcmp) 혹은 원샷 회로(Oneshot)의 출력 중 어느 하나로 전환된다. 드라이브 회로(Dr2)에의 입력 신호는 전환 신호(PWM/PFM)의 High, Low에 따라서 펄스폭 변조 신호(Vcmp) 혹은 접지 전위(GND)로 전환된다.
이 DC-DC 변환기는 제1 피드백 제어 방식인 PWM 제어와 제2 피드백 제어 방식인 PFM 제어 중 어느 하나로 전환 가능하게 구성되어, 부하(LOAD)를 흐르는 부하 전류가 소정의 값을 넘어서 작아지는 영역에서는 PFM 제어를 선택하는 동시에, 부하(LOAD)에 공급되는 전압 레벨이 변화할 때는 부하 전류의 크기에 관계없이 PWM 제어를 선택하도록 구성되어 있다. 여기서, PWM 제어와 PFM 제어에서는 회로 동작이 다르기 때문에 DC-DC 변환기에는 전환 신호(PWM/PFM)가 필요하다. 따라서PWM/PFM 결정 회로(10)에서 생성된 전환 신호(PWM/PFM)를 사용하여 발진 회로(OSC1)의 동작 모드와 멀티플렉서 회로(Mux1, Mux2)의 입력을 전환하고 있다.
또, PWM 제어 동작시의 전환 신호(PWM/PFM)를 High로 한다. 또한, 도 1에 있어서 멀티플렉서 회로(Mux1, Mux2)는 각각 동일한 회로 구성이다.
도 2는 도 1의 DC-DC 변환기에 있어서의 멀티플렉서 회로의 구체적인 구성예를 도시한 회로도이다.
도 2에 있어서 입력 단자(21)에는 제1 입력 신호「1」이, 입력 단자(22)에는 제2 입력 신호「0」이 공급된다. P10, P11은 Pch 트랜지스터(MOSFET)이며, N10, N11은 Nch 트랜지스터(MOSFET)이며, 이들은 2조의 아날로그 스위치를 구성하고 있다. 입력 단자(23)는 각각 Nch 트랜지스터(N10)와 Pch 트랜지스터(P11)의 게이트에 접속되고, 여기에는 각각 설정 신호「s」가 공급된다. 또한, 입력 단자(23)는 인버터 회로(inv1)를 통해 각각 Nch 트랜지스터(N11)와 Pch 트랜지스터(P10)의 게이트에 접속되어 있다.
여기서, 도 2에 도시한 멀티플렉서 회로에서는 입력 단자(23)에 공급되는 설정 신호「s」가 High일 때 Nch 트랜지스터(N10)와 Pch 트랜지스터(P10)가 도통하여, 입력 단자(21)에 공급된 입력 신호「1」이 출력 신호「out」로서 출력된다. 이 때, Nch 트랜지스터(N11)와 Pch 트랜지스터(P11)가 Off함으로써 입력 단자(22)의 입력 신호「0」은 차단된다. 반대로 설정 신호「s」가 Low일 때에는, 입력 단자(22)에 공급된 입력 신호「0」이 출력 신호「out」로서 출력된다.
도 3은 도 1의 DC-DC 변환기에 있어서의 발진 회로의 구체적인 구성예를 도시한 회로도이다.
이 발진 회로(OSC1)는 연산 증폭기(Amp2), 멀티플렉서 회로(Mux3), 비교기(Cmp2, Cmp3), Pch 트랜지스터(MOSFET)(P3∼P7), Nch 트랜지스터(MOSFET)(N4∼N7),저항(R4), NOR 게이트(NOR1, NOR2) 및 콘덴서(C3)를 포함한다.
도 3에 있어서 이 발진 회로(OSC1)를 구성하는 연산 증폭기(Amp2)의 마이너스 입력에는, 셀렉트 단자(S)로의 입력 신호 전압에 따라서 내부 기준 전압(Vrosc) 혹은 입력 단자(in)로부터의 오류 증폭기 출력 신호(Verr) 중 어느 한쪽이 멀티플렉서 회로(Mux3)로부터 인가된다. 멀티플렉서 회로(Mux3)는 도 2에서 설명한 멀티플렉서 회로(Mux1, Mux2)와 동일한 기능을 갖는다. 이 멀티플렉서 회로(Mux3)에서는, 셀렉트 단자(S)에 공급되는 전환 신호(PWM/PFM)가 PWM 모드일 때는 내부 기준 전압(Vrosc)을 출력하고, PFM 모드일 때는 오류 증폭기 출력 신호(Verr)를 출력한다.
연산 증폭기(Amp2)와 Pch 트랜지스터(P3), 저항(R4)의 구성에 의해, PWM 모드일 때에 저항(R4)에 흐르는 전류(I3)의 크기는 Vrosc/R4가 되고, PFM 모드일 때에는 Verr/R4가 된다. 또한, Pch 트랜지스터(P4)와 Pch 트랜지스터(P3)는 게이트로의 입력이 공통이며, 게이트와 소스 사이의 전압이 같기 때문에, Pch 트랜지스터(P4)의 드레인 전류(I4)는 저항(R4)에 흐르는 전류(I3)에 Pch 트랜지스터(P4)와 Pch 트랜지스터(P3)의 게이트폭/게이트 길이의 비를 곱한 값이 된다. 이것은 다른 트랜지스터를 흐르는 전류(I5, I6, I7)에 대해서도 마찬가지로 성립한다. Pch 트랜지스터(P7) 및 Nch 트랜지스터(N7)의 게이트에는 RS 플립플롭을 구성하는 NOR 게이트(NOR2)가 접속되어, 그 출력 신호(Vc)가 공급된다. RS 플립플롭의 출력 신호(Vc)가 High일 때 Nch 트랜지스터(N7)가 On, Pch 트랜지스터(P7)가 Off이기 때문에 콘덴서(C3)로부터 Nch 트랜지스터(N7, N6)의 경로를 통해 전류(I7)가 방전된다. RS 플립플롭의 출력 신호(Vc)가 Low일 때 Nch 트랜지스터(N7)가 Off, Pch 트랜지스터(P7)가 On이기 때문에 콘덴서(C3)에 Pch 트랜지스터(P6, P7)의 경로를 통해 전류(I6)가 충전된다.
콘덴서(C3)의 충전 전압으로서 출력되는 삼각파 신호(Vosc1)의 전위는, Vhosc>Vlosc의 관계에 있는 내부 기준 전압이 각각 입력되는 2개의 비교기(Cmp2, Cmp3)에 의해서 감시된다. 즉, RS 플립플롭의 출력 신호(Vc)가 Low일 때 삼각파 신호(Vosc1)의 전위가 오르게 되고, 그것이 내부 기준 전압(Vhosc)을 넘은 시점에서 비교기(Cmp2)의 출력이 High로 되어 출력 신호(Vc)가 High로 변한다. 그 후 삼각파 신호(Vosc1)의 전위가 내려가고, 그것이 내부 기준 전압(Vlosc)보다 낮아진 시점에서 비교기(Cmp3)의 출력이 High로 되어 출력 신호(Vc)는 다시 Low가 된다.
도 4에 삼각파 신호(Vosc1)의 신호 파형을 도시한다.
이 삼각파 신호(Vosc1)의 전위는 하한값을 Vlosc, 상한값을 Vhosc이라고 할 때, 그 전위 상승의 주기(Tr)는,
Tr = C3 ×(Vhosc - Vlosc) / I6
이 된다. 또한, 마찬가지로 전위 하강의 주기(Tf)는,
Tf = C3 ×(Vhosc - Vlosc) / I7
으로 나타낼 수 있다. 여기서 전류(I6, I7)는 전류(I3)의 크기와 비례 관계에 있다. 따라서, 삼각파 신호(Vosc1)의 발진 주파수(fosc)는 저항(R4)의 크기, 내부 기준 전압(Vrosc) 혹은 입력 단자(in)에 인가되는 오류 증폭기 출력 신호(Verr)의 전압값을 바꾸는 것에 의해 각각 조정하는 것이 가능하다.
도 5는 도 1의 DC-DC 변환기에 있어서의 PWM/PFM 결정 회로(10)의 구체적인 구성예를 도시한 회로도이다.
PWM/PFM 결정 회로(10)에서는 DC-DC 변환기의 피드백 제어 방식을 PWM 제어와 PFM 제어 중 어느 하나로 결정한다. 그러기 위해서는, 접속되는 부하(LOAD)의 크기의 정도와, 출력 전압 신호(Vout)의 변화가 필요한지 여부에 대한 판정을 해야 한다. 여기서, PWM/PFM 결정 회로(10)는 부하 판정 회로(51), 출력 전압 변화 검출 회로(52), NOR 게이트(NOR3, NOR4) 및 OR 게이트(OR1)를 포함한다.
부하 판정 회로(51)에는 입력 전원 전압(Vin), 드라이브 회로(Dr1)로부터 출력되는 게이트 신호(Gp1), 전압 신호(Lx), 오류 증폭기 출력 신호(Verr) 및 펄스폭 변조 신호(Vcmp)가 공급되어, 임계치(Uth, Lth)에 기초하여 2개의 펄스 신호(out_ov, out_ud)를 출력한다. 이 임계치(Uth)는 PFM 제어로부터 PWM 제어로 옮길 때에 부하(LOAD)의 크기의 판정 기준이 되고, 임계치(Lth)는 PWM 제어로부터 PFM 제어로 옮길 때의 기준이 된다. 여기서, 부하 판정 회로(51)에서의 안정적인 동작을 보장하기 위해, 2개의 임계치는 Uth > Lth와 같은 히스테리시스(hysteresis) 특성을 갖게 하고 있다. 부하(LOAD)가 임계치(Uth)를 넘으면 펄스 신호(out_ov)가 High가 되어, NOR 게이트(NOR3, NOR4)로 구성되는 RS 플립플롭의 작용에 의해서 판정 신호(req1)가 High로 유지된다. 또한, 부하(LOAD)가임계치(Lth)보다 낮으면 펄스 신호(out_ud)가 High가 되어, 판정 신호(req1)가 Low로 유지된다.
출력 전압 변화 검출 회로(52)에는 출력 전압 제어 신호(Vcont) 및 출력 전압 신호(Vout)가 공급되어, 출력 전압 제어 신호(Vcont)의 변화가 있었던 시점으로부터 실제로 출력 전압 신호(Vout)의 변화가 수렴하는 시점까지 판정 신호(req2)를 High로 유지한다. 이들 판정 신호(req1)와 판정 신호(req2)는 OR 게이트(OR1)에 입력되고, 여기에서 생성된 논리 OR 신호가 전환 신호(PWM/PFM)로서 출력된다. 따라서 부하 조건 혹은 출력 전압의 변화 중 어느 하나에 의해 PWM 동작이 필요할 때에 이 전환 신호(PWM/PFM)는 High가 된다.
도 6은 PWM/PFM 결정 회로(10)에 있어서의 부하 변동 및 출력 전압 변화에 대한 전환 신호(PWM/PFM)의 관계를 도시한 도면이다.
PWM/PFM 결정 회로(10)에서는 부하(LOAD)가 경부하이고, 또한 출력 전압 신호(Vout)의 변화가 없다고 판단되었을 때에만 전환 신호(PWM/PFM)가 Low가 되어, DC-DC 변환기에서 PFM 제어가 선택된다.
도 7은 도 5의 PWM/PFM 결정 회로에 있어서의 부하 판정 회로(51)의 구체적인 구성예를 도시하는 회로도이다.
부하 판정 회로(51)에서는 부하(LOAD)의 크기를 출력용의 Pch 트랜지스터(P1)에 흐르는 전류(Ip)로 판단한다. 이 전류(Ip)를 측정하기 위해서 감지용의 Pch 트랜지스터(Ps)를 설치하고 있으며, 이는 Pch 트랜지스터(P1)의 게이트에의 입력과 드레인을 공통으로 한다. 이 Pch 트랜지스터(Ps)의 소스는 전류 감지용 저항(Rs)을 통해 입력 전원 전압(Vin)에 접속된다. Pch 트랜지스터(P1)에 전류(Ip)가 흐르면 Pch 트랜지스터(Ps)에 전류(Is)가 흐른다. 이 때 전류 감지용 저항(Rs)에 생기는 전압 강하가 트랜지스터(Ps)의 게이트와 소스 사이의 전압에 대하여 충분히 작아지도록 설정함으로써, 전류(Is)는 전류(Ip)에 비례하는 값이 된다. 전류(Is)에 의해 변화되는 소스 전압(Vs)은 비교기(Cmp5)의 마이너스 입력 단자에 공급되고, 내부 전압원(Es1)은 입력 전원 전압(Vin)과 비교기(Cmp5)의 플러스 입력 단자 사이에 삽입된다. 그 결과, 소스 전압(Vs)은 비교기(Cmp5)에 있어서 내부 기준 전압(Vin-Vos1)과 비교된다. 여기서, 비교기(Cmp5)의 출력 전압을 Icmp로 한다.
이 출력 전압(Icmp)은 리셋 단자가 장착된 D 플립플롭(DFF1)의 리셋 단자(R)에 입력된다. D 플립플롭(DFF1)은 펄스폭 변조용 비교기(Cmp1)로부터의 펄스폭 변조 신호(Vcmp)의 하강으로 High를 받아들이도록 구성되고, 그 출력(Q1)은 펄스폭 변조 신호(Vcmp)의 상승으로 후단의 D 플립플롭(DFF2)에 받아들여진다. D 플립플롭(DFF2)으로부터의 출력(Q2)과, 출력(Q2)을 지연 회로(dly1)에 의해 지연시킨 후 반전시킨 신호의 AND 논리 신호가 AND 게이트(AND1)에 의해 형성되어, 펄스 신호(out_ud)로서 출력된다.
또한, 오류 증폭기 출력 신호(Verr)는 비교기(Cmp4)를 이용하여 내부 기준 전압(Vrov)과 비교된다. 이 비교기(Cmp4)에는 지연 회로(dly2)와 AND 게이트(AND2)가 접속되어, 지연 회로(dly2)에 의해 지연한 신호의 반전 신호와 비교기(Cmp4) 자신의 출력과의 AND 논리 신호가 AND 게이트(AND2)로부터 펄스 신호(out_ov)로서 출력된다.
이어서, 이 부하 판정 회로(51)의 동작에 관해서 설명한다.
도 8은 도 7의 부하 판정 회로(51)의 동작 파형을 도시한 도면이다. 여기서는, 부하 전류가 감소하여 PWM 제어로부터 PFM 제어로 옮기는 경우를 나타내고 있다.
동도의 (a)는 오류 증폭기 출력 신호(Verr)와 삼각파 신호(Vosc1)의 변화를 도시하고 있다. 여기서는, Vosc1 > Verr일 때 출력단의 Nch 트랜지스터(N1)가 On하고, Vosc1 < Verr일 때 출력단의 Pch 트랜지스터(P1)가 On한다.
동도의 (b)는 초크 코일(L)에 흐르는 코일 전류(IL)의 변화를 도시하고 있다. 코일 전류(IL)는 Pch 트랜지스터(P1)가 On하고 있을 때에 증가하고, Nch 트랜지스터(N1)가 On하고 있을 때에는 감소한다. 도면의 좌측에 도시된 파형은 부하 전류가 큰 경우이며, 우측에 도시된 파형은 부하 전류가 작은 경우이다. 모두 부하 전류는 시간과 함께 감소하고 있다.
동도의 (c)는 Pch 트랜지스터(Ps)의 소스와 전류 감지용 저항(Rs)의 접속점에서의 소스 전압(Vs) 변화를 도시하고 있다. 이 소스 전압(Vs)은 Pch 트랜지스터(P1)를 흐르는 전류(Ip)에 따른 전압값으로 되어 있다. Nch 트랜지스터(N1)가 On인 기간에는 전류 감지용 저항(Rs)에 전류가 발생하지 않기 때문에, 소스 전압(Vs)은 입력 전원 전압(Vin)을 유지한다. Pch 트랜지스터(P1)가 On하여 전류(Ip)가 증가함에 따라서 소스 전류(Is)도 증가하여 소스 전압(Vs)은 저하된다.
동도의 (d)는 비교기(Cmp5)의 출력 전압(Icmp)의 변화를 도시하고 있다. 동도의 (b) 내지 (d)에 도시한 바와 같이, 초크 코일(L)에 흐르는 코일 전류(IL)가 Il1로부터 Ih1로 증가하는 타이밍 T1에서는 소스 전압(Vs)이 A1로부터 B1로 저하되고, 코일 전류(IL)가 Il2로부터 Ih2로 증가하는 타이밍 T2에서는 소스 전압(Vs)이 A2로부터 B2로 저하된다. 그리고 소스 전압(Vs)은 내부 기준 전압(Vin - Vos1)과 비교되어, 소스 전압(Vs)이 낮아질 때에는 출력 전압(Icmp)이 High가 된다. 즉, 소스 전압(Vs)이 A1로부터 B1로 옮기는 타이밍 T1에서는, 내부 기준 전압(Vos1)을 넘은 곳에서 출력 전압(Icmp)이 High가 된다. 그러나, 소스 전압(Vs)이 A2로부터 B2로 옮기는 타이밍 T2에서는 내부 기준 전압(Vos1)을 넘지 않기 때문에 출력 전압(Icmp)은 Low를 유지한 그대로이다.
동도의 (e), (f), (g), (h)는 각각 펄스폭 변조 신호(Vcmp)의 신호 파형, D 플립플롭(DFF1)의 출력(Q1), D 플립플롭(DFF2)의 출력(Q2), 펄스 신호(out_ud)를 도시하고 있다.
D 플립플롭(DFF1)은 펄스폭 변조 신호(Vcmp)의 각 펄스의 하강 타이밍에 High를 받아들여, 출력 전압(Icmp)의 High 레벨에서 리셋되기 때문에, 출력 전압(Icmp)이 더 이상 High가 되지 않는 시점에서 출력(Q1)은 High를 유지한다. D 플립플롭(DFF1)의 출력(Q1)은 또한 펄스폭 변조 신호(Vcmp)의 상승에 있어서 D 플립플롭(DFF2)에서 받아들여져, 출력(Q2)으로서 출력된다. 출력(Q2)의 상승시에 펄스 신호(out_ud)가 출력된다.
이와 같이 부하 전류가 시간과 동시에 감소해 나가는 경우, Pch트랜지스터(P1)를 흐르는 전류(Ip)의 피크값이 어느 소정의 레벨(Lth)보다 낮으면 펄스 신호(out_ud)가 출력된다.
이어서, 부하 전류가 늘어남에 따라 펄스 신호(out_ov)에 의해서 PFM 제어로부터 PWM 제어로 옮기는 경우에 관해서 설명한다. PFM 제어 동작의 상태로 부하(LOAD)가 무거워지면, 오류 증폭기 출력 신호(Verr)를 높게 하여 스위칭 주파수를 올리도록 피드백 제어가 작동한다. 도 7에 도시한 부하 판정 회로(51)로부터 알 수 있는 바와 같이, 오류 증폭기 출력 신호(Verr)의 전압값이 높아져 내부 기준 전압(Vrov)을 넘으면, 비교기(Cmp4)의 출력이 High로 변한다. 비교기(Cmp4)의 출력을 받는 지연 회로(dly2)와 AND 게이트(AND2)에 의해 비교기(Cmp4)의 출력이 High가 된 시점에서, 펄스 신호(out_ov)로서 펄스가 출력된다.
이와 같이 부하 전류가 시간과 동시에 증가해 나가는 경우, Pch 트랜지스터(P1)를 흐르는 전류(Ip)의 피크값이 어느 소정의 레벨(Uth)을 넘을 때 펄스 신호(out_ov)가 출력된다.
또, 이들 펄스 신호를 출력하는 임계치가 되는 Uth, Lth는, 전환 신호(PWM/PFM)가 소정의 히스테리시스 특성을 갖도록 Uth > Lth인 관계로 설정되어 있다.
도 9는 도 5의 PWM/PFM 결정 회로에 있어서의 출력 전압 변화 검출 회로의 구체적인 구성예를 도시한 회로도이다.
이 출력 전압 변화 검출 회로(52)는 미분 회로(91, 93), 제곱 회로(92, 94) 및 설정 단자가 부착된 D 플립플롭(DFF3)으로 구성되어 있다. 미분 회로(91)에는출력 전압 제어 신호(Vcont)가 공급되어, 그 미분 출력(S1)을 제곱 회로(92)에 의해 절대값 신호(S2)로 변환하고 있다. 또한, 출력 전압 신호(Vout)는 미분 회로(93)에 공급되어, 그 미분 출력(S3)을 제곱 회로(94)에 의해 절대값 신호(S4)로 변환하고 있다. 제곱 회로(92, 94)는 각각 D 플립플롭(DFF3)의 설정 단자(s)와 클록 단자에 접속되어 있다. 따라서, 두개의 절대값 신호(S2, S4)에 기초하여 출력 전압의 변화에 대응하는 판정 신호(req2)가 D 플립플롭(DFF3)의 Q신호로서 출력된다.
도 10은 출력 전압 변화 검출 회로에 있어 각 부분의 동작 신호 파형을 도시하고 있다. 출력 전압 제어 신호(Vcont)의 미분 출력(S1)의 절대값을 취함으로써 동도의 (d)에 도시한 바와 같이 출력 전압 제어 신호(Vcont)의 변화시에 High가 되는 절대값 신호(S2)를 얻을 수 있다. 출력 전압 신호(Vout)에 관해서도 마찬가지로, 출력 전압 신호(Vout)의 변화시에 High가 되는 절대값 신호(S4)를 얻는다. 그리고 출력 전압 제어 신호(Vcont)가 바뀐 직후부터 출력 전압 신호(Vout)의 변화가 안정적으로 되는 동안, D 플립플롭(DFF3)을 이용하여 판정 신호(req2)를 High로 유지할 수 있다.
도 11은 도 9와는 별도의 출력 전압 변화 검출 회로의 구체적인 구성예를 도시한 회로도이다.
동도면에 있어서 출력 전압 변화 검출 회로(52)는 전압원(Es2, Es3), 비교기(Cmp6, Cmp7) 및 OR 게이트(OR2)를 포함한다. 오류 증폭기(Amp1), 위상 보상용 저항(R1), 위상 보상용 콘덴서(C1)는 도 1의 DC-DC 변환기를 구성하는 증폭 수단으로서, 출력 전압 제어 신호(Vcont)를 기준 전압으로 하여, 부하(LOAD)에 공급되는 전압 레벨에 따라서 변화되는 피드백 신호와 이 기준 전압의 차전압을 증폭하는 것이다. 위상 보상용 저항(R1)의 단자 사이에 발생하는 전압(VR1)은 오프셋 전압(-Vof)이 가해져 전압원(Es2)을 통해 비교기(Cmp6)의 플러스 입력 단자에 공급되고, 비교기(Cmp7)의 마이너스 입력 단자에는 그대로 공급되고 있다. 또한 피드백 신호(Vfb)는 오프셋 전압(-Vof)이 가해져 전압원(Es3)을 통해 비교기(Cmp7)의 플러스 입력 단자에 공급되고, 비교기(Cmp6)의 마이너스 입력 단자에는 그대로 공급되고 있다.
비교기(Cmp6, Cmp7)의 각 출력 신호(Vcmp6, Vcmp7)는 OR 게이트(OR2)에 입력되어, 이 OR 게이트(OR2)에 의해 출력 전압 변화 검출 회로(52)의 출력으로서 판정 신호(req2)가 생성된다.
이어서, 출력 전압 변화 검출 회로(52)의 동작에 관해서 설명한다. 도 12는 도 11의 출력 전압 변화 검출 회로에 있어서의 각 부분의 동작 신호 파형을 도시한 도면이다.
동도의 (a)에 있어서, 시각 t1에서 출력 전압 제어 신호(Vcont)를 올리면 출력 전압 신호(Vout){동도 (b)}도 상승하지만, 오류 증폭기(Amp1)의 작용에 의해서 오류 증폭기 출력 신호(Verr)가 상승하기 때문에, 위상 보상용 콘덴서(C1)에 전류가 흐른다{동도 (c)}. 이것에 따라, 위상 보상용 저항(R1)에 전압 강하(VR1)가 생긴다. 시각 t2에서 출력 전압 신호(Vout)가 안정되면, 오류 증폭기 출력 신호(Verr)도 일정한 값이 되어, 위상 보상용 콘덴서(C1)에 흐르고 있었던 전류가정지한다. 그 결과, 동도의 (d)에 도시한 바와 같이 위상 보상용 저항(R1)에서의 전압 강하(VR1)도 0이 된다. 비교기(Cmp6)는 전압 강하(VR1)가 오프셋 전압(Vof)을 넘는 기간만 출력 신호(Vcmp6)에 구형 전압 파형이 생기게 한다{동도 (e)}.
시각 t3에서 출력 전압 제어 신호(Vcont)가 내려가면, 출력 전압 신호(Vout){동도 (b)}가 하강을 시작하는 동시에, 오류 증폭기(Amp1)의 작용에 의해서 오류 증폭기 출력 신호(Verr)가 하강하기 때문에, 동도의 (d)에 도시한 바와 같이 위상 보상용 콘덴서(C1)에는 역방향의 전류가 흐른다. 이에 따라, 위상 보상용 저항(R1)에는 전압 강하(VR1)가 생긴다. 그리고 시각 t4에서 출력 전압 신호(Vout)가 안정되면, 오류 증폭기 출력 신호(Verr)도 일정한 값이 되어, 위상 보상용 콘덴서(C1)에 흐르고 있었던 전류가 정지하여, 위상 보상용 저항(R1)에서의 전압 강하(VR1)도 0이 된다. 비교기(Cmp7)는 전압 강하(-VR1)가 오프셋 전압(Vof)을 넘는 기간만 출력 신호(Vcmp7)에 구형 전압 파형이 생기게 한다{동도 (f)}.
비교기(Cmp6, Cmp7)의 각 출력 신호(Vcmp6, Vcmp7)에 기초하여 OR 게이트(OR2)로부터 출력되는 검출 신호(req2)는 출력 전압 변화를 검출하는 신호인 바, 출력 전압 신호(Vout)의 변화시에 High가 된다{동도 (g)}.
이와 같이 도 11에 도시한 출력 전압 변화 검출 회로(52)에서는, 증폭 수단인 오류 증폭기(Amp1)로부터 출력되는 오류 증폭기 출력 신호(Verr)와 오류 증폭기(Amp1)에의 피드백 신호(Vfb)와의 평형에 기초하여, 부하(LOAD)에 공급되는 전압 레벨의 변화를 검출할 수 있다. 바꿔 말하면, 출력 전압을 조절하는 오류 증폭기(Amp1)의 입출력 단자 사이에 설치한 위상 보상용 저항(R1)에 전류가 발생하지않는 경우에는 평형인 상태라고 간주하여, 출력 전압 신호(Vout)는 일정하다고 판단하고 있다. 이에 대하여, 위상 보상용 저항(R1)에 전류가 발생하고 있을 때는 평형이 아닌 상태로서, 출력 전압 신호(Vout)에 변화가 생기고 있는 것으로 간주할 수 있다.
도 13은 부하 전류가 급격히 변동한 경우 출력 전압 변화 검출 회로에 있어서의 각 부분의 동작 신호 파형을 도시한 도면이다.
여기에서는, 출력 전압 제어 신호(Vcont)가 변화하지 않은 채로 일정하게 유지되고 있지만, 부하 전류(Iout)가 시각 t1에서 급격히 감소하고 그 후 시각 t3에서 급격히 상승하는 경우의, 도 11에 도시한 출력 전압 변화 검출 회로(52)의 동작 신호를 도시하고 있다. 여기에서도, 오프셋 전압(Vof)의 크기에 따라서 일정 레벨 이상으로 부하 전류가 급격히 변화하는 것이 검출됨에 따라, OR 게이트(OR2)로부터 출력되는 검출 신호(req2)가 High로 되어, DC-DC 변환기의 피드백 제어 방식이 PFM에서 PWM로 전환된다.
이어서, 도 1에 도시한 DC-DC 변환기의 동작에 관해서 설명한다.
전환 신호(PWM/PFM)가 High일 때는 발진 회로(OSC1)는 일정한 주파수의 삼각파 신호(Vosc1)를 출력한다. 멀티플렉서 회로(Mux1, Mux2)는 각각 펄스폭 변조용 비교기(Cmp1)의 출력을 드라이브 회로(Dr1, Dr2)에 공급한다. 따라서, 전환 신호(PWM/PFM)가 High일 때는 통상의 PWM 제어와 동일한 제어 동작을 행한다.
전환 신호(PWM/PFM)가 Low일 때에는 발진 회로(OSC1)가 오류 증폭기 출력 신호(Verr)에 따른 발진 주파수를 갖는 삼각파 신호(Vosc1)를 출력한다. Pch 트랜지스터(P1)의 게이트 신호로는, 펄스폭 변조용 비교기(Cmp1)의 출력을 트리거 입력으로 하는 원샷 회로(Oneshot)의 출력이 사용된다. Nch 트랜지스터(N1)의 게이트 신호는 접지 전위(GND)에 고정되어 Nch 트랜지스터(N1)는 항상 Off 상태가 되고, 접지 전위(GND)와 초크 코일(L)의 사이에는 Nch 트랜지스터(N1)의 기판 다이오드(D2)가 전류 경로로서 존재한다. 따라서 이 경우에 DC-DC 변환기의 구성은 도 31에 도시한 종래의 PFM 제어 방식의 DC-DC 변환기와 동일한 구성이 되어, 동일한 PFM 제어 동작을 행하게 된다.
이상으로부터 출력 전압 신호(Vout)에 변화가 없고 req2=Low인 경우, 중부하(req1=High)에서는 전환 신호(PWM/PFM)가 High가 되어 DC-DC 변환기는 PWM 동작을 하고, 경부하(req1=Low)일 때는 PFM 동작으로 전환한다. 따라서, DC-DC 변환기의 스위칭 손실을 적게 하고, 넓은 부하 범위에서 높은 변환 효율을 유지할 수 있다.
이어서, 출력 전압 신호(Vout)가 변화되어 req2=High가 되는 경우를 생각하면, 중부하(req1=High)에서는 출력 전압 신호(Vout)의 변화에 관계없이 PWM 동작을 계속하기 때문에, 짧은 기간에 출력 전압 신호(Vout)의 변화에 따른 제어를 할 수 있다.
도 14는 PWM 제어에 있어서 출력 전압 신호(Vout)가 변화되는 모습을 도시한 신호 파형도이다.
출력 전압 제어 신호(Vcont)를 시각 t1에서 올리고, 시각 t3에서 내린다. 이 에 따른 출력 전압 신호(Vout)는 전위(Vout1)로부터 전위 Vout2까지 시간 Tr2에 걸쳐 상승하고, 전위 Vout2로부터 전위(Vout1)까지 시간 Tf2에 걸쳐 하강한다. 평활 콘덴서(Cout)에 대한 전류는 출력 전압 신호(Vout)의 증감에 따라 평활 콘덴서(Cout)의 전하가 증감하기 위한 전류와, 부하 전류와의 합이다. 설명을 간단히 하기 위해, 부하 전류는 출력 전압 신호(Vout)의 크기에 관계없이 일정한 것으로 한다. 평활 콘덴서(Cout)의 전하를 증감시키기 위해서 전류의 유입과 유출이 생긴다.
이 유입의 전류값(Icrg1)은,
Icrg1 = Cout ×(Vout2 - Vout1) / Tr2
로 나타낼 수 있다. 또한, 유출 전류(Idis1)는
Idis1 = Cout ×(Vout2 - Vout1) / Tf2
로 나타낼 수 있다. 이 식으로부터 출력 전압 신호(Vout)의 변화 시간을 단축하기 위해서는 전류값을 빠르고, 또한 크게 변화시키는 것이 필요하다는 것을 알 수 있다.
출력단의 트랜지스터(MOSFET)(N1, P1)와 초크 코일(L)을 통해 평활 콘덴서(Cout)를 충전 및 방전할 때의 전류 파형은, 출력 전압 신호(Vout)의 전위를 바꾸기 위해 필요한 유입 및 유출 전류와 부하 전류를 합한 전류를 중심으로 한 스위칭 전류 파형이 된다. PWM 제어에서는 스위치 타이밍마다 듀티비를 바꾸고 있기 때문에 비교적 단시간에 전류값을 증감시키는 것이 가능하다. 또한, 스위칭 주파수를 높게 함으로써 보다 단시간에 전류값을 바꾸는 것이 가능해진다. 또한, 출력 전압을 내릴 때에 평활 콘덴서(Cout)로부터 Nch 트랜지스터(N1)를 통해 접지전위(GND)로 마이너스의 전류를 방전함으로써 빠른 전압 강하가 가능해진다.
이어서, 출력 전압 신호(Vout)가 변화되어 req2=High가 되는 경우로서, 경부하(즉, req1=Low)일 때의 동작에 관해서 설명한다.
도 15는 도 1의 DC-DC 변환기의 경부하 조건에서의 출력 전압 변화를 도시한 파형도이다.
시각 t0에서 출력 전압 신호(Vout)는 변화 전이기 때문에, 판정 신호(req2)와 전환 신호(PWM/PFM)는 Low이며, DC-DC 변환기는 PFM 동작을 하고 있다. 그 때문에 초크 코일(L)을 흐르는 코일 전류(IL)는 불연속으로 되어 있다.
출력 전압 제어 신호(Vcont)가 높게 변화되는 시각 t1에서 판정 신호(req2)와 전환 신호(PWM/PFM)는 High가 되어, PWM 동작으로 옮겨간다. 코일 전류(IL)는 연속적으로 흐르게 되어, 평활 콘덴서(Cout)에 유입되는 전류의 평균값이 현저히 커지기 때문에, 출력 전압 신호(Vout)를 짧은 기간에 상승시킬 수 있다. 출력 전압 신호(Vout)의 변화가 종료하는 시각 t2 이후에는 PFM 동작으로 되돌아가, 저소비 동작을 계속한다.
출력 전압 제어 신호(Vcont)가 낮게 변화되는 시각 t3에서 PWM 동작으로 옮기면 코일 전류(IL)는 연속적으로 흐르고, 또한 이 전류의 일부 혹은 전체는 마이너스의 값이 된다. 코일 전류(IL)가 마이너스일 때는 평활 콘덴서(Cout)의 전하가 초크 코일(L)을 통해 방전하는 방향을 나타낸다. 따라서, 통상의 PFM 동작에서는 마이너스의 전류를 흘릴 수 없기 때문에, 출력 전압 신호(Vout)를 내릴 때는 평활 콘덴서(Cout)와 부하 전류의 시정수(time constant)보다 짧은 시간에 낮아질 수 없지만, 본 발명의 DC-DC 변환기에서는 출력 전압 신호(Vout)를 짧은 기간에 낮추는 것이 가능해진다. 출력 전압 신호(Vout)의 변화가 종료하는 시각 t4 이후는 다시 PFM 동작으로 되돌아가, 저소비 동작을 계속한다.
도 16은 도 11에 도시한 회로를 출력 전압 변화 검출 회로로서 도 1의 DC-DC 변환기에 사용한 경우에 있어서, 부하 전류가 급격히 변하는 시간에서의 출력 전압 변화를 도시한 파형도이다.
시각 t0에 있어서는 부하 전류(Iout)가 작기 때문에, 판정 신호(req2)와 전환 신호(PWM/PFM)는 Low이며, DC-DC 변환기는 PFM 동작을 하고 있다. 그 때문에, 초크 코일(L)을 흐르는 코일 전류(IL)는 불연속으로 되어 있다.
부하 전류(Iout)가 급격히 감소하는 시각 t1에서는 출력 전압 신호(Vout)가 상승한다. 이 때, 판정 신호(req2)와 전환 신호(PWM/PFM)는 High가 되어 PWM 동작으로 옮기게 되어, 코일 전류(IL)가 연속적으로 흐르게 된다. 따라서, PFM 제어의 경우에 비하여 출력 전압 신호(Vout)를 짧은 기간에 수렴시킬 수 있다. 출력 전압 신호(Vout)의 변화가 종료하는 시각 t2 이후는 다시 PFM 동작에 되돌아가, 저소비 동작을 계속한다.
부하 전류(Iout)가 급격히 증가하는 시각 t3에서는 출력 전압 신호(Vout)가 하강한다. 이 때 PWM 동작으로 옮기는 것에 따라 코일 전류(IL)는 연속적으로 흐른다. 따라서 출력 전압 제어 신호(Vcont)가 변화하지 않고, 부하 전류(Iout)가 변한 경우에도 본 발명의 DC-DC 변환기에서는 출력 전압 신호(Vout)를 짧은 기간에 수렴시키는 것이 가능해진다. 출력 전압 신호(Vout)가 수렴하는 시각 t4 이후에는 다시PFM 동작으로 되돌아가, 저소비 동작을 계속한다.
이상, 제1 실시예에 따른 DC-DC 변환기는 출력 전압이 변화할 때에 부하 상태에 관계없이 PWM 제어를 하게 함으로써 출력 용량의 충전 및 방전 전류를 짧은 기간에 증감시킬 수 있고, 출력 전압의 천이 시간을 단축할 수 있기 때문에, 넓은 부하 영역에서 고효율을 유지하는 동시에 경부하 조건 하에서도 출력 전압 신호의 응답성을 저하시키지 않는 이점이 있다.
제2 실시예
전술한 DC-DC 변환기에서는 넓은 부하 영역에서 고효율을 유지하는 동시에, 경부하 조건 하에서도 출력 전압 신호(Vout)의 응답성을 저하시키지 않을 수 있었다. 그런데 이 DC-DC 변환기에서는 출력 전압 제어 신호(Vcont)에 계단형의 변동이 있으면 오류 증폭기(Amp1)의 동작점도 동시에 계단형으로 변화되는 바, 그 동작점을 초기값으로 하여 목표값이 결정되기 때문에 출력 전압 신호(Vout)에 오버슈트가 생기는 문제가 있었다. 또한 PWM/PFM 결정 회로(10)에서는, 부하(LOAD)가 경부하이고 출력 전압 신호(Vout)의 변화가 없다고 판단하여 PWM/PFM 전환 신호가 Low가 되거나, 혹은 다시 High가 될 때, 출력 전압 신호(Vout)에 언더슈트나 오버슈트가 발생하는 문제도 있었다.
제2 실시예에 관한 구성의 설명
맨 처음에, 이들 2개의 문제를 해결한 별도의 DC-DC 변환기의 구성에 관해서 설명한다. 도 17은 제1 실시예와는 별도의 DC-DC 변환기의 일례를 도시한 회로도이다.
제2 실시예에 따른 DC-DC 변환기는 입력 전원 전압(Vin)을 소정의 전압 레벨로 변환하여 부하(LOAD)에 공급하는 것으로, 오류 증폭기(Amp1), 위상 보상용 콘덴서(C1), 위상 보상용 저항(R1), 피드백 저항(R2, R3), 발진 회로(OSC2), 펄스폭 변조용 비교기(Cmp1), 원샷 회로(Oneshot), 멀티플렉서 회로(Mux1, Mux2), 드라이브 회로(Dr1, Dr2), 출력용의 Pch 트랜지스터(MOSFET)(P1), Nch 트랜지스터(MOSFET)(N1), 초크 코일(L), 다이오드(D2), 평활 콘덴서(Cout), PWM/PFM 결정 회로(10) 및 감산 회로(SUB1)를 포함하고 있다.
이 DC-DC 변환기의 발진 회로는 후술하는 도 19에 도시한 구성의 발진 회로(OSC2)로 대체되고 있는 점에서, 제1 실시예와는 다르다.
또한, 부하(LOAD)에 공급된 출력 전압 신호(Vout)를 저항(R2, R3)으로 분압하여 생성한 피드백 신호(Vfb)가 감산 회로(SUB1)의 Vp 입력 단자에 접속되는 동시에, 출력 전압 제어 신호(Vcont)가 감산 회로(SUB1)의 Vm 입력 단자에 접속된다. 감산 회로(SUB1)에서는 이들 피드백 신호(Vfb)와 출력 전압 제어 신호(Vcont)의 차를 나타내는 차신호(Vsub)가 생성된다.
또한, 오류 증폭기(Amp1)는 위상 보상용 저항(R1)과 위상 보상용 콘덴서(C1)를 사용하여 적분 회로가 형성된다. 이 오류 증폭기(Amp1)의 플러스 입력 단자에는 기준 전압 신호(Vr2)가 접속되고, 마이너스 입력 단자에는 감산 회로(SUB1)의 sub 출력 단자로부터 출력되는 차신호(Vsub)가 접속된다.
이 DC-DC 변환기의 전술한 회로 이외의 구성은 제1 실시예에서 설명한 것과 동일하기 때문에, 각각 대응하는 부분에 동일한 부호를 붙이고, 이들의 상세한 설명을 생략한다.
도 18은 감산 회로의 구체적인 구성예를 도시한 회로도이다. 이 감산 회로(SUB1)는 연산 증폭기(Amp3)와 4개의 저항(R11 내지 R14)을 포함하며, 연산 증폭기(Amp3)에는 피드백 신호(Vfb)(=Vp)와 기준 전압 신호(Vr3)가 각각 저항(R11, R12)을 통해 플러스 입력 단자에 접속되고, 출력 전압 제어 신호(Vcont)(=Vm)가 저항(R13)을 통해 마이너스 입력 단자에 접속되어 있다. R11=R12=R13=R14라고 하면, 이 연산 증폭기(Amp3)로부터 출력되는 차신호(Vsub)는 Vp-Vm+Vr3이 된다. 따라서, 도 17의 DC-DC 변환기에서의 오류 증폭기(Amp1)에는 그 마이너스 입력 단자에 Vfb-Vcont+Vr3이 인가된다.
여기서는, 오류 증폭기(Amp1)의 기준 전압 신호(Vr2)가 감산 회로(SUB1)의 기준 전압 신호(Vr3)와 같은 크기로 설정되어 있으면, 피드백 신호(Vfb)가 출력 전압 제어 신호(Vcont)보다 낮을 때(Vcont>Vfb)에는 오류 증폭기 출력 신호(Verr)의 전위가 올라가고, 피드백 신호(Vfb)가 출력 전압 제어 신호(Vcont)보다 클 때(Vcont<Vfb)에는 오류 증폭기 출력 신호(Verr)의 전위가 내려간다. 따라서, PWM 제어되는 DC-DC 변환기는 출력 전압 제어 신호(Vcont)를 계단형으로 변화시키더라도 출력 전압 신호(Vout)에 오버슈트가 생기는 일없이, 원하는 동작을 안정적으로 실현할 수 있다.
도 19는 도 17의 DC-DC 변환기에 있어서의 발진 회로의 구체적인 구성예를 도시한 회로도이다.
이 실시예에 따른 발진 회로(OSC2)는 연산 증폭기(Amp2), 멀티플렉서회로(Mux3, Mux4), 비교기(Cmp2, Cmp3), Pch 트랜지스터(MOSFET)(P3∼P7), Nch 트랜지스터(MOSFET)(N4∼N7), 저항(R5, R6), NOR 게이트(NOR1, NOR2), 기준 전압(Vr6)(제1 기준 전압) 및 콘덴서(C3)를 포함한다.
도 19에 있어서 이 발진 회로(OSC2)를 구성하는 연산 증폭기(Amp2)의 마이너스 입력에는, 셀렉트 단자(S)에의 입력 신호 전압에 따라서 내부 기준 전압(Vrosc) 혹은 입력 단자(in)로부터의 오류 증폭기 출력 신호(Verr) 중 어느 한쪽이 멀티플렉서 회로(Mux3)로부터 인가된다. 멀티플렉서 회로(Mux3)는 도 2에서 설명한 멀티플렉서 회로(Mux1, Mux2)와 동일한 기능을 갖는다. 이 멀티플렉서 회로(Mux3)에서는 셀렉트 단자(S)에 공급되는 전환 신호(PWM/PFM)가 PWM 모드일 때는 내부 기준 전압(Vrosc)을 출력하고, PFM 모드일 때는 오류 증폭기 출력 신호(Verr)를 출력한다.
Pch 트랜지스터(P3)의 드레인과 연산 증폭기(Amp2)의 플러스 입력은 모두 멀티플렉서 회로(Mux4)의 출력 단자(out)에 접속된다. 멀티플렉서 회로(Mux4)의「1」입력 단자는 제2 저항 회로인 저항(R5)을 통해 접지되고, 「0」입력 단자는 제1 저항 회로인 저항(R6)을 통해 기준 전압(Vr6)에 접속된다. 멀티플렉서 회로(Mux4)의 셀렉트 단자(S)에는 전환 신호(PWM/PFM)가 공급되고 있다.
연산 증폭기(Amp2)와 Pch 트랜지스터(P3), 저항(R5, R6) 및 기준 전압(Vr6)의 구성에 의해, PWM 모드일 때에 Pch 트랜지스터(P3)에 흐르는 전류(I3)의 크기는 Vrosc/R5가 되고, PFM 모드일 때에는 (Verr-Vr6)/R6이 된다. 또한, Pch 트랜지스터(P4)와 Pch 트랜지스터(P3)는 게이트로의 입력이 공통이며, 게이트와 소스 사이 전압이 같기 때문에, Pch 트랜지스터(P4)의 드레인 전류(I4)는 전류(I3)에 Pch 트랜지스터(P4)와 Pch 트랜지스터(P3)의 게이트폭/게이트 길이의 비를 곱한 값이 된다. 이것은 다른 트랜지스터를 흐르는 전류(I5, I6, I7)에 대해서도 마찬가지로 성립한다. Pch 트랜지스터(P7) 및 Nch 트랜지스터(N7)의 게이트에는 RS 플립플롭을 구성하는 NOR 게이트(NOR2)가 접속되어, 그 출력 신호(Vc)가 공급된다. RS 플립플롭의 출력 신호(Vc)가 High일 때 Nch 트랜지스터(N7)가 On, Pch 트랜지스터(P7)가 Off하기 때문에, 콘덴서(C3)로부터 Nch 트랜지스터(N7, N6)의 경로로 전류(I7)가 방전된다. RS 플립플롭의 출력 신호(Vc)가 Low일 때 Nch 트랜지스터(N7)가 Off, Pch 트랜지스터(P7)가 On하기 때문에 콘덴서(C3)에 Pch 트랜지스터(P6, P7)의 경로로 전류(I6)가 충전된다.
콘덴서(C3)의 충전 전압으로서 출력되는 삼각파 신호(Vosc2)의 전위는, Vhosc>Vlosc의 관계에 있는 내부 기준 전압이 각각 입력되는 2개의 비교기(Cmp2, Cmp3)에 의해서 감시된다. 즉, RS 플립플롭의 출력 신호(Vc)가 Low일 때 삼각파 신호(Vosc2)의 전위가 오르게 되고, 그것이 내부 기준 전압(Vhosc)을 넘은 시점에서 비교기(Cmp2)의 출력이 High가 되어 출력 신호(Vc)가 High로 변한다. 그 후 삼각파 신호(Vosc2)의 전위가 내려가고, 그것이 내부 기준 전압(Vlosc)보다 낮아진 시점에서 비교기(Cmp3)의 출력이 High가 되어 출력 신호(Vc)는 다시 Low가 된다.
도 20은 도 19의 발진 회로에서 출력되는 삼각파 신호(Vosc2)를 도시한 신호 파형도이다.
이 삼각파 신호(Vosc2)의 하한값을 Vlosc, 상한값을 Vhosc이라고 할 때, 그전위 상승의 주기(Tr)는,
Tr = C3 ×(Vhosc - Vlosc) / I6
이 된다. 또한, 마찬가지로 전위 하강의 주기(Tf)는,
Tf = C3 ×(Vhosc - Vlosc) / I7
로 나타낼 수 있다. 여기서 전류(I6, I7)는 전류(I3)의 크기와 비례 관계에 있다. 따라서, 삼각파 신호(Vosc2)의 발진 주파수(fosc2)는 저항(R5, R6)의 크기, 내부 기준 전압(Vrosc), 기준 전압(Vr6) 혹은 입력 단자(in)에 인가되는 오류 증폭기 출력 신호(Verr)의 전압값을 바꾸는 것에 따라 조정하는 것이 가능하다.
또, PWM/PFM 결정 회로(10)의 구체적인 구성 등은 제1 실시예에서 설명한 것과 동일하다.
제1 실시예에 있어서의 문제점의 설명
이어서, 상기 구성의 발진 회로(OSC2)를 이용한 DC-DC 변환기의 동작을 설명하기 전에, 제1 실시예에 따른 DC-DC 변환기(도 1)에 있어서 PWM/PFM 제어의 전환시에 발생하는 언더슈트, 오버슈트에 관해서 설명한다.
도 21은 도 1의 DC-DC 변환기를 삼각파 신호(Vosc1)에 기초하여 PWM 제어하는 경우에, 정상 상태에서의 오류 증폭기 출력 신호(Verr)와 출력 전압 신호(Vout)의 관계를 도시한 도면이다.
도 1의 DC-DC 변환기가 PWM 모드일 때에는, 도 3에 도시한 발진 회로(OSC1)로부터 출력된 삼각파 신호(Vosc1)가 오류 증폭기 출력 신호(Verr)와 비교되어, 오류 증폭기 출력 신호(Verr)의 크기에 따라서 출력 전압 신호(Vout)가 결정된다. 다만 오류 증폭기 출력 신호(Verr)의 크기가 설정된 하한값(Vlosc) 이하일 경우 출력 전압 신호(Vout)는 0 V가 되고, 상한값(Vhosc) 이상일 경우 출력 전압 신호(Vout)는 입력 전원 전압(Vin)과 같게 된다.
도 22는 도 1의 DC-DC 변환기를 삼각파 신호(Vosc1)에 기초하여 PFM 제어하는 경우에, 오류 증폭기 출력 신호(Verr)와 발진 주파수(fosc)와의 관계를 도시한 도면이다. PFM 모드에서 동작할 때, 도 3에 도시한 발진 회로(OSC1)에서는 오류 증폭기 출력 신호(Verr)의 크기에 비례하여 발진 주파수(fosc)가 결정되어, 그 결과로서 DC-DC 변환기의 출력 전류가 정해진다.
도 23은 오류 증폭기 출력 신호(Verr)에 대한 PFM 제어와 PWM 제어에서의 동작점을 설명하는 도면이다.
도 23에서는 예컨대, 오류 증폭기 출력 신호(Verr)의 크기가 Verr1일 경우 PWM 모드에서 출력 전압 신호(Vout)는 V1이며, PFM 모드에서 발진 주파수(fosc)는 fosc1이다. 즉, PFM 모드에서 동작하는 경우에 Verr와 fosc는 비례 관계에 있고, 또한 fosc은 부하 전류(Iout)에도 비례한다. 이로부터, 오류 증폭기 출력 신호(Verr)는 부하 전류(Iout)에 따라서 상한값(Vhosc)으로부터 0 V 근처까지 내려갈 가능성이 있다는 것을 알 수 있다. 또한, PWM 모드에서 출력 전압 신호(Vout)는 오류 증폭기 출력 신호(Verr)의 크기로 결정된다.
여기서, DC-DC 변환기의 출력 전압 신호(Vout)가 변화되거나, 혹은 부하(LOAD)가 중부하로 변하여 PFM 모드로부터 PWM 모드로 전환하는 경우를 생각한다. 도 24는 PFM 제어로부터 PWM 제어로 변환하는 과정에서 생기는 출력 전압신호(Vout)의 언더슈트를 설명하는 도면이다.
PFM 모드시에 초기의 출력 전압 신호(Vout)를 Vout1로, 그것에 대응하는 발진 주파수를 fosc2로 한다. 여기서, 출력 전압 신호(Vout)가 변동하여 PWM 모드로 전환했을 때에, 전위(Vout3)에 대응하는 오류 증폭기 출력 신호(Verr)도 전위(Verr3)로 변화되는 것으로 한다. 그런데, 시각 t1의 타이밍에서 PFM 모드로부터 PWM 모드로 전환해도, 제1 실시예에 따른 DC-DC 변환기에서는 위상 보상용 콘덴서(C1), 위상 보상용 저항(R1)의 작용에 의해서 오류 증폭기 출력 신호(Verr)가 급격히 변화하지 않는다. 즉, PWM 모드로 전환한 직후 잠깐 동안 오류 증폭기 출력 신호(Verr)는 발진 주파수(fosc2)에 대응하는 전위(Verr2)의 근방에 멈추게 된다. 또한 이 전위(Verr2)는 하한값(Vlosc)보다 낮기 때문에, 펄스폭 변조용 비교기(Cmp1)의 작용에 의해 출력단의 Nch 트랜지스터(MOSFET)(N1)는 항상 On하고, Pch 트랜지스터(MOSFET)(P1)는 Off하게 된다. 더구나 출력 전압 신호(Vout)의 노드는 초크 코일(L)과 Nch 트랜지스터(MOSFET)(N1)를 통해 접지되어 있기 때문에, 출력 전압 신호(Vout)는 시각 t1의 타이밍에서 0 V를 향하여 급격히 하강한다. 그 후, 출력 전압 신호(Vout)로부터 생성되는 피드백 신호(Vfb)가 하강함으로써, 오류 증폭기(Amp1)의 동작에 의해 오류 증폭기 출력 신호(Verr)는 다시 상승하여 비로소 전위(Verr3)에 도달하고, 출력 전압 신호(Vout)도 대응하는 전위(Vout3)로 안정된다.
제1 실시예에 따른 DC-DC 변환기에서는 PWM 모드로부터 PFM 모드로 전환할 때에도 같은 문제가 생긴다. 도 25는 PWM 제어로부터 PFM 제어로 전환하는 과정에서 생기는 출력 전압 신호(Vout)의 오버슈트를 설명하는 도면이다.
PWM 모드시의 출력 전압 신호(Vout)를 Vout3으로, PFM 모드로 전환했을 때의 발진 주파수는 fosc2로 변화되는 것으로 한다. 맨 처음에 전위(Verr3)이던 오류 증폭기(Amp1)가 시각 t2의 타이밍에서 PWM 모드로부터 PFM 모드로 전환해도 그 오류 증폭기의 출력 신호(Verr)는 급격히 변화할 수 없고, 원샷 회로(Oneshot)에서는 fosc2보다 높은 주파수로 Pch 트랜지스터(MOSFET)(P1)에 대한 스위칭 신호가 생성된다. 그 때문에, 평활 콘덴서(Cout)에는 여분의 전류가 유입되게 되고, 출력 전압 신호(Vout)는 시각 t2의 타이밍으로부터 상승하기 시작한다. 그 후 출력 전압 신호(Vout)로부터 생성된 피드백 신호(Vfb)가 상승함으로써, 오류 증폭기(Amp1)의 동작에 의해 오류 증폭기 출력 신호(Verr)는 하강하여 비로소 전위(Verr2)에 도달하고, 스위칭 신호의 발진 주파수는 fosc2가 되며, 출력 전압 신호(Vout)도 대응하는 전위(Vout1)로 안정된다.
제2 실시예에 관한 동작의 설명
이어서, 도 17에 도시한 DC-DC 변환기의 동작에 관해서 설명한다.
도 26은 삼각파 신호(Vosc2)에 기초한 PFM 제어 동작에 있어서의 오류 증폭기 출력 신호(Verr)와 발진 주파수(fosc)의 관계를 도시한 도면, 도 27 및 도 28은 모두 오류 증폭기 출력 신호(Verr)에 대한 PFM 제어와 PWM 제어에서의 동작점을 설명한 도면이다.
이하, 도 19에 도시한 바와 같은 발진 회로(OSC2)를 이용한 DC-DC 변환기의 동작을 설명한다. 여기서는 출력 전압 신호(Vout)의 언더슈트, 오버슈트를 억제할수 있다.
도 19의 발진 회로(OSC2)에서 삼각파 신호(Vosc2)의 발진 주파수(fosc)는 전류(I3)의 크기에 의해서 결정된다. 따라서, PFM 제어 동작시에는 전류(I3)가 (Verr-Vr6)/R6이기 때문에, 오류 증폭기 출력 신호(Verr)가 기준 전압(Vr6)보다 큰 범위(Verr>Vr6)에서는 도 26에 도시한 바와 같이 발진 주파수(fosc)를 (Verr-Vr6)의 크기에 비례하여 결정할 수 있다.
또한 Verr≤Vr6에서는, 도 19에 있어서의 연산 증폭기(Amp2)는 각각 멀티플렉서 회로(Mux3, Mux4)로부터의 두 입력을 비교하여, 출력 신호를 High로 한다. 따라서 Pch 트랜지스터(P3, P4)가 차단되어 전류 I3=I4=0이 되기 때문에, 도 26에 도시한 바와 같이 발진 주파수(fosc)를 0으로 할 수 있다.
도 27은 오류 증폭기 출력 신호(Verr)에 대한 PFM 제어와 PWM 제어에서의 동작점을 설명하는 도면이다. 여기서는, 기준 전압(Vr6)이 오류 증폭기 출력 신호(Verr)의 하한값(Vlosc)보다 큰 경우를 상정하고 있다.
우선, PFM 모드에서 동작하는 DC-DC 변환기의 출력 전압 신호(Vout)가 변화되어 PWM 모드로 전환하는 경우를 생각한다. PFM 모드시에 초기의 출력 전압 신호(Vout)를 Vout3a로, 그것에 대응하는 발진 주파수를 fosc2로 한다. 또한, 출력 전압 신호(Vout)가 변동하여 PWM 모드로 전환했을 때, 그 전위(Vout3)에 대응하는 오류 증폭기 출력 신호(Verr)는 전위(Verr3)로 변화되는 것으로 한다.
PFM 모드로부터 PWM 모드로 전환해도 위상 보상용 콘덴서(C1), 위상 보상용 저항(R1)의 작용에 의해서 오류 증폭기 출력 신호(Verr)가 제1 실시예에 따른 DC-DC 변환기와 같이 급격히 변화하지 않는다. 즉, PWM 모드로 전환한 직후 잠깐 동안은 오류 증폭기 출력 신호(Verr)가 발진 주파수(fosc2)에 대응하는 전위(Verr2)의 근방에 멈추게 된다. 그러나 이 예에서는 PWM 모드로 전환한 직후에 출력 전압 신호(Vout)는 오류 증폭기 출력 신호(Verr)에 대응하는 전압(Vout3a)을 향하며, 그 후 출력 전압 신호(Vout)의 피드백 신호인 피드백 신호(Vfb)가 내려감으로써 오류 증폭기(Amp1)의 동작에 의해 오류 증폭기 출력 신호(Verr)가 상승한다. 여기서는, 기준 전압(Vr6)의 크기에 의해서 결정되는 발진 주파수(fosc2)에 대응하는 오류 증폭기 출력 신호(Verr)의 전위(Verr2)와 PWM 모드에 있어서의 전위(Verr3)와의 전위차가 작아지도록 설정해 둘 수 있기 때문에, PWM 모드로 전환한 후 본래의 오류 증폭기 출력 신호(Verr)의 전위(Verr3)로 안정되기까지의 시간을 단축할 수 있다. 따라서 PWM 제어에 있어서의 동작점의 오차가 적어져, 언더슈트의 절대값을 작게 할 수 있다.
제2 실시예에 따른 DC-DC 변환기에서는 PWM 모드로부터 PFM 모드로 전환할 때도 동일한 효과가 있다. PWM 모드시의 출력 전압 신호(Vout)가 Vout3인 것으로, PFM 모드로 전환했을 때에 발진 주파수가 fosc2로 변화되는 것으로 한다. 맨 처음에 전위(Verr3)이던 오류 증폭기(Amp1)가 시각 t2의 타이밍에서 PWM 모드로부터 PFM 모드로 전환해도 그 오류 증폭기의 출력 신호(Verr)는 급격히 변화할 수 없고, 발진 주파수는 fosc2보다 높은 주파수로 Pch 트랜지스터(MOSFET)(P1)를 스위칭한다. 그러나 오류 증폭기 출력 신호(Verr)의 전위(Verr2)와 PWM 모드에 있어서의 전위(Verr3)와의 전위차를 작게 설정해 둠으로써, 오류 증폭기 출력 신호(Verr)가 전위(Verr2)에 도달하기까지의 시간을 단축할 수 있다. 따라서 PFM 제어에 있어서 오버슈트의 크기를 작게 할 수 있는 효과가 있다.
이와 같이, 오류 증폭기 출력 신호(Verr)에 대한 PFM 제어 및 PWM 제어에서의 동작점이 도 27에 도시한 바와 같이 설정되어 있으면, PFM 모드로부터 PWM 모드로 이행할 때 발진 주파수(fosc)가 0에 가깝더라도 오류 증폭기 출력 신호(Verr)의 전위(Verr2)는 반드시 하한값(Vlosc)보다 높아진다. 따라서 PWM 모드로 이행한 후에 출력단의 Nch 트랜지스터(MOSFET)(N1)가 계속하여 On하거나, Pch 트랜지스터(MOSFET)(P1)가 Off가 되거나 하지 않고, 출력 전압 신호(Vout)가 0 V를 향하여 급격히 저하하는 일도 없다. 또한, PWM 모드로부터 PFM 모드로 전환할 때에도 출력 전압 신호(Vout)의 오버슈트를 작게 할 수 있지만, PWM 모드에서의 Vout가 기준 전압(Vr6)에 대응하는 전위(VoutL)보다 낮은 경우에는 PFM 모드로의 전환은 바람직하지 않다. 전위(VoutL) 이하인 출력 전압 신호(Vout)에 대응하는 오류 증폭기 출력 신호(Verr)의 크기에서는 PFM 모드에서의 발진 주파수(fosc)가 0이 되어, 발진 정지 상태가 되기 때문이다.
도 28은 오류 증폭기 출력 신호(Verr)에 대한 PFM 제어와 PWM 제어에서의 동작점을 설명한 도면이다. 여기서는 도 27의 경우와 달리, 기준 전압(Vr6)을 오류 증폭기 출력 신호(Verr)의 하한값(Vlosc)보다 작은 전압값으로 하고 있다. 이에 따라 PWM 모드로부터 PFM 모드로 전환할 때, PFM 모드에서의 발진 주파수(fosc)는 0이 되지 않고, 발진 정지 상태를 피할 수 있다.
이어서, PFM 모드로부터 PWM 모드로 전환하는 경우를 생각한다. 초기의 출력전압 신호(Vout)를 Vout3a, 대응하는 발진 주파수를 fosc2로 한다. PWM 모드로 전환한 후의 출력 전압 신호(Vout)를 전위(Vout3)로, 대응하는 오류 증폭기 출력 신호(Verr)를 전위(Verr3)인 것으로 한다. 도 27에 관해서 설명한 것과 마찬가지로, 여기서도 기준 전압(Vr6)의 크기에 의해서 결정되는 발진 주파수(fosc2)에 대응하는 오류 증폭기 출력 신호(Verr)의 전위(Verr2)와 PWM 모드에 있어서의 전위(Verr3)와의 전위차가 작아지도록 설정해 둘 수 있기 때문에, PWM 모드로 전환한 후 본래의 오류 증폭기 출력 신호(Verr)의 전위(Verr3)로 안정되기까지의 시간을 단축할 수 있다. 따라서 PWM 제어에 있어서의 동작점의 오차가 적어져, 언더슈트의 절대값을 작게 할 수 있다.
또, PFM 모드로부터 PWM 모드로 이행할 때, 이행 전의 PFM 모드에서의 발진 주파수(fosc)가 오류 증폭기 출력 신호의 하한값(Vlosc)에 대응하는 하한 주파수값(foscl)보다 낮은 경우에는, PWM 모드로 이행한 후 출력단의 Nch 트랜지스터(MOSFET)(N1)가 계속하여 On하기 때문에 출력 전압 신호(Vout)가 0 V을 향하여 급격히 저하되는 문제가 남는다. 이 문제를 피하기 위해서는 PFM 모드에서의 발진 주파수(fosc)를 하한 주파수값(foscl) 이하에서 사용하지 않는 것이 바람직하다.
제2 실시예에 관한 효과의 설명
이상에서 설명한 바와 같이 제2 실시예에 따른 DC-DC 변환기에서는, 출력 전압 신호(Vout)의 하한 전압값을 제한하는 경우에는 기준 전압(Vr6)의 크기를 오류 증폭기 출력 신호(Verr)의 하한값(Vlosc)보다 크게 설계하고(Vr6>Vlosc), 반대로 출력 전압 신호(Vout)를 0 V까지 떨어지도록 하여 부하 전류(Iout)에 하한값을 정하는 경우에는 Vr6<Vlosc으로 한다. 출력 전압 신호(Vout)와 부하 전류(Iout) 모두에 있어서 제한을 없애기 위해서는, 기준 전압(Vr6)을 오류 증폭기 출력 신호(Verr)의 하한값(Vlosc)과 같게 하면 된다.
또, 도 27 및 도 28에서는 오류 증폭기 출력 신호(Verr)의 상한값(Vhosc)에 대응하는 PFM 제어의 동작점을 상한 주파수값(fosch)으로 하고 있으며, 그것보다 높은 주파수에서의 PFM 동작은 고려하지 않는다. 이것은, PFM 제어로 전환할 목적이, 애당초 부하 전류의 감소에 따라 스위칭 주파수를 내려 넓은 부하 영역에서 높은 효율을 유지하는 것에 있기 때문이다.
이 실시예에 따른 발진 회로(OSC2)(도 19)에서는 PWM 모드에서의 발진 주파수와 PFM 모드에서의 오류 증폭기 출력 신호(Verr)에 대응하는 발진 주파수와의 관계를 독립적으로 설정할 수 있는 이점이 있다. 종래부터, DC-DC 변환기는 PWM 모드에서의 발진 주파수를 사용자측에서 적당한 값으로 선택하여 사용하는 경우가 많아, 이를 위해서는 IC화된 발진 회로(OSC2)를 구성하는 저항(R5)을 외부 부착 부품으로 해 두는 것이 바람직하다. 또한, 집적 회로의 외부 회로로서 저항(R6)이나 기준 전압(Vr6) 설정 회로를 구성함으로써 PFM 모드에서의 동작 특성을 사용자측이 임의로 조정할 수 있게 된다. 더구나, PWM 모드와 PFM 모드 중 어디에 있더라도 이들 주파수 설정값을 독립적으로 결정할 수 있기 때문에, 어느 한쪽만을 조정하거나, 양자 함께 조정한다고 해도 각각의 조정에 있어서 제약이 없다는 이점이 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면 PWM/PFM 전환 기능을 갖는DC-DC 변환기에 있어서 넓은 부하범위에서 높은 효율을 유지하며, 경부하 조건에서 PFM 동작을 하고 있을 경우에도 출력 전압을 고속으로 변화시킬 수 있다.
또한, 본 발명의 DC-DC 변환기는 출력 전압 제어 신호에 계단형의 변동이 있더라도 출력 전압 신호에 오버슈트가 생기지 않는다.
또한, PWM/PFM 전환시에 발생하는 언더슈트 및 오버슈트를 억제하여, 그 절대값을 작게 하는 동시에 지속 시간의 단축을 가능하게 한다.

Claims (13)

  1. 반도체 스위치를 On/Off하여, 부하에 대하여 소정의 전압 레벨로 변환된 직류 전압을 공급하는 DC-DC 변환기에 있어서,
    상기 DC-DC 변환기는 피드백 제어 방식 선택 수단을 포함하고,
    상기 피드백 제어 방식 선택 수단은 부하에 흐르는 부하 전류의 크기에 관계없이, 부하에 공급되는 직류 전압 레벨의 변화에 대응하여 제1 피드백 제어 방식을 선택하며,
    상기 피드백 제어 방식 선택 수단은 부하 전류가 소정의 값을 넘어서 작아지는 것에 대응하여 제2 피드백 제어 방식을 선택하는 것을 특징으로 하는 DC-DC 변환기.
  2. 제1항에 있어서, 상기 제1 피드백 제어 방식은 펄스폭 변조(PWM) 제어 방식, 제2 피드백 제어 방식은 펄스 주파수(PFM) 제어 방식으로 하는 것을 특징으로 하는 DC-DC 변환기.
  3. 반도체 스위치를 On/Off하여, 부하에 대하여 소정의 전압 레벨로 변환된 직류 전압을 공급하는 DC-DC 변환기에 있어서,
    상기 반도체 스위치의 전환 주파수를 규정하는 삼각파 신호를 생성하는 발진 수단과,
    기준 전압으로서 공급되는 출력 전압 제어 신호의 전압과 상기 부하에 공급한 전압 레벨에 따라서 피드백되는 검출 전압의 차전압을 증폭하는 증폭 수단과,
    PWM 제어 방식 또는 PFM 제어 방식 중 어느 하나의 피드백 제어 방식으로 전환하여 상기 발진 수단의 삼각파 신호와 상기 증폭 수단의 차전압을 비교하는 동시에, 상기 반도체 스위치를 On/Off하는 구동용 펄스 신호의 펄스폭을 변조하는 펄스폭 변조 제어 수단과,
    상기 펄스폭 변조 제어 수단의 피드백 제어 방식을 전환할 때에, 상기 부하에 흐르는 부하 전류가 소정의 값을 넘어서 작아지는 영역에서는 상기 PFM 제어 방식을 선택하는 동시에, 상기 부하에 공급되는 전압 레벨이 변화할 때는 상기 부하 전류의 크기에 관계없이 상기 PWM 제어 방식을 선택하는 제어 방식 선택 수단
    을 포함하는 것을 특징으로 하는 DC-DC 변환기.
  4. 제3항에 있어서, 상기 제어 방식 선택 수단은 상기 부하 전류의 크기를 판정하는 부하 전류 판정 회로와, 상기 부하에 공급되는 전압 레벨의 변화를 검출하는 전압 변화 검출 회로를 포함하는 것을 특징으로 하는 DC-DC 변환기.
  5. 제4항에 있어서, 상기 전압 변화 검출 회로는 상기 기준 전압으로서 공급되는 출력 전압 제어 신호의 변화량 및 상기 부하에 실제로 공급된 출력 전압 신호의 변화량에 기초하여, 상기 부하에 공급되는 전압 레벨의 변화를 검출하는 것을 특징으로 하는 DC-DC 변환기.
  6. 제4항에 있어서, 상기 전압 변화 검출 회로는 상기 증폭 수단으로부터 출력되는 차전압과 상기 증폭 수단에의 피드백 신호의 평형에 기초하여, 상기 부하에 공급되는 전압 레벨의 변화를 검출하는 것을 특징으로 하는 DC-DC 변환기.
  7. 제3항에 있어서, 상기 증폭 수단은 직렬로 접속된, 동작점이 고정된 제1 아날로그 증폭 회로와 동작점이 고정된 제2 아날로그 증폭 회로를 포함하고, 상기 제1 아날로그 증폭 회로는 차동 증폭 회로를 포함하는 것을 특징으로 하는 DC-DC 변환기.
  8. 제3항에 있어서, 상기 발진 수단은 상기 제어 방식 선택 수단에 의해 상기 PFM 제어 방식이 선택되어 있는 경우에는, 상기 증폭 수단에 의해 증폭된 차전압과 제1 기준 전압의 차이에 비례하는 발진 주파수를 갖는 삼각파 신호를 생성하는 것을 특징으로 하는 DC-DC 변환기.
  9. 제3항에 있어서, 상기 발진 수단은 상기 제어 방식 선택 수단에 의해 상기 PFM 제어 방식이 선택되어 있는 경우에는, 상기 증폭 수단에 의해 증폭된 차전압과 같은 전위로 설정되는 노드와 제1 기준 전압으로 설정되는 노드를 접속하는 제1 저항 회로에 흐르는 전류의 크기에 비례하는 발진 주파수를 갖는 삼각파 신호를 생성하고,
    상기 제어 방식 선택 수단에 의해 상기 PWM 제어 방식이 선택되어 있는 경우에는, 제2 기준 전압과 접지 전위를 접속하는 제2 저항 회로에 흐르는 전류의 크기에 비례하는 발진 주파수를 갖는 삼각파 신호를 생성하는 것을 특징으로 하는 DC-DC 변환기.
  10. 제9항에 있어서, 상기 발진 수단은 생성되는 삼각파 신호의 하한 전압값을 규정하기 위한 감시 회로를 포함하는 것을 특징으로 하는 DC-DC 변환기.
  11. 제10항에 있어서, 상기 발진 수단에서는 상기 제1 기준 전압을 상기 감시 회로에 있어서의 삼각파 신호의 하한 전압값과 같은 값으로 한 것을 특징으로 하는 DC-DC 변환기.
  12. 제10항에 있어서, 상기 발진 수단에서는 상기 제1 기준 전압을 상기 감시 회로에 있어서의 삼각파 신호의 하한값보다 큰 값으로 하고,
    PWM 제어시의 오류 증폭기 출력 신호가 상기 제1 기준 전압과 일치했을 때의 출력 전압 신호의 크기를 상기 출력 전압 신호의 하한 전압값으로 한 것을 특징으로 하는 DC-DC 변환기.
  13. 제10항에 있어서, 상기 발진 수단에서는 상기 제1 기준 전압을 상기 감시 회로에 있어서의 삼각파 신호의 하한값보다 작은 값으로 하고,
    PFM 제어시의 오류 증폭기 출력 신호가 상기 삼각파 신호의 하한 전압값과 일치했을 때의 발진 주파수의 크기를 상기 발진 주파수의 하한 주파수값으로 한 것을 특징으로 하는 DC-DC 변환기.
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