KR20220146489A - 강압형 dc-dc 컨버터 - Google Patents

강압형 dc-dc 컨버터 Download PDF

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Abstract

본 발명은 강압형 DC-DC 컨버터를 제공한다. 여기에는 입력 전압을 출력 전압으로 변환하는 데 사용되며, 입력단과 접지단 사이에 직렬로 연결된 제1 파워 트랜지스터 및 제2 파워 트랜지스터를 포함하는 출력 회로; 상기 출력 전압을 기반으로 피드백 전압을 획득하는 데 사용되는 전압 피드백 회로; 제1 파워 트랜지스터가 턴온에서 턴오프로 스위칭되면 전압이 초기 전압에서 점차 증가하는 슬로프 전압을 생성하고, 인덕터의 전류가 제로에 도달한 것으로 검출되면 상기 슬로프 전압을 초기 전압으로 점차 감소시키는 슬로프 전압 생성 회로; 및 제1 비교 입력단이 상기 슬로프 전압과 제1 기준 전압을 더한 후 획득한 제1 전압 합을 수신하고, 제2 비교 입력단이 리플 전압과 상기 피드백 전압을 더한 후 획득한 제2 전압 합을 수신하는 제1 비교기가 더 포함된다. 이처럼 슬로프 보상으로 인한 오차를 제거할 수 있으며 출력 전압 정확도도 향상시킬 수 있다.

Description

강압형 DC-DC 컨버터
본 발명은 전원 변환 기술 분야에 관한 것으로, 보다 상세하게는 강압형 DC-DC 컨버터에 관한 것이다.
종래 구조의 COT(constant on-time) 강압형 DC-DC 컨버터는 과도 응답이 양호하고 내부 회로가 단순하며 필요한 주변 장치가 적다는 장점이 있지만 출력 전압 정확도가 충분히 높지 않다는 단점이 있다. 출력 전압 정확도에 영향을 미치는 중요한 원인은 슬로프 보상으로 인한 오차 때문이다.
도 1은 종래의 COT 강압형 DC-DC 컨버터의 회로 원리도이다. 도 1에 도시된 바와 같이, 제1 파워 트랜지스터(HSD_FET, 하이 레벨 파워 트랜지스터라고도 함)가 턴온되면 슬로프 전압 생성 회로에서 생성되는 보상 슬로프 전압을 0으로 설정한다. 도 2에 도시된 바와 같이, 극경부하 시, 제1 파워 트랜지스터 턴온이 종료된 후, 매우 긴 시간 동안 오프 상태를 유지하며, 이때 보상 슬로프 전압(Vslope)은 최대 전압 제한값(Vslope_max)까지 지속적으로 증가한다.
종래의 COT 강압형 DC-DC 컨버터의 원리에 따르면 하기 방정식을 충족하면, 제1 파워 트랜지스터(HSD_FET)가 턴온된다.
VFB+Vrip<VREF_1+Vslope
보상 슬로프 전압(Vslope)의 증가는 필연적으로 피드백 전압(VFB)을 증가시켜 경부하 시 출력 전압(Vout)이 설정값보다 높아진다.
또한 전압 모드 DC-DC 컨버터, 전류 모드 DC-DC 컨버터, COT DC-DC 컨버터와 관계없이 전류 부하가 순간적으로 중부하에서 경부하로 점프하면 출력 전압은 모두 불가피하게 비교적 높은 오버슈트 전압을 갖게 된다. COT DC-DC 컨버터의 과도 응답 성능은 전압 모드 DC-DC 컨버터 및 전류 모드 DC-DC 컨버터보다 우수해야 하므로 이의 출력 오버슈트 전압은 전압 모드 및 전류 모드 DC-DC 컨버터보다 낮아야 한다. COT DC-DC 컨버터라 하더라도 부하가 갑자기 중부하에서 경부하 심지어 제로로 바뀌면 인덕터에 저장된 에너지가 출력 커패시터로 방출되어 출력 전압이 설정 값보다 훨씬 높아진다. 오버슈트 전압의 지속 시간을 줄이기 위해 비교적 낮은 값의 피드백 저항을 사용할 수 있다. 피드백 저항의 저항값이 작을수록 전류가 커진다. 이는 비교적 낮은 저항값의 피드백 저항을 통해 출력 전압을 설정 값으로 천천히 낮출 수 있다. 그럼에도 불구하고 출력 전압이 설정 값으로 돌아오기까지는 오랜 시간이 걸린다. 동시에 비교적 낮은 저항 값의 피드백 저항을 사용하기 때문에 시스템의 정적 전력 소비도 증가한다.
따라서, 상술한 문제를 극복하기 위한 개선된 해결책을 제안할 필요가 있다.
본 발명의 목적은 강압형 DC-DC 컨버터를 제공함으로써 슬로프 보상으로 인한 오차를 해결하고 출력 전압 정확도를 향상시키는 데에 있다.
발명의 목적을 달성하기 위해, 본 발명의 일 양상에 있어서, 본 발명은 강압형 DC-DC 컨버터를 제공한다. 여기에는 입력 전압을 출력 전압으로 변환하는 데 사용되며, 입력단과 접지단 사이에 직렬로 연결된 제1 파워 트랜지스터 및 제2 파워 트랜지스터를 포함하는 출력 회로; 상기 출력 전압을 기반으로 피드백 전압을 획득하는 데 사용되는 전압 피드백 회로; 인덕터의 전류와 관련된 리플 전압을 생성하는 데 사용되는 리플 생성 회로; 인덕터 전류의 제로를 검출하고 전류 제로 신호를 생성하는 데 사용되는 전류 제로 검출 회로; 제1 파워 트랜지스터가 턴온에서 턴오프로 스위칭되면 전압이 초기 전압에서 점진적으로 증가하는 슬로프 전압을 생성하고, 상기 전류 제로 검출 회로에서 인덕터의 전류가 제로에 도달한 것을 검출하면, 상기 슬로프 전압을 점진적으로 초기 전압으로 감소시키는 슬로프 전압 생성 회로; 및 제1 비교 입력단 및 제2 비교 입력단을 포함하고, 제1 비교 입력단은 상기 슬로프 전압과 제1 기준 전압을 더한 후 획득된 제1 전압의 합을 수신하고, 제2 비교 입력단은 상기 리플 전압과 상기 피드백 전압을 더한 후 획득된 제2 전압의 합을 수신하고, 제1 비교기의 비교 결과를 기반으로 제1 파워 트랜지스터와 제2 파워 트랜지스터의 턴온 및 턴오프를 제어하며, 제1 파워 트랜지스터와 제2 파워 트랜지스터는 동시에 턴온되지 않고, 상기 전류 제로 검출 회로에서 인덕터의 전류가 제로에 도달한 것을 검출하면 상기 제2 파워 트랜지스터가 턴오프되도록 제어하는 제1 비교기가 더 포함된다.
종래 기술과 비교하여, 본 발명의 슬로프 전압은 인덕터의 전류가 제로에 도달하면 더 이상 증가하지 않고 점진적으로 제로로 낮아진다. 이러한 경부하 조건에서 제1 파워 트랜지스터가 턴온되면 슬로프 전압(Vslope)은 제로로 떨어지며 슬로프 보상으로 인한 오차를 제거할 수 있으며 출력 전압 정확도를 향상시킬 수도 있다.
도 1은 종래의 COT 강압형 DC-DC 컨버터의 회로 원리도이다.
도 2는 도 1에서 COT 강압형 DC-DC 컨버터의 일부 신호의 시퀀스 다이어그램이다.
도 3은 본 발명에서 COT 강압형 DC-DC 컨버터의 일 실시예에서의 회로 원리도이다.
도 4는 도 3에서 슬로프 전압 생성 회로의 일 실시예에서의 회로도이다.
도 5는 도 3에서 COT 강압형 DC-DC 컨버터와 도 4에서 슬로프 전압 생성 회로의 일부 신호의 시퀀스 다이어그램이다.
도 6은 본 발명에서 COT 강압형 DC-DC 컨버터의 출력 전압과 부하 전류 파형이다.
도 7은 도 1에서 종래의 COT 강압형 DC-DC 컨버터의 출력 전압과 부하 전류 파형이다.
도 8은 도 3에서 방전 제어 논리 회로의 일 실시예에서의 회로도이다.
도 9는 본 발명에서 COT 강압형 DC-DC 컨버터의 출력 전압 오버슈트 및 회복 파형이다.
도 10은 도 1에서 종래의 COT 강압형 DC-DC 컨버터의 출력 전압 오버슈트 및 회복 파형이다.
본 발명의 상기 목적, 특징 및 이점에 대한 보다 명확한 이해를 돕기 위해 첨부된 도면 및 구체적인 실시예를 참조하여 본 발명을 더욱 상세하게 설명한다.
본 명세서에서 "일 실시예" 또는 "실시예"는 본 발명에서 적어도 하나의 구현 방식에 포함될 수 있는 특정한 특징, 구조 또는 특성을 지칭한다. 본 명세서의 여러 곳에 사용된 "일 실시예에서"는 모두 동일한 실시예를 지칭하는 것이 아니며, 다른 실시예와 분리되거나 선택적으로 상호 배타적인 것이 아니다. 달리 명시되지 않는 한, 본원에 사용된 용어인 연결, 상호 연결 및 결합은 전기적으로 연결된 것을 의미하며 모두 직접 또는 간접적인 전기적 연결을 의미한다.
본 발명은 대전류의 과도 응답에서 오버슈트가 오래 지속되는 문제를 해결할 수 있는 강압형 DC-DC 컨버터를 제안한다.
도 3은 본 발명에서 강압형 DC-DC 컨버터(300)의 일 실시예에서의 회로 원리도이다. 도 3에 도시된 바와 같이, 상기 강압형 DC-DC 컨버터(300)는 출력 회로(310), 전압 피드백 회로(320), 방전 경로(330), 방전 제어 회로(340), 리플 생성 회로(350), 전류 제로 검출 회로(360), 제1 비교기(또는 PWM 비교기로 칭함)(370), 턴온 시간 신호 생성 회로(380), 논리 회로(390), 슬로프 전압 생성 회로(410), 제1 구동 회로(420) 및 제2 구동 회로(430)를 포함한다.
상기 출력 회로(310)는 입력 전압(VIN)을 출력 전압(Vout)으로 변환하는 데 사용된다. 일 실시예에 있어서, 상기 출력 전압(Vout)은 상기 입력 전압(VIN)보다 낮으므로, 이를 강압형 DC-DC 컨버터라고 할 수 있다. 도 3에 도시된 바와 같이, 일 실시예에 있어서, 상기 출력 회로(310)는 입력단 및 접지단 사이에 직렬로 연결된 제1 파워 트랜지스터(HSD_FET) 및 제2 파워 트랜지스터(LSD_FET)를 포함한다. 제1 파워 트랜지스터(HSD_FET)와 제2 파워 트랜지스터(LSD_FET) 사이의 노드는 중간 노드(SW)라고 한다. 상기 출력 회로(310)는 입력단 및 출력단을 포함한다. 상기 입력단은 입력 전압(VIN)을 수신한다. 상기 출력단은 출력 전압(Vout)을 제공한다. 입력단은 VIN으로 표기할 수도 있으며, 출력단은 Vout으로 표기할 수도 있다. 상기 출력 회로(310)는 인덕터(L) 및 출력 커패시터(Co)를 더 포함할 수 있다. 제1 파워 트랜지스터(HSD_FET) 및 제2 파워 트랜지스터(LSD_FET)가 교대로 턴온되도록 제어되어 전압 변환이 이루어진다. 하나의 기본 원칙으로, 제1 파워 트랜지스터(HSD_FET)와 제2 파워 트랜지스터(LSD_FET)는 동시에 턴온되지 않는다. 즉, 제1 파워 트랜지스터(HSD_FET)가 턴온되면 제2 파워 트랜지스터(LSD_FET)가 턴오프되고, 제2 파워 트랜지스터(LSD_FET)가 턴온되면 제1 파워 트랜지스터(HSD_FET)가 턴오프된다. 바람직하게는, 상기 인덕터(L)는 칩 외부에 설치될 수 있고, 다른 회로 부분은 칩 내에 집적될 수 있다.
상기 전압 피드백 회로(320)는 상기 출력 전압(Vout)을 기반으로 피드백 전압(VFB)을 획득하는 데 사용된다. 도 3에 도시된 바와 같이, 일 실시예에 있어서, 상기 전압 피드백 회로(320)는 출력 전압(Vout)과 접지 사이에 직렬로 연결된 2개의 분압 저항(Rf1, Rf2)을 포함한다. 2개의 분압 저항의 중간 노드의 전압이 상기 피드백 전압(VFB)이다. 상기 피드백 전압(VFB)은 상기 출력 전압(Vout)의 크기에 반응할 수 있다.
상기 방전 경로(330)는 출력 회로와 접지단 사이에 커플링되어 방전이 제어될 수 있다. 도 3에 도시된 바와 같이, 일 실시예에 있어서, 상기 방전 경로(330)는 출력 회로의 중간 노드(SW)와 접지(GND) 사이에 직렬로 연결된 제1 저항(R1) 및 방전 스위치(S1)를 포함한다. 다른 일 실시예에 있어서, 상기 방전 경로(330)는 출력단(Vout)에 커플링되어 동일한 효과를 발생시킬 수도 있다. 인덕터(L1)는 칩 외부에 위치하기 때문에 상기 방전 경로(330)는 통상적으로 상기 중간 노드에 커플링된다. 여기에서의 커플링은 직접 및 간접 연결을 포함한다는 점에 유의한다.
상기 방전 제어 회로(340)는 상기 전압 피드백 회로(320)에 의해 획득된 피드백 전압(VFB)이 제2 기준 전압(VREF_2)보다 크고 제1 파워 트랜지스터(HSD_FET)가 턴오프되면 상기 방전 경로(330)가 방전되도록 제어한다. 상기 전압 피드백 회로(320)에 의해 획득된 피드백 전압(VFB)이 제2 기준 전압(VREF_2)보다 작거나 제1 파워 트랜지스터(HSD_FET)가 턴온되면 상기 방전 경로(330)가 방전되는 것을 금지하도록 제어한다. 일 실시예에 있어서, 상기 방전 제어 회로(340)는 상기 방전 스위치(S1)가 턴온되도록 제어하여 상기 방전 경로(330)를 방전시키고, 상기 방전 제어 회로(340)는 상기 방전 스위치(S1)가 턴오프되도록 제어하여 상기 방전 경로(330)가 방전되는 것을 금지하도록 제어한다. 제2 기준 전압(VREF_2)은 제1 기준 전압(VREF_1)보다 크며, 예를 들어 VREF_1*104%와 같다. 여기에서 VREF_1은 제1 기준 전압이며, 이에 대해서는 상세하게 후술한다.
도 3에 도시된 바와 같이, 상기 방전 제어 회로(340)는 제2 비교기(341) 및 방전 제어 논리 회로(342)를 포함한다. 상기 제2 비교기(341)는 상기 피드백 전압(VFB)을 상기 제2 기준 전압(VREF_2)과 비교하고, 비교 결과를 상기 방전 제어 논리 회로(342)에 제공하는 데 사용된다. 상기 방전 제어 논리 회로(342)는 상기 제1 파워 트랜지스터(HSD_FET)의 제어 신호(신호 PWM 및 신호 HSD_ON)와 제2 비교기(341)의 비교 결과를 기반으로 상기 방전 경로(330)를 제어한다.
상기 리플 생성 회로(350)는 상기 출력 회로(310) 중의 인덕터(L)의 전류(IL)의 크기를 반영하는 리플 전압(Vrip)을 생성하는 데 사용된다. 상기 중간 노드(SW)의 전류는 인덕터(L)의 전류(IL)와 크기가 일치하므로 바람직하게는 상기 중간 노드(SW)의 전류를 이용해 인덕터(L)의 전류(IL)를 특성화할 수 있다. 본원에서는 인덕터(L)의 전류(IL)를 중간 노드(SW)의 전류로 대체하는 경우를 설명한다. 구체적으로, 상기 리플 생성 회로(350)는 상기 중간 노드(SW)의 전류를 검출하여 상기 리플 전압(Vrip)을 획득한다. 상기 리플 전압(Vrip)의 파형은 상기 인덕터(L)의 전류(IL) 파형과 일치한다. 상기 전류 제로 검출 회로(360)는 중간 노드(SW)의 전류의 제로를 검출하고 전류 제로 신호(ZERO_CURT)를 생성하는 데 사용된다.
슬로프 전압 생성 회로(410)는 제1 파워 트랜지스터(HSD_FET)가 턴온에서 턴오프로 스위칭되면 전압이 초기 전압에서 점진적으로 증가하는 슬로프 전압(Vslople)을 생성한다. 상기 전류 제로 검출 회로(360)에서 중간 노드(SW)의 전류가 제로에 도달한 것을 검출하면 상기 슬로프 전압(Vslople)이 초기 전압으로 점진적으로 감소한다. 도 5에 도시된 바와 같이, 도 1에서 종래의 슬로프 전압 생성 회로에 의해 생성되는 슬로프 전압(Vslople)은 중간 노드(SW)의 전류가 제로에 도달하면 최댓값(Vslople_max)(도 5의 점선 부분)까지 점진적으로 높아진다. 본 발명의 슬로프 전압(Vslople)은 중간 노드(SW)의 전류가 제로에 도달하면 초기 전압으로 점진적으로 떨어질 수 있다. 구체적으로 상기 초기 전압은 0일 수 있다.
제1 비교기(또는 PWM 비교기로 칭함)(370)는 제1 비교 입력단 및 제2 비교 입력단을 포함한다. 제1 비교 입력단은 상기 슬로프 전압(Vslople)과 제1 기준 전압(VREF_1)을 더한 후 획득한 제1 전압의 합(Vslople+VREF_1)을 수신하고, 제2 비교 입력단은 상기 리플 전압(Vrip)과 상기 피드백 전압(VFB)을 더한 후 획득한 제2 전압의 합(Vrip+VFB)을 수신한다. 제1 비교기(370)의 비교 결과(PWM)(PWM 제어 신호로 칭하기도 함)를 기반으로 제1 파워 트랜지스터(HSD_FET)와 제2 파워 트랜지스터(LSD_FET)의 턴온 및 턴오프를 제어한다. 또한 상기 전류 제로 검출 회로(360)가 중간 노드(SW)의 전류(IL)(또는 인덕터의 전류)가 제로에 도달한 것을 검출하면, 다음 주기 제1 파워 트랜지스터 턴온 시간이 종료될 때까지 제2 파워 트랜지스터(LSD_FET)가 턴오프되도록 제어된 후, 제2 파워 트랜지스터(LSD_FET)가 다시 턴온된다.
상기 턴온 시간 신호 생성 회로(380)는 제1 비교기(370)의 비교 결과를 기반으로 소정의 턴온 지속 시간 제어 신호(Ton)를 생성하고, 여기에서 제1 비교기(370)의 비교 결과(PWM)가 무효에서 유효로 점프되면, 상기 소정의 턴온 지속 시간 제어 신호(Ton)가 유효로 점프되고, 계속해서 소정의 턴온 지속 시간 후 무효로 점프된다. 소정의 턴온 지속 시간은 타이머를 통해 획득할 수 있다. 상기 턴온 시간 신호 생성 회로(380)는 턴온 시간 단일 트리거(TON One-Shot) 회로라고 칭할 수도 있다. 여기에서 유효 및 무효는 2개의 논리 레벨 상태를 의미한다. 통상적으로 유효한 논리 레벨은 제1 파워 트랜지스터를 턴온시키는 논리 레벨을 의미하고, 무효한 논리 레벨은 제1 파워 트랜지스터를 턴오프시키는 논리 레벨을 의미한다.
논리 회로(390)는 턴온 시간 신호 생성 회로의 소정의 턴온 지속 시간 제어 신호(Ton), PWM 제어 신호 및 전류 제로 신호(ZERO_CURT)에 따라 제1 파워 트랜지스터를 제어하는 제1 제어 신호(HSD_ON) 및 제2 파워 트랜지스터를 제어하는 제2 제어 신호(LSD_ON)를 생성한다. 여기에서 소정의 턴온 지속 시간 제어 신호(Ton)가 유효이면 제1 제어 신호(HSD_ON)를 출력하여 제1 파워 트랜지스터(HSD_FET)가 턴온되도록 제어하고, 제2 제어 신호를 출력하여 제2 파워 트랜지스터(LSD_FET)가 턴오프되도록 제어한다. 소정의 턴온 지속 시간 제어 신호(Ton)가 무효이면, 제1 제어 신호(HSD_ON)를 출력하여 제1 파워 트랜지스터(HSD_FET)가 턴오프되도록 제어하고, 소정의 턴온 지속 시간 제어 신호(Ton)가 무효이고 중간 노드(SW)의 전류가 제로에 도달하지 않으면 제2 제어 신호를 출력하여 제2 파워 트랜지스터(LSD_FET)가 턴온되도록 제어한다. 소정의 턴온 지속 시간 제어 신호가 무효이고 중간 노드(SW)의 전류가 제로에 도달하면 제2 제어 신호를 출력하여 제2 파워 트랜지스터(LSD_FET)가 턴오프되도록 제어한다.
제1 구동 회로(420)는 제1 제어 신호를 기반으로 제1 파워 트랜지스터(HSD_FET)의 턴온 및 턴오프를 구동한다. 제2 구동 회로(430)는 제2 제어 신호를 기반으로 제2 파워 트랜지스터(LSD_FET)의 턴온 및 턴오프를 구동한다.
도 3에 도시된 바와 같이, 상기 방전 제어 논리 회로(342)는 제1 비교기의 비교 결과(PWM), 제2 비교기의 비교 결과(VFB_H) 및 논리 회로(390)에서 출력된 제1 제어 신호(HSD_ON)를 기반으로 상기 방전 경로(330)를 제어한다. 구체적으로, 상기 방전 제어 논리 회로(342)는 제1 비교기의 비교 결과(PWM)의 무효에서 유효로의 점프 에지를 기반으로 제1 파워 트랜지스터가 턴온되기 시작하는지 여부를 판단하고, 논리 회로(390)에 의해 출력된 제1 제어 신호(HSD_ON)의 유효에서 무효로의 점프 에지를 기반으로 제1 파워 트랜지스터가 턴오프되기 시작하는지 여부를 판단하여 상기 방전 스위치(S1)의 턴온 또는 턴오프를 제어한다. 원칙적으로 상기 방전 스위치(S1)는 제1 파워 트랜지스터가 턴온되기 전에 턴오프되어야 하며, 제1 파워 트랜지스터가 턴오프된 후에 턴온될 수 있다.
도 8은 도 3에서 방전 제어 논리 회로(342)의 일 실시예에서의 회로도이다. 상기 방전 제어 논리 회로(342)는 NOT 게이트(NOT1, NOT2), AND 게이트(AND1, AND2) 및 D 트리거를 포함하며, 이들의 연결 관계는 도 8에 도시된 바와 같다.
도 4는 도 3에서 슬로프 전압 생성 회로(410)의 일 실시예에서의 회로도이다. 도 4에 도시된 바와 같이, 상기 슬로프 전압 생성 회로(410)는 커패시터(C41), 충전 전류 소스(I1), 슬로프 전압 출력 회로(411), 상기 커패시터(C41)와 병렬로 연결된 릴리즈 경로(412) 및 충전 제어 회로(413)를 포함한다.
상기 슬로프 전압 출력 회로(411)는 상기 커패시터(C41)의 에너지 저장 전압을 기반으로 슬로프 전압(Vslople)을 획득하고 출력한다. 충전 제어 회로(413)는 제1 파워 트랜지스터(HSD_FET)가 턴온에서 턴오프로 스위칭될 때(즉, 제1 제어 신호(HSD_ON)가 유효에서 무효로 점프될 때, 예를 들어 하이 레벨에서 로우 레벨로 점프) 제3 스위치(S3 및 S4)가 턴오프되도록 제어한다. 상기 충전 전류 소스(I1)가 상기 커패시터(C41)를 충전하며, 도 5에 도시된 바와 같이, T1 시각부터 시작해 Vslople이 점진적으로 증가한다. 이때 인덕터 전류(IL)는 점진적으로 감소한다. 상기 전류 제로 검출 회로(360)에서 중간 노드(SW)의 전류가 제로에 도달한 것을 검출하면, 즉, T2 시간이면, 상기 릴리즈 경로(412)가 턴온되어 상기 커패시터(C41)를 점진적으로 제로까지 방전시킨다. 상기 릴리즈 경로(412)는 제1 릴리즈 브랜치 및 제2 릴리즈 브랜치를 포함한다. 제1 릴리즈 브랜치는 직렬로 연결된 제1 방전 전류 소스(I2) 및 제1 릴리즈 스위치(S41)를 포함하고, 제2 릴리즈 브랜치는 직렬로 연결된 제2 방전 전류 소스(I3) 및 제2 릴리즈 스위치(S2)를 포함한다. 제1 릴리즈 스위치(S41)는 전류 제로 신호(ZERO_CURT)에 의해 제어되고, 제2 릴리즈 스위치(S2)는 전류 제로 신호(ZERO_CURT)에 의해 지연 유닛을 거친 후 제어된다. 충전 제어 회로(413)는 제1 파워 트랜지스터(HSD_FET)가 턴오프에서 턴온으로 스위칭될 때(즉, 제1 제어 신호(HSD_ON)가 무효에서 유효로, 예를 들어 로우 레벨에서 하이 레벨로 점프될 때), 제3 스위치(S3 및 S4)가 턴온되도록 제어하고, 상기 커패시터 C41의 전압을 완전히 제로로 릴리즈한다.
상기 슬로프 전압 출력 회로(411)는 NMOS 트랜지스터 MN1 및 MN2, PMOS 트랜지스터 MP1 및 MP2, 및 저항 R41 및 R42를 포함한다. MN1의 소스는 커패시터 C41와 연결되고, 이의 게이트는 MN2의 게이트 및 MN1의 드레인과 연결되며, MN1의 드레인은 충전 전류 소스(I1)와 연결된다. MN2의 소스는 저항 R41을 통해 접지되고, MN2의 드레인은 MP1의 드레인 및 게이트와 연결되고, MP1의 게이트는 MP2의 게이트와 연결되고, MP1 및 MP2의 소스는 전원과 연결되고, MP2의 드레인은 저항 R42를 통해 접지되고, R42의 비접지단은 출력단이다.
도 5는 도 3에서 COT 강압형 DC-DC 컨버터와 도 4에서 슬로프 전압 생성 회로의 일부 신호의 시퀀스 다이어그램이다. 도 5에 도시된 바와 같이, 제1 제어 신호(HSD_ON)가 하이 레벨일 때, 제1 파워 트랜지스터가 턴온되고, 제2 파워 트랜지스터가 턴오프되는데, 이때 중간 노드(SW)의 전압은 하이이고, 인덕터(L)의 전류(IL), 즉 중간 노드(SW)의 전류는 점진적으로 증가한다. 이때 도 4의 스위치(S3 및 S4)가 턴온되며, Vslope는 0이다. 제1 제어 신호(HSD_ON)가 로우 레벨로 점프하면, 제1 파워 트랜지스터가 턴오프되고, 제2 파워 트랜지스터가 턴온된다. 이때 중간 노드(SW)의 전압은 0이고, 인덕터(L)의 전류(IL)는 점차 0으로 감소한다. 이때, 도 4의 스위치(S3 및 S4)는 턴오프되고 Vslope는 점차 증가한다. 인덕터(L)의 전류(IL)가 0이 되면 전류 제로 신호(ZERO_CURT)가 하이 레벨로 점프하며, 이때 스위치(S41 및 S2)가 순차적으로 턴온되고 상기 릴리즈 경로(412)가 턴온되어 상기 커패시터(C41)를 점진적으로 0까지 방전시킨다.
본 발명에서 제1 파워 트랜지스터가 턴오프된 위상에 있고 인덕터(L)의 전류가 제로에 도달하면, 즉, 슬로프량이 기본적으로 일정하게 유지되며, 약 0.5us를 거쳐 슬로프량을 제로까지 점진적으로 낮춘다. 본 발명에서 경부하 조건에서 제1 파워 트랜지스터가 턴온되면 슬로프 전압(Vslope)은 이미 제로로 낮아진다. 따라서 이하의 방정식을 충족하면,
VFB+Vrip<VREF_1
즉,
VFB<VREF_1-Vrip이다.
경부하에서 VFB는 종래의 방식보다 낮아야 한다. 즉, 경부하에서 출력 전압은 종래 방식보다 낮으므로 출력 전압 정확도도 향상시킬 수 있다.
도 6은 본 발명에 따른 COT 강압형 DC-DC 컨버터의 출력 전압 및 부하 전류 파형을 나타낸 것으로, 도면에서 알 수 있듯이, 부하 전류가 0에서 3A로 변할 때 출력 전압은 약 1.02V 내지 1.01V로 변한다.
도 7은 도 1에서 종래의 COT 강압형 DC-DC 컨버터의 출력 전압 및 부하 전류 파형을 나타낸 것으로, 도면에서 알 수 있듯이, 부하 전류가 0에서 3A로 변할 때 출력 전압은 약 1.038V 내지 1.01V로 변한다. 본 발명은 출력의 부하 조정율을 현저하게 개선하고 출력 전압의 정확도를 향상시킨다.
큰 부하 전류가 갑자기 제로로 떨어지면 출력 전압(Vout)이 크게 오버슈트되고 전하가 방출될 경로가 없으므로 출력단의 고전압이 오랫동안 유지된다.
본 발명에서는 출력 전압(Vout)이 정격 전압의 4%를 초과하고(제1 기준 전압은 정격 전압인 출력 전압에 해당함) 신호(HSD_ON)가 낮을 때 출력단(Vout)의 방전 경로, 즉 도 3에서 스위치(S1)가 턴온된다. PWM 신호가 로우가 되면 제1 파워 트랜지스터가 턴온, 즉 도 3의 스위치(S1)가 턴오프됨을 의미한다.
통상적으로 도 3의 R1 저항은 필요에 따라 그 값을 설정할 수 있다. 본 발명에서 도 3의 R1은 약 110ohm일 수 있고, 오버슈트가 약 200mV일 때 출력 커패시터 Co는 40uF이고, 방전 전류는 약 9.1mA이며, 출력이 1V의 설정값으로 회복될 때 필요한 시간은 다음과 같다.
Figure pct00001
본 발명의 방법이 채택되지 않으면 도 3의 피드백 저항(Rf1, Rf2)을 통해서만 방전될 수 있다. 시스템의 정적 전력 소비를 줄이려면 저항(Rf1 및 Rf2)가 너무 작아서는 안 되며 그 전류는 통상적으로 70uA 이하로 제어된다.
Figure pct00002
도 10은 도 1의 기존 COT 강압형 DC-DC 컨버터의 출력 전압 오버슈트 및 회복 파형으로, 약 8ms 후에도 출력 전압은 여전히 1.186V를 유지한다.
본 발명은 하기 장점 중 하나 이상을 갖는다.
1) 종래의 COT 강압형 DC-DC 컨버터의 출력 전압 정확도가 비교적 떨어지는 문제에 있어서, 그 원인을 찾는다. 즉, 슬로프 보상이 경부하에서 너무 커져 출력 전압이 너무 높아진다. 본 발명에서는 로우 레벨 파워 트랜지스터(제2 파워 트랜지스터)가 제로인 경우 슬로프 보상량을 점차적으로 제로가 될 때까지 감소시킨다. 이러한 방식으로 경부하에서 출력 전압이 위로 드리프트되도록 만드는 슬로프 보상량의 영향을 제거하고 시스템의 부하 조정률을 개선하였다.
2) 통상적으로 고전류 강압형 DC-DC 컨버터는 부하가 순간적으로 중부하에서 경부하 또는 무부하로 점프할 때 출력 전압이 비교적 큰 오버슈트를 가지며 오버슈트의 지속 시간이 비교적 길다. 본 발명에서 출력 전압이 설정값을 4% 초과하고 하이 레벨 파워 트랜지스터(제1 파워 트랜지스터)가 턴오프되면 전류 방전 경로(즉, 방전 경로(330))가 턴온된다. 출력 전압이 설정값으로 회복되고 하이 레벨 파워 트랜지스터가 턴온되면 전류 방전 경로(즉, 방전 경로(330))가 턴오프된다. 이는 출력 전압의 오버슈트 지속 시간을 크게 줄인다. 이는 비교적 작은 출력 피드백 저항에 의존하지 않고 전류를 방출하는 것을 가능하게 한다. 비교적 큰 출력 피드백 저항을 사용하여 시스템의 정적 전류를 감소시킬 수 있다.
본 발명에서 "연결", "상호연결", "결합", "접속", "커플링" 등의 용어는 전기적 연결을 의미한다. 달리 명시되지 않는 한 직접 또는 간접적인 전기적 연결을 의미한다. 상기 간접적 연결에는 저항, 커패시터, 인덕터, 트랜지스터, 필터 등과 같은 전자 부품 또는 장치를 통한 연결이 포함된다.
상기 설명은 본 발명의 비교적 바람직한 실시예에 불과하다. 본 발명의 보호 범위는 상술한 실시예에 한정되지 않으며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 균등하게 수정되거나 변경될 수 있고, 이는 모두 본 발명의 청구범위에 기재된 보호 범위에 속한다.

Claims (10)

  1. 강압형 DC-DC 컨버터에 있어서,
    입력 전압을 출력 전압으로 변환하는 데 사용되며, 입력단과 접지단 사이에 직렬로 연결된 제1 파워 트랜지스터 및 제2 파워 트랜지스터를 포함하는 출력 회로;
    상기 출력 전압을 기반으로 피드백 전압을 획득하는 데 사용되는 전압 피드백 회로;
    인덕터의 전류와 관련된 리플 전압을 생성하는 데 사용되는 리플 생성 회로;
    인덕터 전류의 제로를 검출하고 전류 제로 신호를 생성하는 데 사용되는 전류 제로 검출 회로;
    제1 파워 트랜지스터가 턴온에서 턴오프로 스위칭되면 전압이 초기 전압에서 점진적으로 증가하는 슬로프 전압을 생성하고, 상기 전류 제로 검출 회로에서 인덕터의 전류가 제로에 도달한 것을 검출하면, 상기 슬로프 전압을 점진적으로 초기 전압으로 감소시키는 슬로프 전압 생성 회로; 및
    제1 비교 입력단 및 제2 비교 입력단을 포함하고, 제1 비교 입력단은 상기 슬로프 전압과 제1 기준 전압을 더한 후 획득된 제1 전압의 합을 수신하고, 제2 비교 입력단은 상기 리플 전압과 상기 피드백 전압을 더한 후 획득된 제2 전압의 합을 수신하고,
    제1 비교기의 비교 결과를 기반으로 제1 파워 트랜지스터와 제2 파워 트랜지스터의 턴온 및 턴오프를 제어하며, 제1 파워 트랜지스터와 제2 파워 트랜지스터는 동시에 턴온되지 않고, 상기 전류 제로 검출 회로에서 인덕터의 전류가 제로에 도달한 것을 검출하면 상기 제2 파워 트랜지스터가 턴오프되도록 제어하는 제1 비교기가 더 포함되는 것을 특징으로 하는 강압형 DC-DC 컨버터.
  2. 제1항에 있어서,
    출력 회로와 접지단 사이에 커플링된 방전 제어된 방전 경로; 및
    상기 전압 피드백 회로에 의해 획득된 피드백 전압이 제2 기준 전압보다 크고 제1 파워 트랜지스터가 턴오프될 때 상기 방전 경로는 상기 출력 회로를 방전하도록 제어하고, 상기 전압 피드백 회로에 의해 획득된 피드백 전압이 제2 기준 전압보다 작거나 제1 파워 트랜지스터가 턴온될 때 상기 방전 경로가 방전을 금지하도록 제어하는 방전 제어 회로를 더 포함하는 것을 특징으로 하는 강압형 DC-DC 컨버터.
  3. 제2항에 있어서,
    상기 방전 경로는 출력 회로와 접지단 사이에 직렬로 연결된 제1 저항과 방전 스위치를 포함하고, 상기 방전 제어 회로는 상기 방전 스위치가 턴온되도록 제어하여 상기 방전 경로가 방전하도록 제어하고, 상기 방전 제어 회로는 상기 방전 경로가 턴오프되도록 제어함으로써 상기 방전 경로가 방전을 금지하도록 제어하는 것을 특징으로 하는 강압형 DC-DC 컨버터.
  4. 제2항에 있어서,
    상기 방전 제어 회로는 제2 비교기 및 방전 제어 논리 회로를 포함하고, 상기 제2 비교기는 상기 피드백 전압과 상기 제2 기준 전압을 비교하고 비교 결과를 상기 방전 제어 논리 회로에 제공하는 데 사용되고, 상기 방전 제어 논리 회로는 상기 제1 파워 트랜지스터의 제어 신호와 제2 비교기의 비교 결과를 기반으로 상기 방전 경로를 제어하는 것을 특징으로 하는 강압형 DC-DC 컨버터.
  5. 제2항에 있어서,
    제1 파워 트랜지스터와 제2 파워 트랜지스터 사이의 노드를 중간 노드라고 부르며, 상기 방전 경로는 중간 노드와 접지단 사이에 커플링되는 것을 특징으로 하는 강압형 DC-DC 컨버터.
  6. 제1항에 있어서,
    제1 비교기의 비교 결과 및 소정의 턴온 지속 시간에 따라 소정의 턴온 지속 시간 제어 신호를 생성하는 턴온 시간 신호 생성 회로 - 여기에서 제1 비교기의 비교 결과가 무효에서 유효로 점프할 때, 상기 소정의 턴온 지속 시간 제어 신호가 유효로 점프되고, 소정의 턴온 지속 시간이 계속된 후 무효로 점프됨 - ;
    턴온 시간 신호 생성 회로의 소정의 턴온 지속 시간 제어 신호와 상기 전류 제로 신호에 따라 제1 파워 트랜지스터의 제1 제어 신호와 제2 파워 트랜지스터의 제2 제어 신호를 생성하는 논리 회로 - 여기에서 소정의 턴온 지속 시간 제어 신호가 유효이면 제1 파워 트랜지스터가 턴온되고 제2 파워 트랜지스터가 턴오프되도록 제어하고, 소정의 턴온 지속 시간 제어 신호가 무효이면 제1 파워 트랜지스터가 턴오프되도록 제어하고, 소정의 턴온 지속 시간 제어 신호가 무효이고 인덕터의 전류가 제로에 도달하지 않으면 제2 파워 트랜지스터가 턴온되도록 제어하고, 소정의 턴온 지속 시간 제어 신호가 무효이고 인덕터의 전류가 제로에 도달하면 제2 파워 트랜지스터가 턴오프되도록 제어함 - ;
    제1 제어 신호를 기반으로 제1 파워 트랜지스터의 턴온 및 턴오프를 구동하는 제1 구동 회로; 및
    제2 제어 신호를 기반으로 제2 파워 트랜지스터의 턴온 및 턴오프를 구동하는 제2 구동 회로를 더 포함하는 것을 특징으로 하는 강압형 DC-DC 컨버터.
  7. 제1항에 있어서,
    상기 슬로프 전압 생성 회로는 커패시터 C41, 충전 전류 소스, 슬로프 전압 출력 회로, 상기 커패시터 C41과 병렬로 연결된 릴리즈 경로 및 충전 제어 회로를 포함하고,
    충전 제어 회로는 제1 파워 트랜지스터가 턴온에서 턴오프로 스위칭되면 상기 충전 전류 소스가 상기 커패시터 C41를 충전하도록 하고, 상기 전류 제로 검출 회로가 인덕터의 전류가 제로에 도달한 것을 검출하면, 상기 릴리즈 경로가 턴온되어 상기 커패시터 C41를 방전시키고,
    상기 슬로프 전압 출력 회로는 상기 커패시터 C41의 에너지 저장 전압을 기반으로 슬로프 전압을 획득 및 출력하는 것을 특징으로 하는 강압형 DC-DC 컨버터.
  8. 제7항에 있어서,
    상기 릴리즈 경로는 제1 릴리즈 브랜치 및 제2 릴리즈 브랜치를 포함하고,
    제1 릴리즈 브랜치는 직렬 연결된 제1 방전 전류 소스 및 제1 릴리즈 스위치를 포함하고,
    제2 릴리즈 브랜치는 직렬 연결된 제2 방전 전류 소스 및 제2 릴리즈 스위치를 포함하고,
    제1 릴리즈 스위치는 전류 제로 신호에 의해 제어되고, 제1 릴리즈 스위치는 전류 제로 신호에 의해 지연 유닛을 거친 후 제어되는 것을 특징으로 하는 강압형 DC-DC 컨버터.
  9. 제7항에 있어서,
    상기 슬로프 전압 출력 회로는 NMOS 트랜지스터 MN1, MN2, PMOS 트랜지스터 MP1, MP2, 저항 R41 및 R42를 포함하고, MN1의 소스는 커패시터 C41와 연결되고, 이의 게이트는 MN2의 게이트 및 MN1의 드레인과 연결되고, MN1의 드레인은 충전 전류 소스(I1)와 연결되고, MN2의 소스는 저항 R41을 통해 접지되고, MN2의 드레인은 MP1의 드레인 및 게이트와 연결되고, MP1의 게이트는 MP2의 게이트와 연결되고, MP1 및 MP2의 소스는 전원을 연결하고, MP2의 드레인은 저항 R42를 통해 접지되고, R42의 비접지단은 출력단이며 상기 슬로프 전압을 출력하는 것을 특징으로 하는 강압형 DC-DC 컨버터.
  10. 제1항에 있어서,
    제1 파워 트랜지스터와 제2 파워 트랜지스터 사이의 노드는 중간 노드 SW로 불리고, 상기 출력 회로는 중간 노드 SW와 출력단 사이에 연결된 인덕터 L을 더 포함하고, 상기 전류 제로 검출 회로는 중간 노드 SW의 전류를 검출하여 인덕터의 전류를 획득하고, 나아가 인덕터의 전류의 제로를 검출하는 것을 특징으로 하는 강압형 DC-DC 컨버터.
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