JP5052791B2 - パルス生成装置及びパルス生成方法 - Google Patents

Description

本発明は、パルス生成装置及びパルス生成方法に係り、具体的にはメモリ素子を用いて複数個のパルスが生成できる多重パルス生成装置及びパルス生成方法に関する。

ＤＣモータなどを制御するためには多重パルスが使われるべきである。このために、大部分の既存ＭＣＵ(Ｍｉｃｒｏ-Ｃｏｎｔｒｏｌ Ｕｎｉｔ)は所望の周期とデューティサイクルを持つ多重パルスを生成するために、通常のカウンター回路に付加的な回路を追加したハードウェアを含んでいる。

図１Ａは、従来のパルス生成器によるパルス生成方法を示すタイミング図であり、図１Ｂは、図１Ａのパルス生成方法を行うための従来のパルス生成器を示すブロック図である。
図１Ａに示された従来の方法は、パルスの周期及びパルスのデューティサイクルを表す値を周期値保存レジスタ１１及びデューティ値保存レジスタ１２にそれぞれ保存する。もしカウンター１３がクロック信号をカウントした値がデューティ値より小さい場合には、パルスをロジックハイとして生成する。一方、クロックをカウントした値がデューティ値より大きい場合にはパルスをロジックローとして生成する。すなわち、既存のカウンター基盤のパルス生成器は二つの時間値を管理することによってデューティと周期が調節可能なパルスを生成する。

しかし、ステッピングモータ、サーボモータのようなＤＣモータの制御には一つのパルスでない多様なデューティサイクルを持つ多重パルスが要求される。ここで多重パルスとは、同じ周期で相異なる複数個のデューティサイクルをそれぞれ持つ複数個のパルスを意味する。

既存のＭＣＵは、ＤＣモータを制御するために図１Ｂに示されたクロック生成回路を並列に複数連結して多重パルスを生成する方法を使用している。しかし、このような方法は多重パルスの数の増加によって要求されるハードウェアの数がパルスの数に正比例して増える短所がある。すなわち、パルスの数の増加によって、カウンター１３、第１及び第２比較器１４、１５、周期値保存レジスタ１１、デューティ値保存レジスタ１２の数がパルスの数に正比例するだけさらに必要となり、これは全体的なチップサイズに大きな影響を与える。

本発明が解決しようとする技術的課題は、メモリ素子を用いて多重パルス波形の形態を保存し、パルスの数に関わらず一個のカウンター及び一個の比較器だけを用いて多重パルスを生成できるパルス生成器を提供することである。

前記の目的を達成するために、本発明の特徴によれば、複数個のパルス信号を生成するためのパルス生成器において、複数個の時間間隔信号及び第１選択信号を受信し、前記第１選択信号に応じて前記複数個の時間間隔信号のうち何れか一つを選択し、前記選択された時間間隔信号を出力する第１スイッチング部と、複数のパルス状態及び第２選択信号を受信し、前記第２選択信号によって前記複数のパルス状態のうち何れか一つを選択し、前記選択された時間間隔信号により決定される第１時間間隔の間に前記選択されたパルス状態を出力する第２スイッチング部と、を備えることを特徴とする。
前記複数個の時間間隔信号は、複数個のタイムスロットレジスタから受信することが望ましい。
また、前記複数のパルス状態はパルス状態保存部から受信することが望ましい。
また、前記第１スイッチング部及び第２スイッチング部のうち少なくとも一つはマルチプレクサを備えることが望ましい。

一方、前記選択された時間間隔信号を受信し、前記選択された時間間隔信号から第１ダウンカウントを行い、前記第１ダウンカウントの完了時に前記第１ダウンカウントの持続時間が前記第１時間間隔であることを表すための制御信号を出力するタイマーをさらに備えうる。
前記タイマーは、外部のクロック信号に基づいて前記第１ダウンカウントの持続時間を決めることが望ましい。
また、前記タイマーから前記制御信号を受信し、前記第１スイッチング部が前記複数個の時間間隔信号のうち次の一つを次の選択された時間間隔信号として選択するように指示する制御部をさらに備えうる。
前記タイマーは、前記次の選択された時間間隔信号を受信し、前記次の選択された時間間隔信号から第２ダウンカウントを行い、前記第２ダウンカウントの完了時に前記第２ダウンカウントの持続時間が第２時間間隔であることを表すための制御信号を出力しうる。

一方、前記パルス状態保存部は、複数個の保存素子を具備し、前記複数個の保存素子のそれぞれは前記複数のパルス状態のうち何れか一つを保存することが望ましい。
一方、前記受信された複数個の時間間隔信号の数は、前記受信された複数のパルス状態の数に対応し、前記数は所定の周期内におけるデューティサイクルの数を表す。
一方、本発明の一実施例によるパルス信号生成方法によれば、複数個の時間間隔信号のそれぞれが複数のパルス状態のうち何れか一つに対応する複数個の時間間隔信号を受信する段階と、前記複数個の時間間隔信号から第１時間間隔を表す第１時間間隔信号を選択する段階と、前記第１時間間隔の間に複数のパルス状態のうち第１パルス状態を出力することを特徴とする。
望ましくは、前記第１時間間隔が終了したか否かを判断する段階と、前記複数個の時間間隔信号から第２時間間隔を表す第２時間間隔信号を選択する段階と、前記第２時間間隔の間に複数のパルス状態のうち第２パルス状態を出力する段階と、をさらに備えることを特徴とする。

本発明に係るパルス生成器によれば、同数の多重パルスを生成する場合にハードウェアのサイズを既存のカウンター基盤のハードウェアに比べて大きく減らすことができる。

以下、添付した図面に基づき、本発明の望ましい実施の形態を説明することにより本発明を詳細に説明する。各図面に示された同じ参照符号は同じ部材を示す。
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。

図２は、本発明の一実施例によるパルス生成器を示すブロック図である。前記パルス生成器２００は、カウンター２１、メモリ装置２２及びマルチプレクサ２３を備えうる。
図２を参照すれば、デジタルパルスは、一般的に第１論理レベル(例えば、ロジックハイまたはロジック１)または第２論理レベル(例えば、ロジックローまたはロジック０)の二つの場合のうち一つの状態にある。したがって、パルスの状態をデジタル形態でメモリ素子２２に保存する。前記保存されたパルス状態は第１論理レベル及び第２論理レベルを含んで多重パルスに変換できる。

例えば、周期が２０サイクルであり、デューティが７サイクルである場合、図２のカウンター２１が１から７までカウントする間には、マルチプレクサ２３はメモリ２２に保存された値のうち第１論理レベル(論理ハイまたはロジック１)値を出力する。また、カウンター２１が８から２０までカウントする間には、マルチプレクサ２３はメモリ装置２２に保存された値のうち第２論理レベル(論理ローまたはロジック０)値を出力する。前記例において前記カウンター２１は前記のようなカウント動作を外部クロック信号に同期して行える。

図２に示された本発明の一実施例によれば、多重パルスのパルス状態に関する情報は、メモリ装置２２に保存されうる。例えば、パルス数の整数倍のビットサイズを持つメモリ素子にパルスの状態(すなわち、ロジック１またはロジック０)を表す情報を保存し、タイマー(例えば、カウンター、クロックサイクル、その他)を使って各情報が出力される時間を調節してデューティサイクル及び周期を調節する。
例えば、ＤＣモータの制御に使われる多重パルスは一般的に全てのパルスの周期が同じ特性を有する。また、現在主に使われる低価型のステッピングモータの場合には４個のパルスで駆動され、各パルスの状態の組合せは通常の二進コード化形態を持つ。

図３は、本発明の他の例による４個のパルスを示すタイミング図である。
図３に示されたように本発明の他の特徴によればステッピングモータを制御するパルスが４個であるが、必ずしもこれに限定されず、４個以上または４個以下のパルスが使われる他のタイプのステッピングモータが適用されることもある。
前記図３の例において前記４個のパルス(パルス０ないしパルス３)は、それぞれのパルスがｔ１、ｔ２、ｔ３及びｔ４の時間区間でパルスの状態がそれぞれ違う。また、それぞれの特定時間区間内では同じロジック状態を維持する。また、前記４個のパルスは同じ周期を持つ。この時、前記４個のパルスの周期はｔ１＋ｔ２＋ｔ３＋ｔ４になり、デューティサイクルはｔ１、ｔ２、ｔ３、及びｔ４で表す。

例えば、パルス０は、デューティサイクルｔ１の間にロジック１の状態を維持し、デューティサイクルｔ２及びｔ３の間にロジック０の状態を維持し、デューティサイクルｔ４の間にロジック１の状態を維持する。そして、パルス１は、デューティサイクルｔ１及びｔ２の間にロジック１の状態を維持し、デューティサイクルｔ３及びｔ４の間にロジック０の状態を維持する。パルス２は、デューティサイクルｔ１の間にロジック１の状態を維持し、デューティサイクルｔ２の間にロジック０の状態を維持し、デューティサイクルｔ３の間にロジック１の状態を維持し、デューティサイクルｔ４の間にロジック０の状態を維持する。そして、パルス３は、デューティサイクルｔ１の間にロジック０の状態を維持し、デューティサイクルｔ２及びｔ３の間にロジック１の状態を維持し、デューティサイクルｔ４の間にロジック０の状態を維持する。

一方、これら各パルスの状態をデューティサイクル別に見れば、デューティサイクルｔ１の間にはパルス０はないしパルス２はロジック１の状態を持ち、パルス３はロジック０の状態を持つ。そして、デューティサイクルｔ２の間にはパルス０はロジック０、パルス１はロジック１、パルス２はロジック０、パルス３はロジック１の状態を持つ。デューティサイクルｔ３の間にはパルス０はロジック０、パルス１はロジック０、パルス２はロジック１、パルス３はロジック１の状態を持つ。また、デューティサイクルｔ４の間にはパルス０はロジック１、パルス１はロジック０、パルス２はロジック０、パルス３はロジック０の状態を持つ。

図４は、本発明の他の一実施例によるパルス生成器を示すブロック図である。
図４を参照すれば、本発明に係るパルス生成器４００は、４個のタイムスロットレジスタ４０１ないし４０４、第１マルチプレクサ４１０、カウンター４２０、制御部４３０、メモリ４４０、及び第２マルチプレクサ４５０を含む。

図４に示された本発明に係るパルス生成器４００は、各デューティサイクル(ｔ１ないしｔ４)の間の各パルスの状態に関する情報をメモリ４４０に保存する。前記カウンター４２０がクロックのサイクルをカウントしつつデューティサイクルをモニタリングすれば、対応するデューティサイクルに当たるパルス状態のデータを出力させる。
４個のタイムスロットレジスタ４０１ないし４０４は、図３の複数個のパルスの４個のデューティサイクル(ｔ１、ｔ２、ｔ３、及びｔ４)に関する情報(例えばタイミング持続時間または間隔)をそれぞれ保存する。前記第１タイムスロットレジスタ４０１には図３の複数個のパルスのデューティサイクルタイム(すなわち、持続時間ｔ１)に対応する第１時間間隔を保存し、第２タイムスロットレジスタ４０２にはデューティサイクルタイムｔ２に対応する第２時間間隔を保存し、第３タイムスロットレジスタ４０３にはデューティサイクルタイムｔ３に対応する第３時間間隔を保存し、第４タイムスロットレジスタ４０４にはデューティサイクルタイムｔ４に対応する第４時間間隔を保存する。

第１マルチプレクサ４１０は、制御部４３０の制御信号に応答して第１ないし第４タイムスロットレジスタ４０１ないし４０４に保存された第１ないし第４時間間隔のうち何れか一つを選択し、前記選択された時間間隔をカウンター４２０に出力する。
カウンター４２０は、外部から入力されるクロック信号及び第１マルチプレクサ４１０から出力される前記選択された時間間隔を入力される。前記選択された時間間隔はクロック信号の数を示しうる。前記カウンター４２０は、カウントした数が前記選択された時間間隔と同じになるまで前記選択された時間間隔により定義される数をダウンカウントする。前記カウンター４２０は、前記デューティサイクル値を全てカウントすれば満了指示信号を制御部４３０に出力し、前記第１マルチプレクサ４１０から次のタイムスロットレジスタに保存された時間間隔信号をさらに入力されてダウンカウントし始める。

制御部４３０は、カウンター４２０から出力された満了指示信号に応答して第２マルチプレクサ４５０の出力を制御する。例えば、第２マルチプレクサ４５０が現在ダウンカウントしている時間間隔に対応するパルス状態を出力した場合、制御部４３０は満了指示信号を入力されれば、ディスカウント完了した時間間隔に対応するパルス状態の出力を中止し、次の時間間隔に対応するパルス状態を出力するように第２マルチプレクサ４５０を制御する。また、制御部４３０は、満了指示信号を入力されれば、タイムスロットレジスタに保存された値のうち次の順序にカウントする時間間隔信号をカウンター４２０に出力するように第１マルチプレクサ４１０を制御する

メモリ装置４４０は、タイムスロットレジスタ４０１ないし４０４に保存された時間間隔に対応してパルス状態を保存する。例えば、メモリ装置４４０は、マトリックス形態またはグリッド形態の保存素子を備えうる。前記保存素子の数はタイムスロットレジスタの数と同じであり、前記タイムスロットレジスタの数はＰｕｌｓｅ（ｎｕｍ）＊Ｄｕｔｙ＿Ｃｙｃｌｅ（ｎｕｍ）で表現できる(但し、Ｐｕｌｓｅ（ｎｕｍ）は、各時間間隔またはデューティサイクル当たり発生するパルスの数、 Ｄｕｔｙ＿Ｃｙｃｌｅ（ｎｕｍ）は、所定の周期内でのデューティサイクルの数)。前記メモリ装置４４０内の保存素子は二進ロジックで少なくとも一つのパルス状態(例えば、論理ハイまたは論理１に対応するパルス、二進論理１を持つビット、論理ローまたは論理０に対応するパルス、二進論理０を持つビット)を保存しうる

図４を参照すれば、メモリ４４０は、４個のタイムスロットレジスタ４０１ないし４０４に対応する４個のセット(セット０ないしセット３)を含み、前記４個のセットには４個のパルス(パルス０ないしパルス３)の状態データを保存する。前記４個のセットはそれぞれ第２マルチプレクサ４５０に連結される。
一般に、パルスの状態は、図３に示されたようにロジック１またはロジック０の状態だけを持っているために０または１のデータが保存される。ところが、パルスの状態が多数の電圧レベルに分類されれば、メモリ装置４４０に保存されるパルスの状態データも所定ビットのデータになりうる。

図４に示されたような実施例によれば、第２マルチプレクサ４５０は、制御部４３０の制御信号に応じてメモリ装置４４０から出力される４個のセットのうち現在ダウンカウントされるデューティサイクルに対応するセットのデータを出力する。例えば、現在カウンター４２０が第１タイムスロットレジスタ４０１に保存されたデューティサイクルをダウンカウントしていれば、第２マルチプレクサ４５０はセット０に保存されたパルス状態を出力する。そして、第１タイムスロットレジスタ４０１に保存されたデューティサイクルのダウンカウントが完了すれば、第２マルチプレクサ４５０は第２タイムスロットレジスタ４０２に対応するセット１に保存されたパルス状態を出力する。また、第２マルチプレクサ４５０は、第２タイムスロットレジスタ４０２に保存されたデューティサイクルのダウンカウントが完了すれば、第３タイムスロットレジスタ４０３に対応するセット２に保存されたパルス状態を出力する。そして、第２マルチプレクサ４５０は、第３タイムスロットレジスタ４０３に保存されたデューティサイクルのダウンカウントが完了すれば、第４タイムスロットレジスタ４０４に対応するセット３に保存されたパルス状態を出力する。そして、第４タイムスロットレジスタ４０４に保存されたデューティサイクルのダウンカウントが完了すれば、第２マルチプレクサ４５０はさらに第１タイムスロットレジスタ４０１に対応するセット０に保存されたパルス状態を出力する。

以下、図３及び図４を参照して、本発明の一実施例によるパルス生成器４００の動作を説明する。
まず、メモリ装置４４０内にセット０にはデューティサイクルｔ１における各パルスの状態値である{パルス０、パルス１、パルス２、パルス３}＝(１、１、１、０)を保存し、セット１にはデューティサイクルｔ２の各パルスの状態値である{パルス０、パルス１、パルス２、パルス３}＝(０、１、０、１)を保存し、セット２にはデューティサイクルｔ３における各パルスの状態値である{パルス０、パルス１、パルス２、パルス３}＝(０、０、１、１)を保存し、セット３にはデューティサイクルｔ４における各パルスの状態値である{パルス０、パルス１、パルス２、パルス３}＝(１、０、０、０)を保存する。

前記図３及び図４のパルス生成器４００の動作によれば、タイムスロットレジスタ４０１ないし４０４は、各デューティサイクルｔ１、ｔ２、ｔ３及びｔ４に対応する第１ないし第４時間間隔を外部クロック信号に基づいて前記カウンター４２０のカウントした数を表すことによって保存しうる。
前記パルス生成器４００の動作によれば、まず第１タイムスロットレジスタ４０１に保存された第１時間間隔(デューティサイクルｔ１に対応する)がカウンター４２０にローディングされ、カウントし始める。これと同時に、セット０に保存されたパルス状態データ(１、１、１、０)がパルス０、パルス１、パルス２、及びパルス３として出力される。したがって、デューティサイクルｔ１の間にはパルス０ないしパルス２はロジック１、パルス３はロジック０の値を持つ。

そして、カウンター４２０は、第１ダウンカウント動作の完了時までダウンカウント動作を行う(０の値を持つまでにダウンカウントするか、クロックサイクルの数が第１時間間隔と同じくなるまで)。第１ダウンカウントが完了すれば、第２時間間隔が前記カウンター４２０にローディングされることによって前記カウンター４２０は第２ダウンカウント動作を行う。第２マルチプレクサ４５０は、セット１に保存された第２パルス状態(０、１、０、１)をパルス０、パルス１、パルス２、及びパルス３として出力する。したがって、デューティサイクルｔ２の間にはパルス０はロジック０、パルス１はロジック１、パルス２はロジック０、パルス３はロジック１の値を持つ。

そして、カウンター４２０は第２ダウンカウント動作の完了時までさらにダウンカウント動作を行う。第２ダウンカウントが完了すれば、第３時間間隔が前記カウンター４２０にローディングされることによって前記カウンター４２０は第３ダウンカウント動作を行う。前記第２マルチプレクサ４５０はセット２に保存された第３パルス状態(０、０、１、１)をパルス０、パルス１、パルス２、及びパルス３に出力する。したがって、デューティサイクルｔ３の間にはパルス０はロジック０、パルス１はロジック０、パルス２はロジック１、パルス３はロジック１の値を持つ。

そして、カウンター４２０は、第３ダウンカウント動作の完了時までさらにダウンカウント動作を行う。第３ダウンカウントが完了すれば、第４時間間隔が前記カウンター４２０にローディングされることによって前記カウンター４２０は第４ダウンカウント動作を行う。前記第２マルチプレクサ４５０はセット３に保存された第４パルス状態(０、０、１、１)をパルス０、パルス１、パルス２、及びパルス３として出力する。したがって、デューティサイクルｔ４の間にはパルス０はロジック１、パルス１はロジック０、パルス２はロジック０、パルス３はロジック０の値を持つ。

前記図３及び図４のパルス生成器４００において、カウンター４２０は、前記第４ダウンカウント動作を完了すれば、前記第１ダウンカウント動作から前述の動作を行い続ける。
前記方法で図４のパルス生成器を使って図３に示された多重パルスを生成しうる。本発明に係るパルス生成器は、図３に示されたパルスに限定されずに同周期の複数個のパルスを生成することもできる。また、本発明に係るパルス生成器は、同周期であり、さらに多くのデューティサイクル数を持つパルスを生成することもできる。

この時、パルスの周期及びデューティサイクルなどのパルス模様が変更される場合には、メモリ装置４４０及び第１ないし第４タイムスロットレジスタ４０１ないし４０４をアップデートさせて、前記パルス発生器が他のパルス状態及び/または他のデューティサイクル周期及び数に適用できる(例えば、タイムスロットレジスタ４０１ないし４０４に保存される値を調節するか、または/及び追加的なタイムスロットレジスタを追加するなど)。

本発明に係るパルス生成器は既存のカウンターを基盤にした多重パルス生成方法に比べてハードウェア構成が簡単なので、半導体チップの製作時にゲートカウント側面で非常に有利である。
すなわち、例えば、従来の方法でＰ個のパルスを生成する場合には、Ｐ個のカウンターとＰ個の比較器(または制御部)が必要であるが、本発明に係るパルス生成器は１個のカウンターと１個の比較器だけが必要である。したがって、複数個のパルスを生成する場合には本発明に係るパルス生成器がハードウェア構成の側面で一層有利である。

本発明は添付した図面に示された一実施例に基づいて説明されたが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他実施例が可能である。従って、本発明の真の技術的保護範囲は特許請求の範囲によってのみ決まるべきである。

本発明は、ＤＣモータなどの関連技術分野に好適に用いられる。

従来のパルス生成器によるパルス生成方法を示すタイミング図である。 図１Ａのパルス生成方法を行うための従来のパルス生成器を示すブロック図である。 本発明の一実施例によるパルス生成器を示すブロック図である。 本発明の他の一実施例による４個のパルスを示すタイミング図である。 本発明の他の一実施例によるパルス生成器を示すブロック図である。

符号の説明

３０ プラズマディスプレイパネル
３１ パネル組立体
４００ パルス生成器
４０１、４０２、４０３、４０４ タイムスロットレジスタ
４１０ 第１マルチプレクサ
４２０ カウンター
４３０ 制御部
４４０ メモリ
４５０ 第２マルチプレクサ

Claims (21)

1. 複数個のパルス信号を生成するためのパルス生成器において、
   複数個の時間間隔信号及び第１選択信号を受信し、前記第１選択信号に応じて前記複数個の時間間隔信号のうち何れか一つを選択し、前記選択された時間間隔信号を出力する第１スイッチング部と、
   複数のパルス状態及び第２選択信号を受信し、前記第２選択信号によって前記複数のパルス状態のうち何れか一つを選択し、前記選択された時間間隔信号により決定される第１時間間隔の間に前記選択されたパルス状態を出力する第２スイッチング部と、を備え、
   前記受信された複数個の時間間隔信号及び前記受信された複数のパルス状態のうち少なくとも一つは保存値または数の側面で調節されることを特徴とするパルス生成器。
2. 前記複数個の時間間隔信号は、複数個のタイムスロットレジスタから受信することを特徴とする請求項１に記載のパルス生成器。
3. 前記複数のパルス状態は、パルス状態保存部から受信することを特徴とする請求項１に記載のパルス生成器。
4. 前記第１スイッチング部及び第２スイッチング部のうち少なくとも一つはマルチプレクサを備えることを特徴とする請求項１に記載のパルス生成器。
5. 前記選択された時間間隔信号を受信し、前記選択された時間間隔信号から第１ダウンカウントを行い、前記第１ダウンカウントの完了時に前記第１ダウンカウントの持続時間が前記第１時間間隔であることを表すための制御信号を出力するタイマーをさらに備えることを特徴とする請求項１に記載のパルス生成器。
6. 前記タイマーは、外部のクロック信号に基づいて前記第１ダウンカウントの持続時間を決めることを特徴とする請求項５に記載のパルス生成器。
7. 前記タイマーから前記制御信号を受信し、前記第１スイッチング部が前記複数個の時間間隔信号のうち次の一つを次の選択された時間間隔信号として選択するように指示する制御部をさらに備えることを特徴とする請求項５に記載のパルス生成器。
8. 前記タイマーは、前記次の選択された時間間隔信号を受信し、前記次の選択された時間間隔信号から第２ダウンカウントを行い、前記第２ダウンカウントの完了時に前記第２ダウンカウントの持続時間が第２時間間隔であることを表すための制御信号を出力することを特徴とする請求項７に記載のパルス生成器。
9. 前記パルス状態保存部は、複数個の保存素子を備え、前記複数個の保存素子のそれぞれは前記複数のパルス状態のうち何れか一つを保存することを特徴とする請求項３に記載のパルス生成器。
10. 前記受信された複数個の時間間隔信号の数は、前記受信された複数のパルス状態の数に対応し、前記数は所定の周期内におけるデューティサイクルの数を表すことを特徴とする請求項１に記載のパルス生成器。
11. 前記複数のパルスのそれぞれは、ハイ論理レベル及びロー論理レベルのうち何れか一つに当たることを特徴とする請求項１に記載のパルス生成器。
12. 前記パルス状態保存部は、前記複数のパルスのそれぞれを二進データビットとして保存することを特徴とする請求項３に記載のパルス生成器。
13. 前記複数のパルス状態は、ＤＣモータを制御するために使われることを特徴とする請求項１に記載のパルス生成器。
14. 複数個の時間間隔信号のそれぞれが複数のパルス状態のうち何れか一つに対応する複数個の時間間隔信号を受信する段階と、
    前記複数のパルス状態を受信する段階と、
    前記複数個の時間間隔信号から第１時間間隔を表す第１時間間隔信号を選択する段階と、
    前記第１時間間隔の間に、受信された前記複数のパルス状態のうちから第１パルス状態を選択して出力する段階と、を含み、
    前記受信された複数個の時間間隔信号及び前記受信された複数のパルス状態のうち少なくとも一つは保存値または数の側面で調節されることを特徴とするパルス信号生成方法。
15. 前記第１時間間隔が終了したか否かを判断する段階と、
    前記複数個の時間間隔信号から第２時間間隔を表す第２時間間隔信号を選択する段階と、
    前記第２時間間隔の間に複数のパルス状態のうち第２パルス状態を出力する段階と、をさらに備えることを特徴とする請求項１４に記載のパルス信号生成方法。
16. 前記第１時間間隔信号は、前記第１時間間隔に対応するクロックサイクルの数を表し、
    前記第１時間間隔信号と同じクロックサイクルの数をカカウントした後に前記第１時間間隔が終了したか否かを判断することを特徴とする請求項１５に記載のパルス信号生成方法。
17. 前記判断段階において前記第１時間間隔が終了したと判断された時、前記第１時間間隔の終了を表す制御信号を出力する段階をさらに含み、
    前記選択段階は、前記制御信号に基づいて複数個の時間間隔信号のうち第２時間間隔信号を選択することを特徴とする請求項１５に記載のパルス信号生成方法。
18. 前記選択段階は、受信された制御信号に基づいて前記第１時間間隔信号を選択することを特徴とする請求項１４に記載のパルス信号生成方法。
19. 請求項１に記載のパルス生成器で複数個のパルス信号を生成することを特徴とするパルス信号生成方法。
20. 前記出力されるパルス状態は、前記第１時間間隔における複数個のパルス信号の状態データを含むことを特徴とする請求項１に記載のパルス生成器。
21. 前記出力されるパルス状態は、前記第１時間間隔における複数個のパルス信号の状態データを含むことを特徴とする請求項１４に記載のパルス信号生成方法。

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