JP3720027B2

JP3720027B2 - 波形発生回路及び平面マトリクス型表示装置

Info

Publication number: JP3720027B2
Application number: JP2003100395A
Authority: JP
Inventors: 晃山本; 正也田島; 壽男上田; 博仁栗山; 勝啓石田; 義一金澤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2003-04-03
Filing date: 2003-04-03
Publication date: 2005-11-24
Anticipated expiration: 2016-11-27
Also published as: JP2004007546A

Description

【０００１】
【発明の属する技術分野】
本発明は、波形発生回路及び駆動信号発生部にそのような波形発生回路を有するプラズマディスプレイパネル（ＰＤＰ）表示装置等の平面マトリクス型表示装置に関し、特に波形及びその発生に関係するデータをＲＯＭに記憶し、記憶されたデータを順次読み出して波形に変換する波形発生回路及びそのような回路を有する平面マトリクス型表示装置に関する。
【０００２】
【従来の技術】
近年、薄型化が容易であるとの利点からＣＲＴに代わりＰＤＰ、ＬＣＤ等を利用した平面マトリクス型表示装置が使用されるようになっている。特に、ＰＤＰ表示装置は、簡易なプロセスであり表示画面の大型化が容易であり、自発光型であるため表示品質が良好で、応答速度も速いとの理由から、急速に用途が拡大され、生産量も増大している。
【０００３】
これらの平面マトリクス型表示装置においてもカラー表示の要求が高まっている。フルカラー化する場合、表示パネルの駆動回路のより精密な駆動波形制御が要求される。ＰＤＰ表示装置には、２本の電極で選択放電（アドレス放電）及び維持放電（表示発光のための放電）を行う２電極型と、第３の電極を利用してアドレス放電を行う３電極型があるが、階調表示を行うカラーＰＤＰでは、面放電を利用した３電極構造が一般に用いられている。
【０００４】
図１は３電極・面放電方式カラーＰＤＰ装置の全体構成図であり、図２は制御回路のブロック構成図であり、図３は駆動波形の例を示すタイムチャートであり、図４は駆動波形発生回路のブロック構成図である。従来のカラーＰＤＰ表示装置の駆動波形発生回路について、図１から図４を参照して簡単に説明する。
【０００５】
図１に示すように、ＰＤＰ表示装置は、パネル１と、パネル１のＹスキャン電極に順次スキャンパルスを印加するＹスキャンドライバ４と、パネル１の点灯するセルに対応するアドレス電極にスキャンパルスに同期して駆動信号を印加するアドレスドライバ２と、パネル１のＸ共通電極と全Ｙスキャン電極間にサステイン（維持）波形を印加するＸドライバ３とＹドライバ５と、各ドライバ２から５に対してそれぞれ電圧Ｖｓｙ、Ｖｓｘ及びＶａを供給する電源回路７と、アドレスドライバ２に対して表示データ及びドライバ制御信号を与え、他のドライバ３から５に対してドライバ制御信号を与え、電源回路７に電源制御信号を与える制御回路６から構成されている。
【０００６】
図２に示すように、制御回路６は、多階調化手段６１と、フレームメモリ６２と、フレームメモリ書き込み／読み出しアドレス発生回路６３と、パルスジェネレータ６４と、駆動波形発生回路６５とから構成されている。
【０００７】
図３は、制御回路６が発生する駆動信号を示す図である。図３の最上部の信号がアドレスドライバ２からアドレス電極に印加される信号であり、２番目の信号がＸドライバ３からＸ電極に印加される信号であり、３番目以降の信号がＹスキャンドライバ４とＹドライバ５からＹ電極に印加される信号である。図３において、アドレス電極に印加される信号のうちアドレス期間の信号Ａ（１）、Ａ（２）、…、Ａ（ｎ）が表示データであり、それ以外の信号は駆動波形発生回路６５で発生される。
【０００８】
駆動波形発生回路６５のような波形を発生する回路としては、波形及びその制御に関係する信号を示すデータを波形発生の基本周期毎にＲＯＭに記憶しておき、ＲＯＭに記憶されたデータを順次読み出して波形を発生させる回路が広く使用される。１回の読み出しで必要なデータ量が得られない時には、基本周期毎のデータを複数に分割して記憶しておき、基本周期毎に複数回読み出して必要なデータ量が出力されるようにしている。
【０００９】
本出願人は、特開平４−２８４４９１号公報でＰＤＰ表示装置用の駆動波形発生回路を開示している。図４は、これに開示された従来の駆動波形発生回路６５の構成例を示す図である。図４に示すように、従来の駆動波形発生回路６５は、駆動波形／制御信号ＲＯＭ６５１と、ＲＯＭアドレスカウンタ６５２と、アドレス記憶手段６５３と、ＲＯＭデータ変換手段６５５と、ＲＯＭアドレスカウンタ６５２とアドレス記憶手段６５３とＲＯＭデータ変換手段６５５に対し制御信号を出力する駆動波形発生制御手段６５４とからなる。
【００１０】
ＰＤＰ表示装置における階調表示を行うための駆動法としては、１回の表示フレームを複数のサブフレームに分割し、各サブフレームの実効的な輝度を決定するサステイン期間（維持放電期間）を相対比１：２：４：８：１６：…となるように構成し、階調データを重み付けに対応するサブフレームで表示することにより階調表示する多重アドレス法が一般的であり、駆動波形／制御信号ＲＯＭ６５１にはこの１サブフレーム分の駆動波形及び駆動波形発生制御手段６５４に対して出力される制御信号が記憶されている。サステイン期間の長さは、後述する繰り返し部分の繰り返し回数で規定される。図３に示すように、１サブフレームは、リセット期間とアドレス期間とサステイン期間と後処理期間に分割されている。１サブフレーム分の駆動波形及び制御信号をすべてデータとして記憶すると記憶容量の大きな駆動波形／制御信号ＲＯＭ６５１を設ける必要があるため、同じ波形が繰り返される部分では、所定のアドレス範囲を繰り返し読み出して同一の波形を繰り返し発生させるようにしている。図３の駆動信号では、アドレス期間及びサステイン期間で同じ波形が繰り返されるので、この部分については繰り返しサイクルの最小単位のみ記憶してある。駆動波形／制御信号ＲＯＭ６５１に記憶されたデータには、駆動波形の繰り返しサイクル時、アドレス記憶手段６５３でＲＯＭアドレスカウンタ６５２の出力の駆動波形の繰り返しサイクルの最小単位に応じたデータが記憶された先頭アドレスを保持する。駆動波形／制御信号ＲＯＭ６５１が８ビットの場合、必要な駆動波形を生成するのに８ビットのデータでは足りないため、ＲＯＭデータ変換手段６５５によって８ビット以上のデータに変換される。例えば、必要な駆動波形を生成するのに３２ビットの駆動波形及びその制御信号データが３ＭＨｚの周期で必要であるとする場合、データ幅が８ビットの駆動波形／制御信号ＲＯＭ６５１に図５に示すようなメモリマップでデータを記憶し、１２ＭＨｚでＡ領域、Ｂ領域、Ｃ領域、Ｄ領域の順に読み出し、ＲＯＭデータ変換手段６５５がその読み出されたデータを４回分まとめて３２ビットの３ＭＨｚのデータに変換する。ＲＯＭデータ変換手段６５５から出力されたＲＯＭデータは、制御信号及びフレームメモリ書き込み／読み出しアドレス発生回路の制御信号ＡＤＤＴが駆動波形発生制御手段６５４に入力される以外は、アドレスドライバ２、Ｘドライバ３、Ｙスキャンドライバ４及びＹドライバ５の各ドライバへドライバ制御信号として出力される。各ドライバには供給された制御信号に基づいて各電極に印加する所定の電圧の信号を生成する回路が設けられており、図３に示すような信号が生成されてパネル１を駆動する。以上の動作をサブフレームの分割数分行うことにより、１画面の表示が終了する。
【００１１】
【発明が解決しようとする課題】
ＰＤＰ表示装置では、表示品質の一層の向上及び耐久性の向上等のために、各ドライバによるパネルの駆動を一層精密に制御する必要が生じている。そのため、各ドライバに供給する駆動波形も一層精密なものにすることが求められている。しかし、駆動波形を一層精密なものにするためには、駆動波形／制御信号ＲＯＭ６５１の容量を増大させると共に、基本周期内に駆動波形／制御信号ＲＯＭ６５１から読み出すデータ量を増大させる必要がある。これは駆動波形／制御信号ＲＯＭ６５１からのデータの読み出し速度を増大させることを意味する。しかし、ＲＯＭからの読み出し速度を増大させるためには、高速のＲＯＭを使用する必要がありＲＯＭのコストが増大するという問題を生じる。そのため、ＰＤＰ表示装置においては、容易には駆動波形を精密化することはできなかった。
【００１２】
また、ＰＤＰ表示装置においては、上記のように、階調データを重み付けに対応するサブフレームで表示することにより階調表示する多重アドレス法が使用される。ユーザが画面の輝度調整を行った場合には、それに応じて各サブフレームのサスティン期間の長さを変化させている。実際には、最小の重み付けのサブフレームのサスティン期間は非常に短く、暗くする輝度調整が行われた場合、最小の重み付けのサブフレームのサスティン期間が１サイクルの期間より短くなるということが起こり得る。そのような場合、この最小の重み付けのサブフレームは点灯させる必要がなくなる。このような場合、次のサブフレームの点灯ミスを引き起こす恐れがあるため、このようなサブフレーム全体を省略することはできず、リセット期間とアドレス期間と後処理期間は行うが、サスティン期間は行わないことになる。そのため、駆動波形としては、アドレス期間の後に直ちに後処理期間を行うような波形を発生させる必要があるが、従来の波形発生回路は、アドレスを順に変化させるか、所定範囲を繰り返すことができるだけであり、外部からの要求に応じてＲＯＭの読み出しを、あるアドレスから離れたアドレスに読み飛ばすといったことはできなかった。従って、上記のような、サスティン期間を行わないといったことはできなかった。
【００１３】
以上のことは、ＰＤＰ表示装置で使用される波形発生回路に限らず、他の用途で使用される波形発生回路でも同じであり、精密な波形を発生させたり、波形を変形させる場合には同様に生じる問題である。
【００１４】
本発明は、上記問題点を解決するためのものであり、ＲＯＭデータ量を増加させることなしに及び読み出し速度を増加させることなしに複雑な波形を発生できる波形発生回路を実現すると共に、そのような波形発生回路をＰＤＰ表示装置に適用して波形発生回路部分でのコストを増加させずに、駆動波形の一層の精密化を可能にすることを目的とする。
【００１５】
【課題を解決するための手段】
図６は、本発明の第１の態様の原理構成図である。
【００１６】
図６に示すように、本発明の波形発生回路は、波形及びその発生に関係する波形データをサイクル毎に記憶したＲＯＭ６５１と、波形データを順次読み出すためのアドレス信号を順次発生するアドレス発生回路７１と、読み出した波形データを順次波形信号に再生する波形データ出力回路７３とを備える波形発生回路において、波形データには、そのサイクルの波形データを延長して再生することを指示する延長情報が含まれており、読み出した波形データから延長情報の有無を判定し、延長情報が含まれる時には、波形データ出力回路７３が対応する波形信号の出力を維持するように制御すると共に、アドレス発生回路７１がアドレス信号の発生動作を遅延するように制御する延長判定・制御回路を備えることを特徴とする。
【００１７】
従来の波形発生回路では、同一の状態が複数サイクル続く場合でも、サイクル毎に同一のデータをＲＯＭに記憶し、それを順に読み出していた。そのため、同一の波形データが連続するといった現象が生じていた。本発明によれば、同一のデータが複数サイクル連続するような場合には、延長情報で１つの波形データを延長して生成できるため、波形データのデータ量を低減でき、その分ＲＯＭの容量を低減できる。
【００１８】
前述のように、従来の波形発生回路では、同じ波形が繰り返される場合には、基本となる波形をＲＯＭに記憶し、そのアドレス範囲を繰り返し読み出すようにして、ＲＯＭの容量を低減していた。しかし、波形の周期的に変化する部分を構成する複数サイクルの波形データを記憶したあるアドレス範囲を繰り返し読み出すもので、本発明のように、あるサイクルの波形データをそのまま延長して再生するといったことは行われていなかった。
【００１９】
延長する期間を一定とすることも考えられるが、波形データを延長するかどうかを示す延長情報と共に延長する期間を示す延長期間情報も波形データに設けるようにしてもよい。これにより、延長期間を任意に設定できるようになる。延長判定・制御回路７２は、波形データが延長情報を含む時には、更に延長期間情報を抽出して、延長期間情報で指定された期間、波形データ出力回路７３が対応する波形信号の出力を維持するように制御する。
【００２０】
波形のある状態の長さを任意に設定できるようになれば、駆動波形を一層精密化することができる。
【００２１】
波形データに延長情報と延長期間情報を設ける方法は各種考えられる。１つの方法は延長期間情報が延長情報の次のサイクルの波形データに含まれるようにする方法である。図７は、この方法の場合の読み出し動作を説明するタイムチャートである。図７に示すように、延長判定・制御回路７２は、読み出した波形データＤ（ｎ）が延長情報を含む時（制御ビットが「Ｈ」になっているサイクル時）には、波形データ出力回路７３が対応する波形信号ＷＤ（ｎ）の出力を維持するように制御した上で、次のサイクルの波形データＤ（ｎ＋１）から延長期間情報を抽出するようにする。この場合、延長期間情報で指示される延長期間は、延長期間情報を読み出すため、１サイクルより長いこと（実際には、１サイクルの整数倍の期間）が必要であり、延長期間情報を読み取った後、更に延長期間情報で指示された期間ｍから延長期間情報を読み取るための期間分の１サイクルを減じた期間（ｍ−１）の間、波形データ出力回路７３が出力を維持し、アドレス発生回路７１がアドレス信号の発生動作を遅延するように制御する。従って、波形信号ＷＤ（ｎ）は、ｍ＋１サイクル維持されることになる。
【００２２】
別の方法としては、延長情報を複数のビットで構成し、延長期間情報も延長情報の複数のビットで表されるようにし、複数のビットの組み合わせ値に応じて、延長するかどうかと共に延長期間が指示されるようにする。図８は、この方法の場合の読み出し動作を説明するタイムチャートである。たとえば、波形データの内の３ビットを延長情報に割り当てると、延長情報の３ビットで８状態が表せる。このうちの１つの状態、たとえば０を延長しない条件に割り当て、他の７状態に１から７までの延長量を割り当てる。最小の延長量をＴＣとすれば、延長量をＴＣから７ＴＣまで変化させることができる。図８に示すように、この延長量はクロックＣＬＫをカウントして計時するが、クロックＣＬＫの周期を通常時の波形データのサイクルより小さくすれば、延長期間の最小単位をより精密に制御できる。
【００２３】
図９は、本発明の第２の態様の原理構成図である。
【００２４】
図９に示すように、本発明の波形発生回路は、波形及びその発生に関係する波形データをサイクル毎に記憶したＲＯＭ６５１と、波形データを順次読み出すためのアドレス信号を順次発生するアドレス発生回路７４とを備える波形発生回路において、外部から読み飛ばすように指示する外部指示信号が入力されている時には、アドレス発生回路の発生するアドレス信号が所定の値になった時に、アドレス発生回路にスキップアドレスを設定し、アドレス発生回路がスキップアドレスからアドレス信号の発生動作を継続するように制御するスキップ判定回路とを備えることを特徴とする。
【００２５】
本発明の第２の態様によれば、所定のアドレスから所望のアドレスに読み飛ばしを行うことができる。しかも、読み飛ばしを行うかどうかは外部指示信号に応じて決定できるので、状況に応じて波形を変えることができる。
【００２６】
図１０は、第２の態様における読み出し動作を説明するタイムチャートである。図１０では、たとえば、ＲＯＭ６５１のアドレスＡ（ｎ）に記憶されたデータＤ（ｎ）にスキップ情報が記憶されており、スキップ先アドレス記憶回路７６にはアドレスＡ（ｍ）が記憶されているとする。外部指示信号が「Ｌ」でアクティブでない時には、たとえデータＤ（ｎ）が読み出されてもそのままアドレスを順次変化させながら波形の再生が行われる。これに対して、外部指示信号が「Ｈ」でアクティブでの時には、データＤ（ｎ）が読み出されると、その中に含まれるスキップ情報を検出して、ロード信号がオンになり、スキップ先アドレス記憶回路７６に記憶されているアドレスＡ（ｍ）がアドレス発生回路７４にロードされる。アドレス発生回路７４は次のサイクルでアドレスＡ（ｍ）を出力するので、データＤ（ｍ）が読み出され、以後アドレス発生回路７４はアドレスＡ（ｍ）から順次アドレスを変化させる。
【００２７】
【発明の実施の形態】
以下、カラーＰＤＰ用波形発生回路に本発明を適用した実施例を説明する。
【００２８】
図１１は、本発明の実施例における波形データの形式を示す図である。図５で説明したのと同様に、本実施例においても、ＲＯＭのデータビット幅では１サイクル分の波形データとして不足なので、ＲＯＭの記憶領域をＡ、Ｂ、Ｃ、Ｄの４領域に分割し、各領域の波形データを４倍の速度で順に読み出し、４回分のデータをまとめて、４倍の幅のデータに変換している。具体的には、図１１に示すように、ＲＯＭはアドレスが１２ビットで、データ幅が８ビットであり、Ａ領域からＤ領域に４分割されており、各領域の出力８ビットに８種類の波形データが記憶されているので、合計３２種類の波形データが記憶されている。このうち、Ａ領域のビットに延長を判定するビットが含まれている。
【００２９】
ＰＤＰの駆動波形では、リセット期間における駆動波形は一定のサイクル期間かその整数倍の期間毎に変化する波形である。従って、リセット期間の波形データにおいては、図７で説明した、延長する期間はサイクルの整数倍で、延長する波形データを記憶したサイクルの次のサイクルに延長量を示すデータを記憶する延長方式を使用し、Ａ領域の８ビットのデータの最初のデータビットＤ０を延長情報に割り当て、延長量を示すデータは次のサイクルのＡ領域の８ビットのデータとして記憶する。従って、延長できる量は２５６サイクルが最大である。
【００３０】
また、アドレス期間とサスティン期間においては、波形の長さを細かく変えることが望まれている。そのため、アドレス期間とサスティン期間においては、図８で説明した、延長量の調整単位は１／４サイクルで、Ａ領域の８ビットのデータの内の２ビットを延長情報に割り当て、この２ビットで表す数値が「０」の時には延長は行わず、「１」の時には１／４サイクル延長し、「２」の時には１／２サイクル延長し、「３」の時には３／４サイクル延長する方式を使用する。
【００３１】
更に、前述のように、最小の重み付けのサブフレームのサスティン期間を省略できることがあるので、省略を指示する信号SUS0が「Ｈ」の時に、アドレス期間からサスティン期間に切り換わると、後処理期間のＲＯＭアドレスにスキップする方式を使用する。
【００３２】
図１２は、カラーＰＤＰの駆動シーケンスを示す図で、アドレス発生回路の発生するアドレスが、カラーＰＤＰのリセット期間、アドレス期間、サスティン期間、後処理期間の終了を示す値になる毎に、信号ＣＴＱＥＮのパルスが発生され、信号ＣＴＱ０とＣＴＱ１が図示のように変化する。従って、信号ＣＴＱ０とＣＴＱ１の値の組み合わせにより、どの期間であるかが判定できるようになっている。具体的には、信号ＣＴＱ０とＣＴＱ１の値が、「０」と「０」の時にはリセット期間であり、「１」と「０」の時にはアドレス期間であり、「０」と「１」の時にはサスティン期間であり、「１」と「１」の時は後処理期間である。
【００３３】
図１３は、本発明の実施例の波形発生回路の全体構成を示す図である。図示のように、この波形発生回路は、ＲＯＭ６５１と、アドレス発生回路８１と、ＲＯＭアドレス記憶回路８２と、駆動状態カウンタ８３と、ＲＯＭデータ変換回路８４と、波形データ延長回路８５と、読出停止回路８６とで構成されている。各回路の具体的な構成は、図１４から２１に示され、図１４は駆動状態カウンタ８３を、図１５はアドレス発生回路８１とＲＯＭ６５１を、図１６から１８はＲＯＭアドレス記憶回路を、図１９はＲＯＭデータ変換回路８４を、図２０は読出停止回路を、図２１は波形データ延長回路を示す。
【００３４】
駆動状態カウンタ８３は、図１２に示したカラーＰＤＰの駆動シーケンス状態を示す信号を生成する回路である。図１４において、参照番号８３１はカウンタであり、ＸＦＣＬＲは回路全体の初期化・スタート信号である。アドレス記憶回路８２が各期間の終了時に出力するＲＭＡＤＣＰとアドレス発生回路のカウンタのキャリーに応じて、図１２に示したパルス信号ＣＴＱＥＮが生成される。その時にカウント値がカウントアップされ、カラーＰＤＰの駆動シーケンス状態を示す信号ＣＴＱ０とＣＴＱ１が変化する。また、上記のように、最小の重み付けのサブフレームのサスティン期間の省略を指示する信号SUS0が「Ｈ」の時に、アドレス期間から、後処理期間のＲＯＭアドレスにスキップし、それに応じて駆動シーケンス状態を示す信号も変化する必要がある。これを実現するために、多入力ＮＡＮＤゲート８３２が設けられており、アドレス期間でＣＴＱ０が「Ｌ」、ＣＴＱ１が「Ｈ」、ＲＭＡＤＣＰが「Ｈ」、ＱＡＣＯが「Ｈ」の時に、SUS0が「Ｈ」だとＮＡＮＤゲート８３２の出力ＸＣＴＱＬＤが「Ｌ」に変化して、カウンタ８３１にＤ０とＤ１として「Ｈ」が入力され、後処理期間に対応するように、ＣＴＱ０とＣＴＱ１の両方が「Ｈ」に変化する。
【００３５】
アドレス発生回路８１とＲＯＭ６５１は従来のものとほとんど同じ構成である。図１５において、参照番号８１２と８１３はそれぞれカウンタである。カウンタ８１２は、図１１に示したＡからＢの領域を１サイクル内で順に読み出すためのもので、ＲＯＭ６５１の上位のアドレスを生成する。カウンタ８１３は各領域内のアドレスを生成するもので、駆動状態カウンタから出力されるＸＣＴＱＬＤが「Ｌ」に変化した時、ＲＯＭアドレス記憶回路８２から出力される後処理期間の最初のアドレス（ＲＭＡＤＤ０〜９）をロードし、そこからカウント動作を続行する点が従来と異なる。これにより、最小のサブフレームのサスティン期間を省略する処理が実現される。
【００３６】
ＲＯＭアドレス記憶回路８２は、図１６から図１８に示す構成を有している。図において、８７１と８７２はレジスタであり、８２９は比較器（コンパレータ）である。ＲＯＭアドレス記憶回路８２は、図１２に示した駆動シーケンスの各期間の終了時のＲＯＭアドレスの下位１０ビット（各領域内でのアドレス）を記憶しており、アドレス発生回路８１が発生するＲＯＭアドレスＱＢ０〜９とそれぞれ一致した時に各期間が終了したことを示す信号ＲＭＡＤＣＰを発生する。また、後処理期間の開始時のＲＯＭアドレスを記憶しており、上記のＸＣＴＱＬＤが「Ｌ」に変化した時にアドレス発生回路８１のカウンタ８１３にロードするアドレスを出力する。
【００３７】
ＲＯＭデータ変換回路８４は、図１９に示すような構成を有する。参照番号８４５Ａから８４５Ｃ、及び８４６Ａから８４６Ｄは、すべてレジスタである。この回路は図１１に示したＡ領域からＤ領域の４組の８ビットのデータを順次４回読み出して４回分のデータをまとめた上で３２ビットのデータにするための回路であり、従来例をほぼ同様の構成を有する。これらの説明は省略する。
【００３８】
読出停止回路８６は、図２０に示す構成を有する。参照番号８６４はカウンタである。上記のように、リセット期間においては、Ａ領域の最初のＲＯＭデータのビットＤ０が「１」（「Ｈ」）の時には、そのサイクルの波形データが延長して出力されるように保持し、延長する期間は次のサイクルのＲＯＭデータに含まれている。読出停止回路８６は、このための処理を行う回路であり、リセット期間においてＡ領域の最初のＲＯＭデータのビットＤ０が「Ｈ」の時に、多入力ＮＡＮＤゲート８６１の出力が「Ｈ」になり、信号ＸＬｏａｄが「Ｈ」になるので、次のサイクルで延長期間を示すＡ領域のデータをカウンタ８６４にロードすることになる。信号ＬＡＴＤＭＫはＲＯＭデータ変換回路８４に入力され、ＬＡＴＤＭＫが「Ｈ」の間、ＲＯＭデータ変換回路８４は前のサイクルの出力を維持すると共に、信号ＣＴＱＡＭＫＯはアドレス発生回路のカウント動作を停止する。カウンタ８６４は、ロードした延長期間を示すデータをカウントし、カウントが終了すると、信号ＣＴＱＡＭＫ０が「Ｌ」に戻り、通常の状態に復帰する。このようにして、リセット期間における第１の方式の延長処理が行われる。
【００３９】
波形データ延長回路８５は、図２１に示す構成を有する。参照番号８５６はカウンタである。波形データ延長回路８５は、アドレス期間とサスティン期間において、Ａ領域のＲＯＭデータのビットＤ０とＤ１の両方が「０」の時には延長はしないが、それ以外の時には延長処理を行い、Ｄ０とＤ１が「１」と「０」の時には１／４サイクル延長し、Ｄ０とＤ１が「０」と「１」の時には１／２サイクル延長し、Ｄ０とＤ１が「１」と「１」の時には３／４サイクル延長するように処理するための回路である。
【００４０】
図２２から図３７は、実施例の駆動波形発生回路の各部の動作を示すタイムチャートである。図２２から図２７、図２８から図３１、図３２と図３３、図３４と図３５、図３６と図３７は図示する信号が多いために分割したもので、それぞれ組をなす。図２２から図２４は同じ時間軸である。図２５から図２７は、それぞれ時間的に図２２から図２４に続く部分である。図２８と図２９も同じ時間軸であり、図３０と図３１はそれぞれ時間的に図２８と図２９に続く部分である。図３２と図３３、図３４と図３５、図３６と図３７の時間軸もそれぞれ共通である。
【００４１】
図２２から図２７は、通常動作時の開始時からの動作を示す。この場合、駆動状態カウンタ８３での読み飛ばし処理や、読出停止回路８６や波形データ延長回路８５での延長処理は生じないので、従来と同様の処理が行われる。
【００４２】
図２８から図３１は、リセット期間において、延長を指示するＲＯＭデータビットがサイクルｎ−１で「Ｈ」になっている場合の例を示しており、次のサイクルのＡ領域のデータとして「Ｍ（２５５以下の値）」が記憶されており、これが読出停止回路８６のカウンタ８６４にロードされ、２５５になってキャリーが出力されるまで、サイクルｎ−１の波形データが出力され続ける。
【００４３】
図３２と図３３は、アドレス期間又はサスティン期間において、延長を指示するＲＯＭデータビットＤ０とＤ１の両方が「１」の場合を示しており、図３４と図３５は、Ｄ０とＤ１が「０」と「１」の場合を示しており、図３２と図３３ではサイクルｎの波形データの出力が３／４サイクル（クロック３個分）延長され、図３４と図３５ではサイクルｎの波形データの出力が１／２サイクル（クロック２個分）延長される。
【００４４】
図３６と図３７は、SUS0が「Ｈ」の時、すなわち、最小のサブフレームのサスティン期間を省略する指示が出された時のアドレス期間の終了時付近の動作を示しており、アドレス期間の終了するアドレスであることを検出してＸＣＴＱＬＤが出力され、それに応じてＣＴＱ０とＣＴＱ１として「Ｈ」がロードされる。これにより、アドレス期間の後、直ちに後処理期間になる。
【００４５】
以上ＰＤＰ装置に使用する波形発生回路に本発明を適用した実施例を説明したが、本発明の波形発生回路は、ＰＤＰ表示装置に限らず、ＲＯＭに記憶した波形データ及びその発生を制御する制御データを読み出して波形を発生するものであればどのようなものにも適用可能である。
【００４６】
【発明の効果】
以上説明したように、本発明によれば、ＲＯＭの記憶容量を低減することが可能で、より精密な波形信号を生成することが可能となる。これによりドライバの駆動制御の一層の精密化が可能になり、カラープラズマディスプレイ（ＰＤＰ）表示装置の品質を向上させることが可能になる。
【図面の簡単な説明】
【図１】３電極・面放電方式カラープラズマディスプレイ装置の全体構成を示す図である。
【図２】カラープラズマディスプレイ装置の制御回路のブロック構成図である。
【図３】プラズマディスプレイ装置の駆動波形を示すタイムチャートである。
【図４】従来の駆動波形発生回路のブロック構成図である。
【図５】従来のＲＯＭメモリマップを示す図である。
【図６】本発明の第１の態様の原理構成を示す図である。
【図７】本発明の第１の態様の動作を説明する図である。
【図８】本発明の第１の態様の別の動作を説明する図である。
【図９】本発明の第２の態様の原理構成を示す図である。
【図１０】本発明の第２の態様の動作を説明する図である。
【図１１】本発明の実施例におけるＲＯＭメモリマップを示す図である。
【図１２】本発明の実施例におけるカラーＰＤＰ駆動シーケンスに関係する信号を示すタイムチャートである。
【図１３】本発明の実施例の波形発生回路の全体構成を示すブロック図である。
【図１４】実施例の駆動カウンタの回路構成を示す図である。
【図１５】実施例のアドレス発生回路とＲＯＭの回路構成を示す図である。
【図１６】実施例のＲＯＭアドレス記憶回路の一部の回路構成を示す図である。
【図１７】実施例のＲＯＭアドレス記憶回路の一部の回路構成を示す図である。
【図１８】実施例のＲＯＭアドレス記憶回路の一部の回路構成を示す図である。
【図１９】実施例のＲＯＭデータ変換回路の構成を示す図である。
【図２０】実施例の読出停止回路の構成を示す図である。
【図２１】実施例の波形データ延長回路の構成を示す図である。
【図２２】実施例における通常時の動作を示すタイムチャート（その１）である。
【図２３】実施例における通常時の動作を示すタイムチャート（その２）である。
【図２４】実施例における通常時の動作を示すタイムチャート（その３）である。
【図２５】実施例における通常時の動作を示すタイムチャート（その４）である。
【図２６】実施例における通常時の動作を示すタイムチャート（その５）である。
【図２７】実施例における通常時の動作を示すタイムチャート（その６）である。
【図２８】実施例における読出停止及び出力保持時の動作を示すタイムチャート（その１）である。
【図２９】実施例における読出停止及び出力保持時の動作を示すタイムチャート（その２）である。
【図３０】実施例における読出停止及び出力保持時の動作を示すタイムチャート（その３）である。
【図３１】実施例における読出停止及び出力保持時の動作を示すタイムチャート（その４）である。
【図３２】実施例における延長時の動作を示すタイムチャート（その１）である。
【図３３】実施例における延長時の動作を示すタイムチャート（その２）である。
【図３４】実施例における延長時の別の動作を示すタイムチャート（その１）である。
【図３５】実施例における延長時の別の動作を示すタイムチャート（その２）である。
【図３６】実施例における読み飛ばし時の動作を示すタイムチャート（その１）である。
【図３７】実施例における読み飛ばし時の動作を示すタイムチャート（その２）である。
【符号の説明】
１…カラープラズマディスプレイパネル
２…アドレスドライバ
３…Ｘドライバ
４…Ｙスキャンドライバ
５…Ｙドライバ
６…制御回路
７…電源回路
７１、７４…アドレス発生回路
７２…延長判定・制御回路
７３…波形データ出力回路
７５…スキップ判定回路
７６…スキップ先アドレスレジスタ
６５１…ＲＯＭ

Claims

波形及びその発生に関係する波形データを、複数のクロック周期で構成されるサイクル毎に記憶したＲＯＭと、
前記波形データを順次読み出すためのアドレス信号を順次発生するアドレス発生回路と、
読み出した前記波形データを順次波形信号に再生する波形データ出力回路とを備える波形発生回路において、
前記波形データには、当該サイクルの波形データを延長して再生することを指示する延長情報と、延長する期間を示す延長期間情報とが含まれており、
前記延長期間情報で指示される延長期間は、前記サイクルの整数倍の期間であり、
読み出した前記波形データから前記延長情報の有無を判定し、前記延長情報が含まれる時には、前記延長期間情報で指定された期間、前記波形データ出力回路が対応する波形信号の出力を維持するように制御すると共に、前記アドレス発生回路がアドレス信号の発生動作を遅延するように制御する延長判定・制御回路を備えることを特徴とする波形発生回路。
選択的に放電発光を行う複数のセルを有する表示パネルと、
前記複数のセルを表示データに対応した状態に設定する表示データ設定手段と、
前記複数のセルを設定された状態に応じて発光させる表示発光手段とを備える平面マトリクス型表示装置であって、
前記表示データ設定手段及び前記表示発光手段に供給する駆動制御信号を発生する駆動波形発生回路として、請求項１に記載の波形発生回路を備えることを特徴とする平面マトリクス型表示装置。