JPS6054516A - パルス発生装置 - Google Patents
パルス発生装置Info
- Publication number
- JPS6054516A JPS6054516A JP16205083A JP16205083A JPS6054516A JP S6054516 A JPS6054516 A JP S6054516A JP 16205083 A JP16205083 A JP 16205083A JP 16205083 A JP16205083 A JP 16205083A JP S6054516 A JPS6054516 A JP S6054516A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- circuit
- delay
- output
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/78—Generating a single train of pulses having a predetermined pattern, e.g. a predetermined number
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野］
本発明は、パルス発生装置に関する。
［背景技術ｊ
パルス発生装置としては、従来、所定の周期のパルスを
発生させるパルス発生部と、カウンタ回路とを組合わせ
て、複数の異なった周期のパルスを得るものが存在する
。またトランジスタ形タイマまたはｆｆｌａ式タイマを
組合わせて複数の異なった周期のパルスを得るものも存
在する。
発生させるパルス発生部と、カウンタ回路とを組合わせ
て、複数の異なった周期のパルスを得るものが存在する
。またトランジスタ形タイマまたはｆｆｌａ式タイマを
組合わせて複数の異なった周期のパルスを得るものも存
在する。
［背景技術の問題点］
上記第１の従来例にあっては、パルスの周期を゛広範囲
に選択できるようにするためには、カウンタ回路の数が
多くなるという問題がある。また、上記第２の従来例に
あっては、必要な周期に応じたタイマを、周期が変化す
る毎に設けなければならず、またその周期を変更する場
合に、その改造に必要な装置が大きいという問題がある
。
に選択できるようにするためには、カウンタ回路の数が
多くなるという問題がある。また、上記第２の従来例に
あっては、必要な周期に応じたタイマを、周期が変化す
る毎に設けなければならず、またその周期を変更する場
合に、その改造に必要な装置が大きいという問題がある
。
［発明の目的〕
本発明は、上記従来例の問題点に着目してなされたもの
で、少ない回路構成によって、パルス周期を広範囲に選
択でき、しかもパルスの発生順序を自由に設定でき、そ
の変更が容易に行なえるパルス発生装置を提供すること
を目的とするものである。
で、少ない回路構成によって、パルス周期を広範囲に選
択でき、しかもパルスの発生順序を自由に設定でき、そ
の変更が容易に行なえるパルス発生装置を提供すること
を目的とするものである。
［発明の概要］
上記目的を達成するために、本発明は、起動スイッチに
よって起動パルスを１つ発生ブる起動パルス発生回路と
、互いに遅延時間の異なる複数の遅延回路からなる遅延
回路群と、この遅延回路群の中の遅延回路を組合わせる
ことによってパルス周期を設定するパルス周期設定回路
と、所定の出力パルスの数をカウントし、前記パルス周
期設定回路の順序を設定するカウンタ回路とを有するも
のである。
よって起動パルスを１つ発生ブる起動パルス発生回路と
、互いに遅延時間の異なる複数の遅延回路からなる遅延
回路群と、この遅延回路群の中の遅延回路を組合わせる
ことによってパルス周期を設定するパルス周期設定回路
と、所定の出力パルスの数をカウントし、前記パルス周
期設定回路の順序を設定するカウンタ回路とを有するも
のである。
［発明の実施例］
以下、添附図面に示す実施例に基づいて本発明を詳述す
る。
る。
第１図は本発明の一実施例を示すブロック図である。起
動パルス発生回路２は起動スイッチ１によってパルス幅
ｔの起動パルスを１つ発生させる回路である。遅延回路
４．５，６．７は、それぞれ遅延時間ＴＯ，Ｔ１．Ｔ２
．Ｔ３を有づるものであり、遅延回路群８は遅延回路４
．５，６．７の集合体である。カウンタ回路１０は、発
生したパルスの数をカウントするものである。
動パルス発生回路２は起動スイッチ１によってパルス幅
ｔの起動パルスを１つ発生させる回路である。遅延回路
４．５，６．７は、それぞれ遅延時間ＴＯ，Ｔ１．Ｔ２
．Ｔ３を有づるものであり、遅延回路群８は遅延回路４
．５，６．７の集合体である。カウンタ回路１０は、発
生したパルスの数をカウントするものである。
パルス周期設定回路９は、カウンタ回路１ｏのカウント
数に対応して所定のパルス周期となるように遅延回路群
８から必要な遅延回路の１つを選択し、または複数の遅
延回路を直列接続覆ることによって、入力パルスに応じ
て、所定のパルス周期と同じ遅延時間で出力パルスを発
生さ「るように、予め設定するものである。
数に対応して所定のパルス周期となるように遅延回路群
８から必要な遅延回路の１つを選択し、または複数の遅
延回路を直列接続覆ることによって、入力パルスに応じ
て、所定のパルス周期と同じ遅延時間で出力パルスを発
生さ「るように、予め設定するものである。
ＯＲ回路３は、起動パルス発生回路２の出力とパルス周
１ｆＪＩＷ定０ＯＮ９の出力とを入力し、パルス周Ｉｌ
ｌ］設定回路９に信号を送るものぐある。
１ｆＪＩＷ定０ＯＮ９の出力とを入力し、パルス周Ｉｌ
ｌ］設定回路９に信号を送るものぐある。
第２図は、上記実施例に使用するパルスの例を示したも
のである。この図におけるパルス幅はｔであり、その周
期は順次Ｔ２．Ｔ１．Ｔ３．Ｔ１゜Ｔ１．Ｔ１＋Ｔ２．
７１＋Ｔ２＋１°３で、合Ｆｉｔ ８つであるとする。
のである。この図におけるパルス幅はｔであり、その周
期は順次Ｔ２．Ｔ１．Ｔ３．Ｔ１゜Ｔ１．Ｔ１＋Ｔ２．
７１＋Ｔ２＋１°３で、合Ｆｉｔ ８つであるとする。
この場合、カウンタ回路１０は、最小３段、すなわちＯ
〜７までカウントできればよい。
〜７までカウントできればよい。
第３図は、第１図に示したパルス周ｗｉ設定回ｒ８９を
詳細に示した回路図である。パルス周期設定回路９は、
遅延回路群８の各遅延回路４〜７に対応して、その遅延
回路をバイパスづる回路を有づるものである。すなわち
、遅延回路５に対してはゲート１００〜１０２、遅延回
路６に対してはゲート１０３〜１０５、遅延回路７に対
してはゲート１０６〜１０８が、それぞれバイパス回路
である。
詳細に示した回路図である。パルス周期設定回路９は、
遅延回路群８の各遅延回路４〜７に対応して、その遅延
回路をバイパスづる回路を有づるものである。すなわち
、遅延回路５に対してはゲート１００〜１０２、遅延回
路６に対してはゲート１０３〜１０５、遅延回路７に対
してはゲート１０６〜１０８が、それぞれバイパス回路
である。
遅延回路５を例にとると、遅延回路５を使用する必要が
なければ、ゲート１００の入力を論理「１」にし、ゲー
ト１０１を閉じ、ゲート１０２を開き、遅延回路５をバ
イパスする。また、その遅延回路５を使用する必要があ
れば、ゲート１００の入力を論理「０」にし、ゲート１
０１を皿き、ゲート１０２を閉じる。遅延回路６，７に
ついてもそれぞれ上記と同様に、それらの使用の有無に
応じて、バイパスを行なわなかったり、または行なった
りする。
なければ、ゲート１００の入力を論理「１」にし、ゲー
ト１０１を閉じ、ゲート１０２を開き、遅延回路５をバ
イパスする。また、その遅延回路５を使用する必要があ
れば、ゲート１００の入力を論理「０」にし、ゲート１
０１を皿き、ゲート１０２を閉じる。遅延回路６，７に
ついてもそれぞれ上記と同様に、それらの使用の有無に
応じて、バイパスを行なわなかったり、または行なった
りする。
遅延回路５．６を使用し、遅延回路７を使用しない場合
、すなわち、パルス周期設定回路９の入カイに対して出
力０のトータル遅延時間をＴ１＋Ｔ２にしたい場合には
、遅延回路７だけをバイパスすればよい。そのためには
、グー１〜１００，１０５の入力を論理「０」、ゲート
１０６の入力を論理「１」にすればよく、この場合、ゲ
ート１０１．１０４．１０８が同き、ゲート１０２．１
０５．１０７が閉じ、遅延回路５．６が直列接続された
回路となる。したがって、パルス周期設定回路９の入カ
イに対して出力口のトータル遅延時間はＴＩ＋Ｔ２とな
る。なお、遅延回路４は、カウンタ回路１０との関係で
、パルス周期設定回路９の動作を補償するために設けた
もので、その遅延時間ＴＯは、他の遅延回路５〜７の遅
延時間■１〜Ｔと比較して、無視できる程、小さいもの
である。
、すなわち、パルス周期設定回路９の入カイに対して出
力０のトータル遅延時間をＴ１＋Ｔ２にしたい場合には
、遅延回路７だけをバイパスすればよい。そのためには
、グー１〜１００，１０５の入力を論理「０」、ゲート
１０６の入力を論理「１」にすればよく、この場合、ゲ
ート１０１．１０４．１０８が同き、ゲート１０２．１
０５．１０７が閉じ、遅延回路５．６が直列接続された
回路となる。したがって、パルス周期設定回路９の入カ
イに対して出力口のトータル遅延時間はＴＩ＋Ｔ２とな
る。なお、遅延回路４は、カウンタ回路１０との関係で
、パルス周期設定回路９の動作を補償するために設けた
もので、その遅延時間ＴＯは、他の遅延回路５〜７の遅
延時間■１〜Ｔと比較して、無視できる程、小さいもの
である。
パルス周期設定回路９は、上記した捏延回路用バイパス
回路の他に、カウンタ回路１０のカウント数に対応して
、次のパルスまでの周期、づなりもパルス周期設定回路
９の入カイに対して出力口のトータル遅延時間を予め設
定りる設定回路を有している。この設定回路９は、ゲー
ト１０９〜１３２からなり、カウンタ回路１０の出力タ
〜ムをこのグー１〜の一方の入力端子に入力し、他方の
入力端子ａ−ｘ（ＪＸ下、この入力端子ｔよジャンパー
端子という。）は、ジャンパー等によって論理ｒＯＪに
設定できるようになっている。
回路の他に、カウンタ回路１０のカウント数に対応して
、次のパルスまでの周期、づなりもパルス周期設定回路
９の入カイに対して出力口のトータル遅延時間を予め設
定りる設定回路を有している。この設定回路９は、ゲー
ト１０９〜１３２からなり、カウンタ回路１０の出力タ
〜ムをこのグー１〜の一方の入力端子に入力し、他方の
入力端子ａ−ｘ（ＪＸ下、この入力端子ｔよジャンパー
端子という。）は、ジャンパー等によって論理ｒＯＪに
設定できるようになっている。
第２図に示すような周期のパルスを発生する場合のパル
ス周期設定回路９の設定は、次のように行なう。
ス周期設定回路９の設定は、次のように行なう。
まず、カウンタ回路１０がカウント「０」の場合、スタ
ートパルスを意味し、ゲート１０９，１１７．１２５は
閉じているので、ジャンパ一端子ａ、ｉ、ｑの設定は不
要である。カウンタ回路１０がカウント「１」の場合、
パルス周期設定回路９の入カイに対して出力口のトータ
ル遅延時間はＴ２となるように設定する。すなわち、遅
延回路５．７をバイパスし、遅延回路６を使用するよう
にする。これは、ゲー１−１００．１０６のへカウ。
ートパルスを意味し、ゲート１０９，１１７．１２５は
閉じているので、ジャンパ一端子ａ、ｉ、ｑの設定は不
要である。カウンタ回路１０がカウント「１」の場合、
パルス周期設定回路９の入カイに対して出力口のトータ
ル遅延時間はＴ２となるように設定する。すなわち、遅
延回路５．７をバイパスし、遅延回路６を使用するよう
にする。これは、ゲー１−１００．１０６のへカウ。
りを論理「１」とし、ゲート１０３の入カッを論理「０
」と１ればよいので、ゲート１１０．１２６を開き、ゲ
ート１１８を閉じるようにジャンパ一端子す、ｒをオー
プンにし、ジャンパ一端子ｊを論理「０」に設定する。
」と１ればよいので、ゲート１１０．１２６を開き、ゲ
ート１１８を閉じるようにジャンパ一端子す、ｒをオー
プンにし、ジャンパ一端子ｊを論理「０」に設定する。
次にカウンタ１０がカウント「２」の場合、パルス周期
設定回路９の入カイに対して出力口の１・−タル遅延時
間はＴ１となるように設定する。すなわち、遅延回路６
，７をバイパスし、遅延回路５を使用するようにする。
設定回路９の入カイに対して出力口の１・−タル遅延時
間はＴ１となるように設定する。すなわち、遅延回路６
，７をバイパスし、遅延回路５を使用するようにする。
これは、ゲート１０３゜１０６の入力１，７を論理「１
」とし、ゲート１００の入カウを論理ｒＯＪとすればよ
いので、ゲート１１９．１２７をｇｔｌきゲート１１１
を閉じるようにジャンパ一端子に、ｓをオーブンし、ジ
ャンパーＣを論１！［！ ｒＯＪに設定づる。
」とし、ゲート１００の入カウを論理ｒＯＪとすればよ
いので、ゲート１１９．１２７をｇｔｌきゲート１１１
を閉じるようにジャンパ一端子に、ｓをオーブンし、ジ
ャンパーＣを論１！［！ ｒＯＪに設定づる。
次に、カウンタ回路１０がカウント「３」の場合のトー
タル遅延時間−「３、カラン＋−ｒ４Ｊの場合のトータ
ル遅延時間下１、カラン１〜「５」の場合の１・−タル
涯延時間Ｔ１、カウント「６」の場合のトータル遅延時
間Ｔ１＋Ｔ２、カウント「７」の場合のトータル遅延時
間Ｔ １ ＋ Ｔ ２ ＋ Ｔ ３ ’ｂ上記と同様に
考えることができ、それら各場合に応じた遅延時間にな
るように、ジャンパ一端子ａ〜Ｘを設定する。
タル遅延時間−「３、カラン＋−ｒ４Ｊの場合のトータ
ル遅延時間下１、カラン１〜「５」の場合の１・−タル
涯延時間Ｔ１、カウント「６」の場合のトータル遅延時
間Ｔ１＋Ｔ２、カウント「７」の場合のトータル遅延時
間Ｔ １ ＋ Ｔ ２ ＋ Ｔ ３ ’ｂ上記と同様に
考えることができ、それら各場合に応じた遅延時間にな
るように、ジャンパ一端子ａ〜Ｘを設定する。
次に、第１図に従って全体の動作を説明する。
まず、起動スイッチ１をＡンづると、起動パルス発生回
路２はパルス幅ｔのパルスを１つ発生する。このパルス
は、ＯＲ回路３を通過して、パルス周期設定回路９の入
カイとカウンタ回路１ｏの入カニに印加されるとともに
刈信号出カバとなり、この信号比カバは１２図のパルス
信号ＰＯとして出力される。
路２はパルス幅ｔのパルスを１つ発生する。このパルス
は、ＯＲ回路３を通過して、パルス周期設定回路９の入
カイとカウンタ回路１ｏの入カニに印加されるとともに
刈信号出カバとなり、この信号比カバは１２図のパルス
信号ＰＯとして出力される。
起動パルスがカウンタ回路１ｏの入カニに印加されると
、カウンタ回路１ｏはカラン）−’ｒ Ｉ Ｊとなる。
、カウンタ回路１ｏはカラン）−’ｒ Ｉ Ｊとなる。
一方、パルス周期設定回路９の入カイに印加されたパル
スは、上記パルス周期設定回路９の動作によって、遅延
時間Ｔ２後に出力口に出力される。このパルスは、上記
と同様に、再びＯＲ回路４を経てパルス周期設定回路９
の入カイと、カウンタ回路１０の入カニに印加されると
ともに、信号比カバでありしかも第２図のパルス信号Ｐ
１として出力される。そこで、カウンタ回路１０は、
。
スは、上記パルス周期設定回路９の動作によって、遅延
時間Ｔ２後に出力口に出力される。このパルスは、上記
と同様に、再びＯＲ回路４を経てパルス周期設定回路９
の入カイと、カウンタ回路１０の入カニに印加されると
ともに、信号比カバでありしかも第２図のパルス信号Ｐ
１として出力される。そこで、カウンタ回路１０は、
。
カウント「２」となり、パルス周期設定回路９の入カイ
に入力されたパルスは、遅延時間Ｔ１後に出力口に出力
さ机、再びＯＲ回路３．牽経て、パルス周期設定回路９
とカウンタ回路う０とに印加されるとともに、信号比カ
バでありしかも第２図のパルス信号Ｐ２として出力され
る。
に入力されたパルスは、遅延時間Ｔ１後に出力口に出力
さ机、再びＯＲ回路３．牽経て、パルス周期設定回路９
とカウンタ回路う０とに印加されるとともに、信号比カ
バでありしかも第２図のパルス信号Ｐ２として出力され
る。
以下同様に、第２図の周期となるように、予めパルス周
期設定回路９で設定されたｄ延時間で、信号出力へに所
定のカウント数だけのパルスが出このようにして、遅延
回路群９の中の遅延回路５〜７の遅延時間Ｔ１〜Ｔ３を
長いものから短いものまで必要に応じて組合「て使用す
ることによりされる。このようにして、広範囲な周期の
パルス出力を発生させることができ、しかもその出力順
序についても、パルス周期設定回路９のジャンパ端子ａ
−Ｘを所定の設定に変更づることによって、任意に変え
ることができる。
期設定回路９で設定されたｄ延時間で、信号出力へに所
定のカウント数だけのパルスが出このようにして、遅延
回路群９の中の遅延回路５〜７の遅延時間Ｔ１〜Ｔ３を
長いものから短いものまで必要に応じて組合「て使用す
ることによりされる。このようにして、広範囲な周期の
パルス出力を発生させることができ、しかもその出力順
序についても、パルス周期設定回路９のジャンパ端子ａ
−Ｘを所定の設定に変更づることによって、任意に変え
ることができる。
なお、以上の実施例においては、説明を簡単にするため
に、遅延回路を３種にし、出力パルスの数を８個とした
が、遅延回路と出力パルスの数は、互いに独立にしかも
自由に設定できるものであり、必要に応じて、その数を
拡張することができる。
に、遅延回路を３種にし、出力パルスの数を８個とした
が、遅延回路と出力パルスの数は、互いに独立にしかも
自由に設定できるものであり、必要に応じて、その数を
拡張することができる。
また、上記実施例において使用した論理回路は、トラン
ジスタ回路で構成しても、またはリレー回路で構成して
もよい。
ジスタ回路で構成しても、またはリレー回路で構成して
もよい。
［発明の効果］
上記のように、本発明は、少ない回路構成によって、パ
ルス周期を広範囲に選択でき、しかもパルスの発生順序
を自由に設定でき、その変更が容易に行なえるという効
果を有する。
ルス周期を広範囲に選択でき、しかもパルスの発生順序
を自由に設定でき、その変更が容易に行なえるという効
果を有する。
第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例のタイムチャート、第３図はパルス周期設定
回路の詳細な論理回路図である。 １・・・起動スイッチ、２・・・起動パルス発生回路、
３・・・ＯＲ回路、４〜７・・・遅延回路、８・・・遅
延回路群、９・・・パルス周期設定回路、１０・・・カ
ウンタ回路。１００〜１３５・・・ゲート回路、ａ−Ｘ
・・・ジャンパ一端子。 出願人 日本電気株式会社
上記実施例のタイムチャート、第３図はパルス周期設定
回路の詳細な論理回路図である。 １・・・起動スイッチ、２・・・起動パルス発生回路、
３・・・ＯＲ回路、４〜７・・・遅延回路、８・・・遅
延回路群、９・・・パルス周期設定回路、１０・・・カ
ウンタ回路。１００〜１３５・・・ゲート回路、ａ−Ｘ
・・・ジャンパ一端子。 出願人 日本電気株式会社
Claims (1)
- 起動スイッチによって起動パルスを１つ発生する起動パ
ルス発生回路と、互いに「延時間の異なる複数の遅延回
路からなる遅延回路群と、この遅延回路群の中の遅延回
路を組合わせることによってパルス周期を設定するパル
ス周期設定回路と、所定の出力パルスの数をカウントし
、前記パルス周期設定回路の順序を設定するカウンタ回
路とを有することを特徴とするパルス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16205083A JPS6054516A (ja) | 1983-09-05 | 1983-09-05 | パルス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16205083A JPS6054516A (ja) | 1983-09-05 | 1983-09-05 | パルス発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6054516A true JPS6054516A (ja) | 1985-03-29 |
Family
ID=15747137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16205083A Pending JPS6054516A (ja) | 1983-09-05 | 1983-09-05 | パルス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6054516A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7057417B2 (en) | 2001-01-25 | 2006-06-06 | Sharp Kabushiki Kaisha | Voltage conversion circuit and semiconductor integrated circuit device provided with it |
| KR100594315B1 (ko) | 2005-01-13 | 2006-06-30 | 삼성전자주식회사 | 다중 펄스 생성 장치 |
-
1983
- 1983-09-05 JP JP16205083A patent/JPS6054516A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7057417B2 (en) | 2001-01-25 | 2006-06-06 | Sharp Kabushiki Kaisha | Voltage conversion circuit and semiconductor integrated circuit device provided with it |
| KR100594315B1 (ko) | 2005-01-13 | 2006-06-30 | 삼성전자주식회사 | 다중 펄스 생성 장치 |
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