JP3100113B2 - ノイズ減衰出力バッファ - Google Patents
ノイズ減衰出力バッファInfo
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
における出力バッファに関するもので、特に、データ信
号の出力時に効果的にノイズを減衰させることができる
ノイズ減衰出力バッファに関するものである。
における出力バッファに関するもので、特に、データ信
号の出力時に効果的にノイズを減衰させることができる
ノイズ減衰出力バッファに関するものである。
【０００２】
【従来の技術】半導体集積回路においては、出力データ
のノイズを減衰させるために、主としてノイズ減衰用の
出力バッファを使用するのが一般的である。ここに、出
力バッファにおけるノイズは、主にプルダウン用のＮＭ
ＯＳトランジスタがオフの状態からオンになる時に発生
するので、このノイズを減らすためにノイズ減衰型出力
バッファは、そのプルダウンＮＭＯＳトランジスタをオ
ンさせる信号がそのトランジスタのゲート電極に印加さ
れる時点に、そのゲート電極と接地ラインとの間に電流
パスを形成するようにして、瞬間的に発生されるノイズ
を吸収するようにしている。従来、一般的に用いられる
ノイズ減衰出力バッファについて、添付図面の図４〜図
６を参照して説明すれば、次のとおりである。
のノイズを減衰させるために、主としてノイズ減衰用の
出力バッファを使用するのが一般的である。ここに、出
力バッファにおけるノイズは、主にプルダウン用のＮＭ
ＯＳトランジスタがオフの状態からオンになる時に発生
するので、このノイズを減らすためにノイズ減衰型出力
バッファは、そのプルダウンＮＭＯＳトランジスタをオ
ンさせる信号がそのトランジスタのゲート電極に印加さ
れる時点に、そのゲート電極と接地ラインとの間に電流
パスを形成するようにして、瞬間的に発生されるノイズ
を吸収するようにしている。従来、一般的に用いられる
ノイズ減衰出力バッファについて、添付図面の図４〜図
６を参照して説明すれば、次のとおりである。
【０００３】まず、図４は、従来のノイズ減衰出力バッ
ファの構成を詳細に図示した回路図であり、ノイズ減衰
出力バッファは、イネーブル端子Ｅに加えられるイネー
ブル信号と入力端子Ｉに加えられる入力データを入力す
るＮＯＲゲート１と、上記入力データのインバート値を
プルアップ用のＰＭＯＳトランジスタのゲート信号とし
て入力するとともに、上記ＮＯＲゲート１の出力値をプ
ルダウン用のＮＭＯＳトランジスタのゲート信号として
入力して、出力端子Ｏに最終の出力データを出力するイ
ンバータ回路（プルアップ／プルダウン回路）４と、上
記入力データが論理値「０」（以下、「Ｌ」という）の
とき、正常駆動電圧を超える駆動電圧Ｖｃｃ（ノイズを
増加させる）が印加されると回路点Ｎにノイズ減衰信号
を出力し、反面、上記入力データが論理「１」（以下、
「Ｈ」という）ならば、上記回路点Ｎと上記ＮＯＲゲー
ト１の出力端（Ｌを呈している）を短絡させるＮＭＯＳ
トランジスタを含むノイズ減衰制御部２と、上記ノイズ
減衰制御部２の回路点Ｎから出力されるノイズ減衰信号
および上記インバータ４の出力値（このバッファの最終
出力値）を各々スイッチング信号としてゲート電極に加
えられる２つのＮＭＯＳトランジスタを含み、ノイズ減
衰信号が印加されかつ同時にインバータ４の出力値がＨ
の場合にのみ上記ＮＯＲゲート１の出力端と接地ライン
Ｇとの間に電流パスを形成して、上記インバータ４内の
プルダウンＮＭＯＳトランジスタがオンされる時に主と
して発生するノイズを吸収するノイズ減衰部３と、を包
含して構成されている。
ファの構成を詳細に図示した回路図であり、ノイズ減衰
出力バッファは、イネーブル端子Ｅに加えられるイネー
ブル信号と入力端子Ｉに加えられる入力データを入力す
るＮＯＲゲート１と、上記入力データのインバート値を
プルアップ用のＰＭＯＳトランジスタのゲート信号とし
て入力するとともに、上記ＮＯＲゲート１の出力値をプ
ルダウン用のＮＭＯＳトランジスタのゲート信号として
入力して、出力端子Ｏに最終の出力データを出力するイ
ンバータ回路（プルアップ／プルダウン回路）４と、上
記入力データが論理値「０」（以下、「Ｌ」という）の
とき、正常駆動電圧を超える駆動電圧Ｖｃｃ（ノイズを
増加させる）が印加されると回路点Ｎにノイズ減衰信号
を出力し、反面、上記入力データが論理「１」（以下、
「Ｈ」という）ならば、上記回路点Ｎと上記ＮＯＲゲー
ト１の出力端（Ｌを呈している）を短絡させるＮＭＯＳ
トランジスタを含むノイズ減衰制御部２と、上記ノイズ
減衰制御部２の回路点Ｎから出力されるノイズ減衰信号
および上記インバータ４の出力値（このバッファの最終
出力値）を各々スイッチング信号としてゲート電極に加
えられる２つのＮＭＯＳトランジスタを含み、ノイズ減
衰信号が印加されかつ同時にインバータ４の出力値がＨ
の場合にのみ上記ＮＯＲゲート１の出力端と接地ライン
Ｇとの間に電流パスを形成して、上記インバータ４内の
プルダウンＮＭＯＳトランジスタがオンされる時に主と
して発生するノイズを吸収するノイズ減衰部３と、を包
含して構成されている。
【０００４】なお、この出願の回路図において、ＰＭＯ
Ｓトランジスタは、ゲート電極に小さい丸印が付けられ
ているが、これはＮＭＯＳトランジスタとの視覚的区別
を助けるためのものであって、信号のインバートを意味
するものではない。
Ｓトランジスタは、ゲート電極に小さい丸印が付けられ
ているが、これはＮＭＯＳトランジスタとの視覚的区別
を助けるためのものであって、信号のインバートを意味
するものではない。
【０００５】ここに、上記ノイズ減衰制御部２は、図示
のように、入力データをゲート信号とし、上記ＮＯＲゲ
ート１の出力端および上記ノイズ減衰信号の回路点Ｎを
それぞれソース／ドレインの一方および他方に接続した
ひとつのＮＭＯＳトランジスタと、駆動電圧Ｖｃｃをソ
ース電極に印加し、上記入力データをゲート信号とする
一つのＰＭＯＳトランジスタと、このＰＭＯＳトランジ
スタのドレイン電極と上記回路点Ｎとの間に接続され、
各々のゲート電極とドレイン電極が短絡されていて正常
な駆動電圧Ｖｃｃ（５Ｖ）を超える高い電圧が各ソース
電極に印加されるとオンとなる３個の直列接続されたＰ
ＭＯＳトランジスタとを具備している。したがって、上
記直列接続された３個のＰＭＯＳトランジスタは、ノイ
ズが増加するとき、すなわち、入力データがＨからＬに
変化し、高いレベルの駆動電圧Ｖｃｃが印加されると
き、オンとなり、回路点Ｎにノイズ減衰信号Ｈを出力す
ることになる。
のように、入力データをゲート信号とし、上記ＮＯＲゲ
ート１の出力端および上記ノイズ減衰信号の回路点Ｎを
それぞれソース／ドレインの一方および他方に接続した
ひとつのＮＭＯＳトランジスタと、駆動電圧Ｖｃｃをソ
ース電極に印加し、上記入力データをゲート信号とする
一つのＰＭＯＳトランジスタと、このＰＭＯＳトランジ
スタのドレイン電極と上記回路点Ｎとの間に接続され、
各々のゲート電極とドレイン電極が短絡されていて正常
な駆動電圧Ｖｃｃ（５Ｖ）を超える高い電圧が各ソース
電極に印加されるとオンとなる３個の直列接続されたＰ
ＭＯＳトランジスタとを具備している。したがって、上
記直列接続された３個のＰＭＯＳトランジスタは、ノイ
ズが増加するとき、すなわち、入力データがＨからＬに
変化し、高いレベルの駆動電圧Ｖｃｃが印加されると
き、オンとなり、回路点Ｎにノイズ減衰信号Ｈを出力す
ることになる。
【０００６】また、上記ノイズ減衰部３は、上記ＮＯＲ
ゲート１の出力端と接地ラインＧとの間に２つの直列接
続されたＮＭＯＳトランジスタを具備し、一方のＮＭＯ
Ｓトランジスタのゲート電極には上記ノイズ減衰制御部
２から出力されるノイズ減衰信号が加えられ、他方のＮ
ＭＯＳトランジスタのゲート電極には上記インバータ４
の出力データが加えられており、ノイズ減衰信号および
出力データ信号の値に応じてＮＯＲゲート１の出力端と
接地ラインＧとの間を短絡したりオープンにしたりす
る。したがって、上記ノイズ減衰信号により上記ＮＯＲ
ゲートの出力端と接地ラインの間に形成されるノイズを
吸収する電流パスは、インバータ４を介して出力端子Ｏ
に出力される最終の出力値がＨのとき、すなわち、ノイ
ズの影響を小さく受けるときは、その電流パスを除去し
て完全な最終の出力値を得ることになる。
ゲート１の出力端と接地ラインＧとの間に２つの直列接
続されたＮＭＯＳトランジスタを具備し、一方のＮＭＯ
Ｓトランジスタのゲート電極には上記ノイズ減衰制御部
２から出力されるノイズ減衰信号が加えられ、他方のＮ
ＭＯＳトランジスタのゲート電極には上記インバータ４
の出力データが加えられており、ノイズ減衰信号および
出力データ信号の値に応じてＮＯＲゲート１の出力端と
接地ラインＧとの間を短絡したりオープンにしたりす
る。したがって、上記ノイズ減衰信号により上記ＮＯＲ
ゲートの出力端と接地ラインの間に形成されるノイズを
吸収する電流パスは、インバータ４を介して出力端子Ｏ
に出力される最終の出力値がＨのとき、すなわち、ノイ
ズの影響を小さく受けるときは、その電流パスを除去し
て完全な最終の出力値を得ることになる。
【０００７】一方、図５は、上記のように構成される従
来のノイズ減衰出力バッファ内で時間により変化する各
部分の出力値の電圧を示す電圧波形図で、図６は、図５
と同一の時間にプルダウンＮＭＯＳトランジスタに流れ
る電流の波形図である。図において、ａは入力データの
電圧波形、ｂはノイズ減衰制御部２の出力電圧波形、ｃ
は上記ＮＯＲゲート１の出力電圧波形、ｄは上記インバ
ータ４からの出力データの電圧波形を各々示す。この場
合、図示のように、入力データａがＨからＬに変化する
と、上記ノイズ減衰制御部２の出力値ｂがＬからＨに変
化してノイズ減衰部３を完全にオンする前に上記ＮＯＲ
ゲート１の出力が遷移し始めるため、ノイズを効果的に
減衰させることができない。すなわち、ノイズの主原因
になるプルダウンＮＭＯＳトランジスタに流れる電流の
増加率（ｄＩ／ｄｔ）が、上記ＮＯＲゲート１が早く遷
移することにより、その値が１２．５×１０6 と、非常
に大きいことがわかる。さらに、図示のように、上記ノ
イズ減衰部３のオンのタイミングが上記のように効果的
ではないことにより、ＮＯＲゲート１の出力電圧および
プルダウンＮＭＯＳトランジスタに流れる電流の波形が
下に垂れ（凹み）、実際の出力データの出力速度が低下
することになる。
来のノイズ減衰出力バッファ内で時間により変化する各
部分の出力値の電圧を示す電圧波形図で、図６は、図５
と同一の時間にプルダウンＮＭＯＳトランジスタに流れ
る電流の波形図である。図において、ａは入力データの
電圧波形、ｂはノイズ減衰制御部２の出力電圧波形、ｃ
は上記ＮＯＲゲート１の出力電圧波形、ｄは上記インバ
ータ４からの出力データの電圧波形を各々示す。この場
合、図示のように、入力データａがＨからＬに変化する
と、上記ノイズ減衰制御部２の出力値ｂがＬからＨに変
化してノイズ減衰部３を完全にオンする前に上記ＮＯＲ
ゲート１の出力が遷移し始めるため、ノイズを効果的に
減衰させることができない。すなわち、ノイズの主原因
になるプルダウンＮＭＯＳトランジスタに流れる電流の
増加率（ｄＩ／ｄｔ）が、上記ＮＯＲゲート１が早く遷
移することにより、その値が１２．５×１０6 と、非常
に大きいことがわかる。さらに、図示のように、上記ノ
イズ減衰部３のオンのタイミングが上記のように効果的
ではないことにより、ＮＯＲゲート１の出力電圧および
プルダウンＮＭＯＳトランジスタに流れる電流の波形が
下に垂れ（凹み）、実際の出力データの出力速度が低下
することになる。
【０００８】
【発明が解決しようとする課題】結局、上記のような従
来のノイズ減衰出力バッファは、ノイズ減衰部のオンの
タイミングが効果的でないため、ノイズ減衰が効果的に
なされず、また、データの出力速度が遅くなるという問
題点があった。
来のノイズ減衰出力バッファは、ノイズ減衰部のオンの
タイミングが効果的でないため、ノイズ減衰が効果的に
なされず、また、データの出力速度が遅くなるという問
題点があった。
【０００９】したがって、この発明は、上記の問題点を
解決するために案出されもので、ノイズ減衰部のオンの
タイミングを効果的に制御し、ノイズ減衰の効果に優
れ、その出力速度が早い、ノイズ減衰出力バッファを提
供することを目的とする。
解決するために案出されもので、ノイズ減衰部のオンの
タイミングを効果的に制御し、ノイズ減衰の効果に優
れ、その出力速度が早い、ノイズ減衰出力バッファを提
供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、入力データを所定の時間だけ遅延させ
る信号遅延手段と、上記信号遅延手段の出力および外部
からのイネーブル信号を入力するＮＯＲ演算手段と、上
記入力データによりプルアップの動作をし、上記ＮＯＲ
演算手段の出力によりプルダウンの動作をして、最終の
出力端に出力データを出力するプルアップ／プルダウン
手段と、正常な駆動電圧を超える駆動電圧Ｖｃｃが印加
されると、上記入力データおよび上記ＮＯＲ演算手段の
出力によりノイズ減衰信号を出力するノイズ減衰制御手
段と、上記ノイズ減衰信号および上記プルアップ／プル
ダウン手段の出力により上記ＮＯＲ演算手段の出力端と
接地ラインの間に電流パスを形成してノイズ発生を抑制
するノイズ減衰手段と、を具備することを特徴とする。
に、この発明は、入力データを所定の時間だけ遅延させ
る信号遅延手段と、上記信号遅延手段の出力および外部
からのイネーブル信号を入力するＮＯＲ演算手段と、上
記入力データによりプルアップの動作をし、上記ＮＯＲ
演算手段の出力によりプルダウンの動作をして、最終の
出力端に出力データを出力するプルアップ／プルダウン
手段と、正常な駆動電圧を超える駆動電圧Ｖｃｃが印加
されると、上記入力データおよび上記ＮＯＲ演算手段の
出力によりノイズ減衰信号を出力するノイズ減衰制御手
段と、上記ノイズ減衰信号および上記プルアップ／プル
ダウン手段の出力により上記ＮＯＲ演算手段の出力端と
接地ラインの間に電流パスを形成してノイズ発生を抑制
するノイズ減衰手段と、を具備することを特徴とする。
【００１１】
【発明の実施の形態】以下、添付された図面の図１〜図
３を参照して、この発明の実施形態を詳細に説明する。
３を参照して、この発明の実施形態を詳細に説明する。
【００１２】まず、この発明の一実施形態によるノイズ
減衰出力バッファの動作を理論的に簡単に説明すると、
プルダウンＮＭＯＳトランジスタに印加される入力デー
タを上記プルダウンＮＭＯＳトランジスタのゲート電極
において接地ラインへの電流パス（ノイズ減衰用電流パ
ス）が完全に形成される時まで任意的に所定の時間だけ
遅延させることにより、上記電流パスがノイズを効果的
に吸収することになる。また、高速のノイズ減衰制御部
を使用することにより、上記のノイズ減衰用電流パスの
形成速度を向上させ、ノイズを吸収した後で電流パスを
ターンオフさせる速度が早いノイズ減衰部を使用するこ
とにより、全体の出力バッファの速度を向上させる。
減衰出力バッファの動作を理論的に簡単に説明すると、
プルダウンＮＭＯＳトランジスタに印加される入力デー
タを上記プルダウンＮＭＯＳトランジスタのゲート電極
において接地ラインへの電流パス（ノイズ減衰用電流パ
ス）が完全に形成される時まで任意的に所定の時間だけ
遅延させることにより、上記電流パスがノイズを効果的
に吸収することになる。また、高速のノイズ減衰制御部
を使用することにより、上記のノイズ減衰用電流パスの
形成速度を向上させ、ノイズを吸収した後で電流パスを
ターンオフさせる速度が早いノイズ減衰部を使用するこ
とにより、全体の出力バッファの速度を向上させる。
【００１３】図１は、この発明の一実施形態によるノイ
ズ減衰出力バッファの詳細回路図であり、ノイズ減衰出
力バッファは、入力端子Ｉに供給された入力データを所
定の時間だけ遅延させる信号遅延部５０と、上記信号遅
延部５０の出力とイネーブル端子Ｅに供給されたイネー
ブル信号を入力する一つのＮＯＲゲート１０と、上記入
力データのインバート値をプルアップ用のＰＭＯＳトラ
ンジスタのゲート信号として入力するとともに、上記Ｎ
ＯＲゲート１０の出力値をプルダウン用のＮＭＯＳトラ
ンジスタのゲート信号として入力して、最終データを出
力するインバータ回路（プルアップ／プルダウン回路）
４０と、上記入力データがＬのとき、正常駆動電圧を超
える駆動電圧Ｖｃｃ（ノイズを増加させる）が印加され
ると回路点Ｎにノイズ減衰信号を出力し、反面、上記入
力データがＨならば、上記回路点Ｎと上記ＮＯＲゲート
１０の出力端（Ｌを呈している）を短絡させるＮＭＯＳ
トランジスタを含むノイズ減衰制御部２０と、上記ノイ
ズ減衰制御部２０の回路点Ｎから出力されるノイズ減衰
信号および上記インバータ４０の出力値（このバッファ
の最終出力値）を各々スイッチング信号としてゲート電
極に加えられる計４個のＮＭＯＳトランジスタを含み、
ノイズ減衰信号が印加されかつ同時にインバータ４０の
出力値がＨの場合にのみ上記ＮＯＲゲート１０の出力端
と接地ラインＧとの間に電流パスを形成して、上記イン
バータ４０内のプルダウンＮＭＯＳトランジスタがオン
される時に主として発生するノイズを吸収するノイズ減
衰部３０と、を包含して構成される。 ここに、上記
信号遅延部５０は、直列接続された２個のインバータを
使用して入力データを遅延させ、上記ＮＯＲゲート１０
の出力が遷移する前にノイズ減衰部３０を完全にオンさ
せている。
ズ減衰出力バッファの詳細回路図であり、ノイズ減衰出
力バッファは、入力端子Ｉに供給された入力データを所
定の時間だけ遅延させる信号遅延部５０と、上記信号遅
延部５０の出力とイネーブル端子Ｅに供給されたイネー
ブル信号を入力する一つのＮＯＲゲート１０と、上記入
力データのインバート値をプルアップ用のＰＭＯＳトラ
ンジスタのゲート信号として入力するとともに、上記Ｎ
ＯＲゲート１０の出力値をプルダウン用のＮＭＯＳトラ
ンジスタのゲート信号として入力して、最終データを出
力するインバータ回路（プルアップ／プルダウン回路）
４０と、上記入力データがＬのとき、正常駆動電圧を超
える駆動電圧Ｖｃｃ（ノイズを増加させる）が印加され
ると回路点Ｎにノイズ減衰信号を出力し、反面、上記入
力データがＨならば、上記回路点Ｎと上記ＮＯＲゲート
１０の出力端（Ｌを呈している）を短絡させるＮＭＯＳ
トランジスタを含むノイズ減衰制御部２０と、上記ノイ
ズ減衰制御部２０の回路点Ｎから出力されるノイズ減衰
信号および上記インバータ４０の出力値（このバッファ
の最終出力値）を各々スイッチング信号としてゲート電
極に加えられる計４個のＮＭＯＳトランジスタを含み、
ノイズ減衰信号が印加されかつ同時にインバータ４０の
出力値がＨの場合にのみ上記ＮＯＲゲート１０の出力端
と接地ラインＧとの間に電流パスを形成して、上記イン
バータ４０内のプルダウンＮＭＯＳトランジスタがオン
される時に主として発生するノイズを吸収するノイズ減
衰部３０と、を包含して構成される。 ここに、上記
信号遅延部５０は、直列接続された２個のインバータを
使用して入力データを遅延させ、上記ＮＯＲゲート１０
の出力が遷移する前にノイズ減衰部３０を完全にオンさ
せている。
【００１４】ここに、上記ノイズ減衰制御部２は、図示
のように、入力データをゲート信号とし、ドレイン電極
が上記回路点Ｎに接続された第１のＰＭＯＳトランジス
タと、入力データをゲート信号とし、上記ＮＯＲゲート
１０の出力端と上記ノイズ減衰信号の回路点Ｎの間に接
続した３個の直列接続されたＮＭＯＳトランジスタと、
駆動電圧Ｖｃｃの印加端と上記第１ＰＭＯＳトランジス
タのソース電極の間に直列連結され、各々のゲート電極
とドレイン電極が短絡されていて正常な駆動電圧Ｖｃｃ
（５Ｖ）を超える高い電圧が各ソース電極に印加される
とオンとなる３個の直列接続されたＰＭＯＳトランジス
タとを具備している。したがって、上記直列接続された
３個のＰＭＯＳトランジスタは、高いレベルの駆動電圧
Ｖｃｃが印加されると即時オンの状態になり、上記第１
ＰＭＯＳトランジスタがオンされると、即ち、入力デー
タがＨからＬになると、即時回路点Ｎにノイズ減衰信号
Ｈを出力することになる。ここで、上記の直列連結され
た３個のＮＭＯＳトランジスタは、入力データがＨから
Ｌになるとバックバイアス効果により早くターンオフさ
れ、それにより上記第１ＰＭＯＳトランジスタのドレイ
ン電極が早くチャージアップされ、ノイズ減衰信号
（Ｈ）が早い速度で出力される。
のように、入力データをゲート信号とし、ドレイン電極
が上記回路点Ｎに接続された第１のＰＭＯＳトランジス
タと、入力データをゲート信号とし、上記ＮＯＲゲート
１０の出力端と上記ノイズ減衰信号の回路点Ｎの間に接
続した３個の直列接続されたＮＭＯＳトランジスタと、
駆動電圧Ｖｃｃの印加端と上記第１ＰＭＯＳトランジス
タのソース電極の間に直列連結され、各々のゲート電極
とドレイン電極が短絡されていて正常な駆動電圧Ｖｃｃ
（５Ｖ）を超える高い電圧が各ソース電極に印加される
とオンとなる３個の直列接続されたＰＭＯＳトランジス
タとを具備している。したがって、上記直列接続された
３個のＰＭＯＳトランジスタは、高いレベルの駆動電圧
Ｖｃｃが印加されると即時オンの状態になり、上記第１
ＰＭＯＳトランジスタがオンされると、即ち、入力デー
タがＨからＬになると、即時回路点Ｎにノイズ減衰信号
Ｈを出力することになる。ここで、上記の直列連結され
た３個のＮＭＯＳトランジスタは、入力データがＨから
Ｌになるとバックバイアス効果により早くターンオフさ
れ、それにより上記第１ＰＭＯＳトランジスタのドレイ
ン電極が早くチャージアップされ、ノイズ減衰信号
（Ｈ）が早い速度で出力される。
【００１５】また、上記ノイズ減衰部３０は、上記ノイ
ズ減衰制御部２０から出力されるノイズ減衰信号を包含
した制御信号をゲート信号とし、上記ＮＯＲゲート１０
の出力をソース／ドレイン電極の一方に印加されるＮＭ
ＯＳトランジスタと、上記インバータ４０の出力を各々
のゲート信号とし、上記ＮＭＯＳトランジスタのソース
／ドレイン電極の他方と接地ラインＧを短絡したりオー
プンしたりするように直列接続された３個のＮＭＯＳト
ランジスタと、を具備している。したがって、上記ノイ
ズ減衰信号により上記ＮＯＲゲート１０の出力端と接地
ラインＧの間に電流パスを形成する反面、上記インバー
タ４０を通して出力される最終の出力値がＨのとき、す
なわち、ノイズの影響が少ない状態になるとその電流パ
スを除去して、完全な最終の出力データ信号を得ること
になる。この時、上記電流パスを除去させる上記３個の
直列連結されたＮＭＯＳトランジスタは、バックバイア
ス効果により閾値電圧が増加することになって、ターン
オフ速度が非常に早くなって全体ノイズ減衰出力バッフ
ァの速度を向上させることになる。
ズ減衰制御部２０から出力されるノイズ減衰信号を包含
した制御信号をゲート信号とし、上記ＮＯＲゲート１０
の出力をソース／ドレイン電極の一方に印加されるＮＭ
ＯＳトランジスタと、上記インバータ４０の出力を各々
のゲート信号とし、上記ＮＭＯＳトランジスタのソース
／ドレイン電極の他方と接地ラインＧを短絡したりオー
プンしたりするように直列接続された３個のＮＭＯＳト
ランジスタと、を具備している。したがって、上記ノイ
ズ減衰信号により上記ＮＯＲゲート１０の出力端と接地
ラインＧの間に電流パスを形成する反面、上記インバー
タ４０を通して出力される最終の出力値がＨのとき、す
なわち、ノイズの影響が少ない状態になるとその電流パ
スを除去して、完全な最終の出力データ信号を得ること
になる。この時、上記電流パスを除去させる上記３個の
直列連結されたＮＭＯＳトランジスタは、バックバイア
ス効果により閾値電圧が増加することになって、ターン
オフ速度が非常に早くなって全体ノイズ減衰出力バッフ
ァの速度を向上させることになる。
【００１６】図２は、上記のように構成されるこの発明
のノイズ減衰出力バッファ内で時間により変化する各部
分の出力値の電圧を示す電圧波形図で、図３は、図２と
同一の時間にプルダウンＮＭＯＳトランジスタに流れる
電流の波形図である。図において、ｅは入力データの電
圧波形、ｆは上記ノイズ減衰制御部２０の出力電圧波
形、ｇは上記ＮＯＲゲート１０の出力電圧波形、ｈは上
記インバータ４０の出力データの電圧波形を各々示す。
この場合、図示のように、入力データｅがＨからＬに変
化すると、信号遅延部５０の作用により、上記ＮＯＲゲ
ート１０の出力ｇが遷移する前にノイズ減衰信号ｆが先
に出力されるので、効果的にノイズを減衰させることが
できる。すなわち、ノイズ発生の主原因であるプルダウ
ンＮＭＯＳトランジスタのゲートに印加される電流の増
加量（ｄＩ／ｄｔ）が１１．３×１０6 になって、前記
従来の電流の増加量より約９．６％減少したし、また、
上記ノイズ減衰部３０のターンオフ速度が早いため、全
体のノイズ減衰出力バッファの作動速度が図示のように
従来に比べて約２５％向上されたのが分かる。
のノイズ減衰出力バッファ内で時間により変化する各部
分の出力値の電圧を示す電圧波形図で、図３は、図２と
同一の時間にプルダウンＮＭＯＳトランジスタに流れる
電流の波形図である。図において、ｅは入力データの電
圧波形、ｆは上記ノイズ減衰制御部２０の出力電圧波
形、ｇは上記ＮＯＲゲート１０の出力電圧波形、ｈは上
記インバータ４０の出力データの電圧波形を各々示す。
この場合、図示のように、入力データｅがＨからＬに変
化すると、信号遅延部５０の作用により、上記ＮＯＲゲ
ート１０の出力ｇが遷移する前にノイズ減衰信号ｆが先
に出力されるので、効果的にノイズを減衰させることが
できる。すなわち、ノイズ発生の主原因であるプルダウ
ンＮＭＯＳトランジスタのゲートに印加される電流の増
加量（ｄＩ／ｄｔ）が１１．３×１０6 になって、前記
従来の電流の増加量より約９．６％減少したし、また、
上記ノイズ減衰部３０のターンオフ速度が早いため、全
体のノイズ減衰出力バッファの作動速度が図示のように
従来に比べて約２５％向上されたのが分かる。
【００１７】
【発明の効果】上記のように、この発明は、ノイズ減衰
部のオンタイミングを効果的に制御して、ノイズ減衰効
果が優れ、その出力速度が早い特有の効果がある。
部のオンタイミングを効果的に制御して、ノイズ減衰効
果が優れ、その出力速度が早い特有の効果がある。
【図１】 この発明によるノイズ減衰出力バッファの一
実施態様の詳細回路図である。
実施態様の詳細回路図である。
【図２】 この発明によるノイズ減衰出力バッファの一
実施態様の内部の主要な電圧の波形図である。
実施態様の内部の主要な電圧の波形図である。
【図３】 この発明によるノイズ減衰出力バッファの一
実施態様の内部の主要な電流の波形図である。
実施態様の内部の主要な電流の波形図である。
【図４】 従来技術によるノイズ減衰出力バッファの詳
細回路図である。
細回路図である。
【図５】 従来技術によるノイズ減衰出力バッファの内
部の主要な電圧の波形図である。
部の主要な電圧の波形図である。
【図６】 従来技術によるノイズ減衰出力バッファの内
部の主要な電流の波形図である。
部の主要な電流の波形図である。
１、１０…ＮＯＲゲート、２、２０…ノイズ減衰制御
部、３、３０…ノイズ減衰部、４、４０…プルアップ／
プルダウン部、５０…信号遅延部
部、３、３０…ノイズ減衰部、４、４０…プルアップ／
プルダウン部、５０…信号遅延部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユン ビョングジン 大韓民国 467−860 キョウンキド イ チヨンクン ブバリュブ アミ−リ サ ン 136−１ ヒュンダイ エレクトロ ニクス インダストリイズ カンパニー リミテッド内 (56)参考文献 特開 平６−314965（ＪＰ，Ａ) 特開 平７−86897（ＪＰ，Ａ) 特開 平１−146424（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70 H03K 19/00
Claims (5)
- 【請求項１】 入力データを所定の時間だけ遅延させる
信号遅延手段５０と、 上記信号遅延手段５０の出力および外部からのイネーブ
ル信号を入力するＮＯＲ演算手段１０と、 上記入力データによりプルアップの動作をし、上記ＮＯ
Ｒ演算手段１０の出力によりプルダウンの動作をして、
最終の出力端にデータを出力するプルアップ／プルダウ
ン手段４０と、 正常電圧以上の駆動電圧Ｖｃｃが印加されると上記入力
データおよび上記ＮＯＲ演算手段１０の出力によりノイ
ズ減衰信号を出力するノイズ減衰制御手段２０と、 上記ノイズ減衰信号および上記プルアップ／プルダウン
手段４０の出力により上記ＮＯＲ演算手段１０の出力端
と接地ラインの間に電流パスを形成してノイズ発生を抑
制するノイズ減衰手段３０とを具備して成るノイズ減衰
出力バッファ。 - 【請求項２】 請求項１に記載のノイズ減衰出力バッフ
ァであって、 上記信号遅延手段５０は、直列に接続された複数のイン
バータを具備することを特徴とするもの。 - 【請求項３】 請求項１または請求項２に記載のノイズ
減衰出力バッファであって、 上記ノイズ減衰制御手段２０は、 上記入力データをゲート信号とする第１のＰＭＯＳトラ
ンジスタと、 駆動電圧Ｖｃｃの印加端子と上記第１のＰＭＯＳトラン
ジスタのソース電極の間に直列接続され、各々のゲート
電極とドレイン電極が短絡された複数の第２のＰＭＯＳ
トランジスタと、 上記入力データを各々のゲート信号とし、上記ＮＯＲ演
算手段１０の出力端と上記第１のＰＭＯＳトランジスタ
のドレイン電極の間の電流パスをオン／オフする直列接
続された複数の第１のＮＭＯＳトランジスタを具備して
成り、 上記第１のＰＭＯＳトランジスタのドレイン電極に現れ
る信号を上記ノイズ減衰信号として出力することを特徴
とするノイズ減衰出力バッファ。 - 【請求項４】 請求項３に記載のノイズ減衰出力バッフ
ァであって、 上記ノイズ減衰手段３０は、 上記ノイズ減衰信号をゲート信号とし、上記ＮＯＲ演算
手段１０の出力をソース／ドレイン電極の一つに印加す
る第２のＮＭＯＳトランジスタと、 上記プルアップ／プルダウン手段４０の出力を各々のゲ
ート信号として、上記第２のＮＭＯＳトランジスタのソ
ース／ドレイン電極の他の一つと接地ラインの間の電流
パスをオン／オフする直列接続された複数の第３のＮＭ
ＯＳトランジスタを具備して成ることを特徴とするも
の。 - 【請求項５】 請求項４に記載のノイズ減衰出力バッフ
ァであって、 上記プルアップ／プルダウン手段４０は、 上記入力データのインバート値をゲート信号とするプル
アップトランジスタと、 上記ＮＯＲ演算手段１０の出力をゲート信号とするプル
ダウントランジスタを具備して成ることを特徴とするも
の。
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| KR1994-20940 | 1994-08-24 |
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| Publication Number | Publication Date |
|---|---|
| JPH08321757A JPH08321757A (ja) | 1996-12-03 |
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ID=19391048
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| KR (1) | KR970005574B1 (ja) |
| DE (1) | DE19531195C2 (ja) |
| GB (1) | GB2292646B (ja) |
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|---|---|---|---|---|
| US5811990A (en) | 1993-10-15 | 1998-09-22 | Micron Technology, Inc. | Voltage pump and a level translator circuit |
| KR0124141B1 (ko) * | 1994-12-29 | 1998-10-01 | 김광호 | 반도체 메모리장치의 데이타 출력 버퍼회로 |
| JP2783183B2 (ja) * | 1995-03-09 | 1998-08-06 | 日本電気株式会社 | 出力回路 |
| US5734271A (en) * | 1996-04-26 | 1998-03-31 | Sun Microsystems, Inc. | Wideband power driver with separate setting delays of leading and trailing edges |
| KR100238863B1 (ko) * | 1996-08-24 | 2000-01-15 | 윤종용 | 데이타 출력버퍼의 제어회로 |
| JP3287288B2 (ja) | 1996-11-22 | 2002-06-04 | チッソ株式会社 | ポリハロアルキルエーテル誘導体とそれらを含む液晶組成物及び液晶表示素子 |
| KR100235967B1 (ko) * | 1996-12-31 | 1999-12-15 | 김영환 | 노이즈 감소형 반도체 장치 |
| KR100265834B1 (ko) * | 1997-05-15 | 2000-12-01 | 김영환 | 반도체 장치의 입/출력 버퍼 |
| US6066962A (en) * | 1997-06-30 | 2000-05-23 | Vlsi Technology, Inc. | Digital integrated circuit buffer digital device and method for buffering data |
| DE19837073A1 (de) * | 1998-08-17 | 2000-03-23 | Lohmann Therapie Syst Lts | Folienförmige Wirkstoffträger |
| JP4937898B2 (ja) * | 2005-02-04 | 2012-05-23 | 富士通株式会社 | クロックバッファ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1210945B (it) * | 1982-10-22 | 1989-09-29 | Ates Componenti Elettron | Circuito di interfaccia per generatori di segnali di sincronismo a due fasi nonsovrapposte. |
| US4785201A (en) * | 1986-12-29 | 1988-11-15 | Integrated Device Technology, Inc. | High speed/high drive CMOS output buffer with inductive bounce suppression |
| US4961010A (en) * | 1989-05-19 | 1990-10-02 | National Semiconductor Corporation | Output buffer for reducing switching induced noise |
| KR930003929B1 (ko) * | 1990-08-09 | 1993-05-15 | 삼성전자 주식회사 | 데이타 출력버퍼 |
| US5059823A (en) * | 1990-10-22 | 1991-10-22 | Advanced Micro Devices, Inc. | Supply bounce controlled output buffer circuit |
| US5319260A (en) * | 1991-07-23 | 1994-06-07 | Standard Microsystems Corporation | Apparatus and method to prevent the disturbance of a quiescent output buffer caused by ground bounce or by power bounce induced by neighboring active output buffers |
| EP0837562B1 (en) * | 1991-12-17 | 2001-07-04 | STMicroelectronics, Inc. | A precharging output driver circuit |
| US5233238A (en) * | 1991-12-20 | 1993-08-03 | Vlsi Technology, Inc. | High power buffer with increased current stability |
| US5367205A (en) * | 1993-05-13 | 1994-11-22 | Micron Semiconductor, Inc. | High speed output buffer with reduced voltage bounce and no cross current |
| US5491428A (en) * | 1993-12-20 | 1996-02-13 | Hitachi Microsystems, Inc. | Bus-isolating pre-charge buffer |
| KR0132504B1 (ko) * | 1993-12-21 | 1998-10-01 | 문정환 | 데이타 출력버퍼 |
| US5497113A (en) * | 1994-05-16 | 1996-03-05 | Quantum Corporation | Variable-slope driver for pullup-terminated transmission lines |
-
1994
- 1994-08-24 KR KR1019940020940A patent/KR970005574B1/ko not_active IP Right Cessation
-
1995
- 1995-08-22 US US08/518,017 patent/US5572146A/en not_active Expired - Lifetime
- 1995-08-23 JP JP07215047A patent/JP3100113B2/ja not_active Expired - Fee Related
- 1995-08-23 GB GB9517284A patent/GB2292646B/en not_active Expired - Fee Related
- 1995-08-24 DE DE19531195A patent/DE19531195C2/de not_active Expired - Fee Related
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| GB2292646A (en) | 1996-02-28 |
| US5572146A (en) | 1996-11-05 |
| KR960009408A (ko) | 1996-03-22 |
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| KR970005574B1 (ko) | 1997-04-17 |
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