JP2973115B2 - ヒステリシス入力バッファ - Google Patents
ヒステリシス入力バッファInfo
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路で
使用されるヒステリシス入力バッファに関するもので、
特に、入力信号の特性に応じて十分な雑音余裕度（Nois
e Margin）と速い応答速度とを選択的に実現させたヒス
テリシス入力バッファに関するものである。
使用されるヒステリシス入力バッファに関するもので、
特に、入力信号の特性に応じて十分な雑音余裕度（Nois
e Margin）と速い応答速度とを選択的に実現させたヒス
テリシス入力バッファに関するものである。
【０００２】
【従来の技術】半導体集積回路で使われる入力バッファ
は、チップの外部より入力される信号の伝達時間または
電圧レベルを制御することに使われる。例えば、チップ
の外部より入力されるＴＴＬレベルの信号をチップの内
部で使えるようにＣＭＯＳレベルに変換するためなどに
使用される。
は、チップの外部より入力される信号の伝達時間または
電圧レベルを制御することに使われる。例えば、チップ
の外部より入力されるＴＴＬレベルの信号をチップの内
部で使えるようにＣＭＯＳレベルに変換するためなどに
使用される。
【０００３】このような入力バッファの一般的な構成
は、例えば、インバータを多段に連結したものなどがあ
り、特に、電源電圧端子と接地端子の間にＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタを直列に連結したＣＭ
ＯＳインバータが主に使われる。即ち、ＣＭＯＳインバ
ータを偶数段に直列連結して信号を入力すると、入力信
号の電圧レベルを各々のＣＭＯＳインバータの駆動能力
で決まる所定の電圧レベルに変換できる。また、奇数段
のＣＭＯＳインバータを繋げて入力バッファを構成する
場合には、入力信号が反転されて出力される。
は、例えば、インバータを多段に連結したものなどがあ
り、特に、電源電圧端子と接地端子の間にＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタを直列に連結したＣＭ
ＯＳインバータが主に使われる。即ち、ＣＭＯＳインバ
ータを偶数段に直列連結して信号を入力すると、入力信
号の電圧レベルを各々のＣＭＯＳインバータの駆動能力
で決まる所定の電圧レベルに変換できる。また、奇数段
のＣＭＯＳインバータを繋げて入力バッファを構成する
場合には、入力信号が反転されて出力される。
【０００４】ＣＭＯＳインバータ型入力バッファの構成
は非常に多様であるが、最も一般的な構成としては、Ｃ
ＭＯＳインバータが２段に直列連結されたものが知られ
ている。図５は、従来の２段構成のＣＭＯＳインバータ
型入力バッファを示す図であって、（ａ）は回路図であ
り、（ｂ）は入出力特性曲線である。
は非常に多様であるが、最も一般的な構成としては、Ｃ
ＭＯＳインバータが２段に直列連結されたものが知られ
ている。図５は、従来の２段構成のＣＭＯＳインバータ
型入力バッファを示す図であって、（ａ）は回路図であ
り、（ｂ）は入出力特性曲線である。
【０００５】図５（ａ）に示すように、従来の入力バッ
ファは、入力端側に位置するＣＭＯＳインバータINV1
と、出力端側に位置するもう一つのＣＭＯＳインバータ
INV2とが直列に連結されて構成される。この場合、入力
信号INと出力信号OUT は同じ論理値を持つ。ＣＭＯＳイ
ンバータINV1は、ＰＭＯＳトランジスタQ1とＮＭＯＳト
ランジスタQ2が直列に連結され、共通のドレイン端子に
出力ノードN1が形成される。ＰＭＯＳトランジスタQ1の
ソース端子には電源電圧VDD が供給され、ＮＭＯＳトラ
ンジスタQ2のソース端子は接地される（図では接地電圧
をVSS とする）。また、図示しないが、ＣＭＯＳインバ
ータINV2についても同様である。
ファは、入力端側に位置するＣＭＯＳインバータINV1
と、出力端側に位置するもう一つのＣＭＯＳインバータ
INV2とが直列に連結されて構成される。この場合、入力
信号INと出力信号OUT は同じ論理値を持つ。ＣＭＯＳイ
ンバータINV1は、ＰＭＯＳトランジスタQ1とＮＭＯＳト
ランジスタQ2が直列に連結され、共通のドレイン端子に
出力ノードN1が形成される。ＰＭＯＳトランジスタQ1の
ソース端子には電源電圧VDD が供給され、ＮＭＯＳトラ
ンジスタQ2のソース端子は接地される（図では接地電圧
をVSS とする）。また、図示しないが、ＣＭＯＳインバ
ータINV2についても同様である。
【０００６】このＣＭＯＳインバータINV1では、ハイ・
レベルからロー・レベルに遷移する入力信号INによって
ＰＭＯＳトランジスタQ1がターン・オンされ、電源電圧
端子と出力ノードN1の間に電流の経路が形成されると、
電源電圧VDD によって供給される電流によって出力ノー
ドN1の電圧VN1 は上昇する。逆に、ロー・レベルからハ
イ・レベルに遷移する入力信号INによってＮＭＯＳトラ
ンジスタQ2がターン・オンされ、接地端子と出力ノード
N1の間に電流の経路が形成されると、接地端子側に流れ
る電流が発生して、出力ノードN1の電圧VN1 は下降す
る。したがって、入力信号INと出力ノードN1の論理値は
反対となる。
レベルからロー・レベルに遷移する入力信号INによって
ＰＭＯＳトランジスタQ1がターン・オンされ、電源電圧
端子と出力ノードN1の間に電流の経路が形成されると、
電源電圧VDD によって供給される電流によって出力ノー
ドN1の電圧VN1 は上昇する。逆に、ロー・レベルからハ
イ・レベルに遷移する入力信号INによってＮＭＯＳトラ
ンジスタQ2がターン・オンされ、接地端子と出力ノード
N1の間に電流の経路が形成されると、接地端子側に流れ
る電流が発生して、出力ノードN1の電圧VN1 は下降す
る。したがって、入力信号INと出力ノードN1の論理値は
反対となる。
【０００７】このようなＣＭＯＳインバータINV1におい
て、入力信号INの論理値を決めるためのパラメータは、
ハイ・レベル入力電圧VIH とロー・レベル入力電圧VIL
とがある。ハイ・レベル入力電圧VIH は、ＣＭＯＳイン
バータがハイ・レベルの入力信号を認識する電圧範囲の
最小値として定義され、ロー・レベル入力電圧VIL はＣ
ＭＯＳインバータがロー・レベルに認識する電圧範囲の
最大値と定義される。図５（ｂ）の入出力特性曲線で、
ハイ・レベル入力電圧VIH とロー・レベル入力電圧VIL
とは、単位利得(Unity Gain)が１となる２つの点での入
力電圧VIN の値である。
て、入力信号INの論理値を決めるためのパラメータは、
ハイ・レベル入力電圧VIH とロー・レベル入力電圧VIL
とがある。ハイ・レベル入力電圧VIH は、ＣＭＯＳイン
バータがハイ・レベルの入力信号を認識する電圧範囲の
最小値として定義され、ロー・レベル入力電圧VIL はＣ
ＭＯＳインバータがロー・レベルに認識する電圧範囲の
最大値と定義される。図５（ｂ）の入出力特性曲線で、
ハイ・レベル入力電圧VIH とロー・レベル入力電圧VIL
とは、単位利得(Unity Gain)が１となる２つの点での入
力電圧VIN の値である。
【０００８】このようなパラメータによって入力信号IN
の論理値を判断する従来のＣＭＯＳインバータINV1の動
作をさらに詳しく説明する。入力電圧VIN がロー・レベ
ル入力電圧VIL と接地電圧VSS の間のレベルであれば、
出力ノードN1の信号がハイ・レベルになって、出力端側
のＣＭＯＳインバータINV2に入力される。この時、ＣＭ
ＯＳインバータINV2の出力信号OUT の特性曲線は、図５
（ｂ）に示した波形を反転させたものと同様となる。
の論理値を判断する従来のＣＭＯＳインバータINV1の動
作をさらに詳しく説明する。入力電圧VIN がロー・レベ
ル入力電圧VIL と接地電圧VSS の間のレベルであれば、
出力ノードN1の信号がハイ・レベルになって、出力端側
のＣＭＯＳインバータINV2に入力される。この時、ＣＭ
ＯＳインバータINV2の出力信号OUT の特性曲線は、図５
（ｂ）に示した波形を反転させたものと同様となる。
【０００９】したがって、２つのＣＭＯＳインバータIN
V1,INV2 について、ロー・レベル入力電圧VIL と、 ハイ
・レベル入力電圧VIH の値をそれぞれ適切に設定するこ
とにより、ＣＭＯＳインバータINV1の出力電圧の範囲
を、ＣＭＯＳインバータINV2で許容される入力電圧の範
囲に変換することができる。しかし、このようなＣＭＯ
ＳインバータINV1では、入力信号INに雑音が混入して入
力電圧VIN のレベルが不安定になると、出力ノードN1の
電圧も同様に不安定になるため、出力端側のＣＭＯＳイ
ンバータINV2から出力される出力信号OUT の信頼度が低
くなる。例えば、ロー・レベル入力電圧VIL よりも少し
低い電圧レベルの入力信号INがＣＭＯＳインバータINV1
に入力されるときに雑音が混入して、たとえ一時的では
あっても入力電圧VIN がロー・レベル入力電圧VIL より
高くなると、 出力ノードN1にはハイ・レベルではなくて
望まないロー・レベルの信号が発生することもあり得
る。
V1,INV2 について、ロー・レベル入力電圧VIL と、 ハイ
・レベル入力電圧VIH の値をそれぞれ適切に設定するこ
とにより、ＣＭＯＳインバータINV1の出力電圧の範囲
を、ＣＭＯＳインバータINV2で許容される入力電圧の範
囲に変換することができる。しかし、このようなＣＭＯ
ＳインバータINV1では、入力信号INに雑音が混入して入
力電圧VIN のレベルが不安定になると、出力ノードN1の
電圧も同様に不安定になるため、出力端側のＣＭＯＳイ
ンバータINV2から出力される出力信号OUT の信頼度が低
くなる。例えば、ロー・レベル入力電圧VIL よりも少し
低い電圧レベルの入力信号INがＣＭＯＳインバータINV1
に入力されるときに雑音が混入して、たとえ一時的では
あっても入力電圧VIN がロー・レベル入力電圧VIL より
高くなると、 出力ノードN1にはハイ・レベルではなくて
望まないロー・レベルの信号が発生することもあり得
る。
【００１０】したがって、上述したようなＣＭＯＳイン
バータ型入力バッファが、非常に高い安定性が要求され
る集積回路の入力バッファとして使用されるためには、
安定性の問題を解決しなければならない。このために
は、例えば、ヒステリシス特性を持つ入力バッファを使
用することが考えられる。図６は、従来のヒステリシス
入力バッファを示す図であって、（ａ）は回路図であ
り、（ｂ）は入出力信号のヒステリシス曲線である。
バータ型入力バッファが、非常に高い安定性が要求され
る集積回路の入力バッファとして使用されるためには、
安定性の問題を解決しなければならない。このために
は、例えば、ヒステリシス特性を持つ入力バッファを使
用することが考えられる。図６は、従来のヒステリシス
入力バッファを示す図であって、（ａ）は回路図であ
り、（ｂ）は入出力信号のヒステリシス曲線である。
【００１１】図６（ａ）に示すように、入力端側のＣＭ
ＯＳインバータINV3は、ＰＭＯＳトランジスタQ3とＮＭ
ＯＳトランジスタQ4とが直列に連結され、ＰＭＯＳトラ
ンジスタQ3のソース端子には電源電圧VDD が供給され、
ＮＭＯＳトランジスタQ4のソース端子は接地される。ま
た、これと同様にして、別のＰＭＯＳトランジスタQ5と
ＮＭＯＳトランジスタQ6が、電源電圧端子と接地端子の
間に直列に連結され、上述したＰＭＯＳトランジスタQ3
及びＮＭＯＳトランジスタQ4とＰＭＯＳトランジスタQ5
及びＮＭＯＳトランジスタQ6とが並列接続される。さら
に、それぞれのトランジスタQ3〜Q6の各ドレイン端子が
１つのノードで連結され、出力ノードN2が形成される。
ＯＳインバータINV3は、ＰＭＯＳトランジスタQ3とＮＭ
ＯＳトランジスタQ4とが直列に連結され、ＰＭＯＳトラ
ンジスタQ3のソース端子には電源電圧VDD が供給され、
ＮＭＯＳトランジスタQ4のソース端子は接地される。ま
た、これと同様にして、別のＰＭＯＳトランジスタQ5と
ＮＭＯＳトランジスタQ6が、電源電圧端子と接地端子の
間に直列に連結され、上述したＰＭＯＳトランジスタQ3
及びＮＭＯＳトランジスタQ4とＰＭＯＳトランジスタQ5
及びＮＭＯＳトランジスタQ6とが並列接続される。さら
に、それぞれのトランジスタQ3〜Q6の各ドレイン端子が
１つのノードで連結され、出力ノードN2が形成される。
【００１２】ＰＭＯＳトランジスタQ3とＮＭＯＳトラン
ジスタQ4のそれぞれのゲートは入力信号INによって制御
され、ＰＭＯＳトランジスタQ5とＮＭＯＳトランジスタ
Q6のそれぞれのゲートは、ＣＭＯＳインバータINV4の出
力信号OUT によって制御される。即ち、出力端側のＣＭ
ＯＳインバータINV4の出力信号OUT が、入力端側のＣＭ
ＯＳインバータINV3にフィードバックされ、ＰＭＯＳト
ランジスタQ5とＮＭＯＳトランジスタQ6が制御されるこ
とによって、ヒステリシス特性を持つようになっている
のである。
ジスタQ4のそれぞれのゲートは入力信号INによって制御
され、ＰＭＯＳトランジスタQ5とＮＭＯＳトランジスタ
Q6のそれぞれのゲートは、ＣＭＯＳインバータINV4の出
力信号OUT によって制御される。即ち、出力端側のＣＭ
ＯＳインバータINV4の出力信号OUT が、入力端側のＣＭ
ＯＳインバータINV3にフィードバックされ、ＰＭＯＳト
ランジスタQ5とＮＭＯＳトランジスタQ6が制御されるこ
とによって、ヒステリシス特性を持つようになっている
のである。
【００１３】ここで、上記従来のヒステリシス入力バッ
ファの動作について説明する。図６（ｂ）の特性曲線
（１）は、ＰＭＯＳトランジスタQ3とＮＭＯＳトランジ
スタQ4だけのターンオン動作による入出力特性である。
また、特性曲線（２）は、入力電圧VIN がハイ・レベル
からロー・レベルに遷移する時の入出力特性であり、特
性曲線（３）は、入力電圧VIN がロー・レベルからロー
・レベルへ遷移する時の入出力特性である。
ファの動作について説明する。図６（ｂ）の特性曲線
（１）は、ＰＭＯＳトランジスタQ3とＮＭＯＳトランジ
スタQ4だけのターンオン動作による入出力特性である。
また、特性曲線（２）は、入力電圧VIN がハイ・レベル
からロー・レベルに遷移する時の入出力特性であり、特
性曲線（３）は、入力電圧VIN がロー・レベルからロー
・レベルへ遷移する時の入出力特性である。
【００１４】入力電圧VIN がロー・レベル（VIN ≦VIL
）であれば、ＮＭＯＳトランジスタQ4はターン・オフ
され、ＰＭＯＳトランジスタQ3はターン・オンされ、電
源電圧端子と出力ノードN2の間に電流の経路が形成され
る。出力ノードN2の電位VN2 は、電源電圧VDD の供給に
よる電流によってハイ・レベルとなり、出力端側のＣＭ
ＯＳインバータINV4は、出力ノードN2のハイ・レベル信
号をロー・レベルに反転して出力する。このロー・レベ
ルの出力信号OUT はインバータINV3にフィードバックさ
れ、ＰＭＯＳトランジスタQ5をターン・オンさせる。し
たがって、２つのＰＭＯＳトランジスタQ3,Q5 が電源電
圧端子と出力ノードN2の間に電流の経路を形成する。
）であれば、ＮＭＯＳトランジスタQ4はターン・オフ
され、ＰＭＯＳトランジスタQ3はターン・オンされ、電
源電圧端子と出力ノードN2の間に電流の経路が形成され
る。出力ノードN2の電位VN2 は、電源電圧VDD の供給に
よる電流によってハイ・レベルとなり、出力端側のＣＭ
ＯＳインバータINV4は、出力ノードN2のハイ・レベル信
号をロー・レベルに反転して出力する。このロー・レベ
ルの出力信号OUT はインバータINV3にフィードバックさ
れ、ＰＭＯＳトランジスタQ5をターン・オンさせる。し
たがって、２つのＰＭＯＳトランジスタQ3,Q5 が電源電
圧端子と出力ノードN2の間に電流の経路を形成する。
【００１５】この状態で、入力電圧VIN がハイ・レベル
側に遷移してハイ・レベル入力電圧VIH より高くなる
と、ＰＭＯＳトランジスタQ3はターン・オフされ、ＮＭ
ＯＳトランジスタQ4がターン・オンされる。したがっ
て、入力信号INによってターン・オンされたＮＭＯＳト
ランジスタQ4と、以前の出力信号OUT によって既にター
ン・オンされているＰＭＯＳトランジスタQ5とによっ
て、電源電圧端子と接地端子の間に電流の経路が形成さ
れる。
側に遷移してハイ・レベル入力電圧VIH より高くなる
と、ＰＭＯＳトランジスタQ3はターン・オフされ、ＮＭ
ＯＳトランジスタQ4がターン・オンされる。したがっ
て、入力信号INによってターン・オンされたＮＭＯＳト
ランジスタQ4と、以前の出力信号OUT によって既にター
ン・オンされているＰＭＯＳトランジスタQ5とによっ
て、電源電圧端子と接地端子の間に電流の経路が形成さ
れる。
【００１６】この時、出力ノードN2に供給される電流の
量は、ＰＭＯＳトランジスタQ5とＮＭＯＳトランジスタ
Q4の電流駆動能力、即ち、チャンネルのＷ／Ｌの比（W/
L ratio ）によって決定される。例えば、ＮＭＯＳトラ
ンジスタQ4とＰＭＯＳトランジスタQ5が同じＷ／Ｌ比を
持てば、電源電圧端子からＰＭＯＳトランジスタQ5を介
して流れる電流と、ＮＭＯＳトランジスタQ4を介して接
地端子に流れる電流とが同じであるため、出力ノードN2
の電圧VN2 は、VDD ／２となる。
量は、ＰＭＯＳトランジスタQ5とＮＭＯＳトランジスタ
Q4の電流駆動能力、即ち、チャンネルのＷ／Ｌの比（W/
L ratio ）によって決定される。例えば、ＮＭＯＳトラ
ンジスタQ4とＰＭＯＳトランジスタQ5が同じＷ／Ｌ比を
持てば、電源電圧端子からＰＭＯＳトランジスタQ5を介
して流れる電流と、ＮＭＯＳトランジスタQ4を介して接
地端子に流れる電流とが同じであるため、出力ノードN2
の電圧VN2 は、VDD ／２となる。
【００１７】しかし、プル・ダウントランジスタ（ＮＭ
ＯＳトランジスタQ4,Q6 ）の電流駆動能力を、プル・ア
ップトランジスタ（ＰＭＯＳトランジスタQ3,Q5 ）の電
流駆動能力よりも大きくすることによって、出力ノード
N2の電位をプル・ダウンさせることができる。ここで
は、図６（ｂ）の特性曲線（３）上のハイ・レベル入力
電圧VIH2よりも入力電圧VIN を大きくすると、ノード電
圧VN2 が出力端側のＣＭＯＳインバータINV4の論理臨界
電圧(Logic ThresholdＶoltage) より低くなる。したが
って、出力信号OUT がハイ・レベルになり、ＮＭＯＳト
ランジスタQ6をターン・オンさせ、プル・ダウントラン
ジスタの電流駆動能力を増加させるのである。
ＯＳトランジスタQ4,Q6 ）の電流駆動能力を、プル・ア
ップトランジスタ（ＰＭＯＳトランジスタQ3,Q5 ）の電
流駆動能力よりも大きくすることによって、出力ノード
N2の電位をプル・ダウンさせることができる。ここで
は、図６（ｂ）の特性曲線（３）上のハイ・レベル入力
電圧VIH2よりも入力電圧VIN を大きくすると、ノード電
圧VN2 が出力端側のＣＭＯＳインバータINV4の論理臨界
電圧(Logic ThresholdＶoltage) より低くなる。したが
って、出力信号OUT がハイ・レベルになり、ＮＭＯＳト
ランジスタQ6をターン・オンさせ、プル・ダウントラン
ジスタの電流駆動能力を増加させるのである。
【００１８】この状態で、入力電圧VIN が再びロー・レ
ベルに遷移してロー・レベル入力電圧VIL より低くなる
と、ＰＭＯＳトランジスタQ3がターン・オンされ、ＮＭ
ＯＳトランジスタQ4はターン・オフされる。この時、Ｎ
ＭＯＳトランジスタQ6は既にターン・オンされているた
め、ＰＭＯＳトランジスタQ3とＮＭＯＳトランジスタQ6
が、電源電圧端子から接地端子に至る電流経路を形成す
る。各トランジスタQ3,Q6 が同じＷ／Ｌ比を持てば、Ｎ
ＭＯＳトランジスタQ6のドレイン電流とＰＭＯＳトラン
ジスタQ3のドレイン電流は同じ値となり、ノード電圧VN
2 がVDD ／２に維持される。
ベルに遷移してロー・レベル入力電圧VIL より低くなる
と、ＰＭＯＳトランジスタQ3がターン・オンされ、ＮＭ
ＯＳトランジスタQ4はターン・オフされる。この時、Ｎ
ＭＯＳトランジスタQ6は既にターン・オンされているた
め、ＰＭＯＳトランジスタQ3とＮＭＯＳトランジスタQ6
が、電源電圧端子から接地端子に至る電流経路を形成す
る。各トランジスタQ3,Q6 が同じＷ／Ｌ比を持てば、Ｎ
ＭＯＳトランジスタQ6のドレイン電流とＰＭＯＳトラン
ジスタQ3のドレイン電流は同じ値となり、ノード電圧VN
2 がVDD ／２に維持される。
【００１９】この時、入力電圧VIN が継続的に下降して
特性曲線（２）上のロー・レベル入力電圧VIL1より低く
なると、ＰＭＯＳトランジスタQ3を介して出力ノードN2
に供給される電流の量がＮＭＯＳトランジスタQ6を介し
て接地端子に流れる電流の量より多くなり、ノード電圧
VN2 を上昇させる。ノード電圧VN2 が継続的に上昇し
て、インバータINV4の論理臨界電圧以上になると、出力
信号OUT がロー・レベルになり、ＰＭＯＳトランジスタ
Q5はターン・オンされ、ＮＭＯＳトランジスタQ6はター
ン・オフされる。したがって、ターン・ オンされた２つ
のＰＭＯＳトランジスタQ3,Q5 を介して電源電圧端子か
ら供給される電流の量が大きく増加して、ノード電圧VN
2 が上昇する。
特性曲線（２）上のロー・レベル入力電圧VIL1より低く
なると、ＰＭＯＳトランジスタQ3を介して出力ノードN2
に供給される電流の量がＮＭＯＳトランジスタQ6を介し
て接地端子に流れる電流の量より多くなり、ノード電圧
VN2 を上昇させる。ノード電圧VN2 が継続的に上昇し
て、インバータINV4の論理臨界電圧以上になると、出力
信号OUT がロー・レベルになり、ＰＭＯＳトランジスタ
Q5はターン・オンされ、ＮＭＯＳトランジスタQ6はター
ン・オフされる。したがって、ターン・ オンされた２つ
のＰＭＯＳトランジスタQ3,Q5 を介して電源電圧端子か
ら供給される電流の量が大きく増加して、ノード電圧VN
2 が上昇する。
【００２０】上記のように、入力電圧VIN がロー・レベ
ルからハイ・レベルに遷移する場合は、入出力特性がロ
ー・レベル入力電圧VIL2とハイ・レベル入力電圧VIH2の
パラメータを持つようになり、一方、入力電圧VIN がハ
イ・レベルからロー・レベルに遷移する場合には、入出
力特性がロー・レベル入力電圧VIL1とハイ・レベル入力
電圧VIH1のパラメータを持つようになって、出力信号OU
T がヒステリシス特性を持つようになる。
ルからハイ・レベルに遷移する場合は、入出力特性がロ
ー・レベル入力電圧VIL2とハイ・レベル入力電圧VIH2の
パラメータを持つようになり、一方、入力電圧VIN がハ
イ・レベルからロー・レベルに遷移する場合には、入出
力特性がロー・レベル入力電圧VIL1とハイ・レベル入力
電圧VIH1のパラメータを持つようになって、出力信号OU
T がヒステリシス特性を持つようになる。
【００２１】
【発明が解決しようとする課題】上記のような従来の入
力バッファのヒステリシス特性は、入力電圧VIN の遷移
方向に応じて、ロー・レベル入力電圧範囲とハイ・レベ
ル入力電圧範囲を変化させるので、耐雑音特性に優れて
いるという長所がある。しかしながら、入力バッファが
ヒステリシス特性を有するために、入力電圧VIN の変動
幅（スウィング幅）が非常に大きくなり、入出力信号の
伝達時間を大きく増加させるという欠点がある。 このた
め、 上述した従来のヒステリシス特性を持つＣＭＯＳイ
ンバータを使って入力バッファを構成すると、高速の入
出力動作は期待できない。 したがって、非常に高い安定
性と高速動作が要求される半導体集積回路に対して、ヒ
ステリシス入力バッファを適用するためには、優れた耐
雑音特性とともに高速動作を実現させなければならな
い。
力バッファのヒステリシス特性は、入力電圧VIN の遷移
方向に応じて、ロー・レベル入力電圧範囲とハイ・レベ
ル入力電圧範囲を変化させるので、耐雑音特性に優れて
いるという長所がある。しかしながら、入力バッファが
ヒステリシス特性を有するために、入力電圧VIN の変動
幅（スウィング幅）が非常に大きくなり、入出力信号の
伝達時間を大きく増加させるという欠点がある。 このた
め、 上述した従来のヒステリシス特性を持つＣＭＯＳイ
ンバータを使って入力バッファを構成すると、高速の入
出力動作は期待できない。 したがって、非常に高い安定
性と高速動作が要求される半導体集積回路に対して、ヒ
ステリシス入力バッファを適用するためには、優れた耐
雑音特性とともに高速動作を実現させなければならな
い。
【００２２】本発明は上記の点に着目してなされたもの
で、ヒステリシス入力バッファの出力端側にヒステリシ
ス制御手段を設け、出力信号のフィードバック経路を制
御することにより、入力信号の特性に応じた良好な耐雑
音特性と高速動作とを選択的に実現させるヒステリシス
入力バッファを提供することを目的とする。
で、ヒステリシス入力バッファの出力端側にヒステリシ
ス制御手段を設け、出力信号のフィードバック経路を制
御することにより、入力信号の特性に応じた良好な耐雑
音特性と高速動作とを選択的に実現させるヒステリシス
入力バッファを提供することを目的とする。
【００２３】
【課題を解決するための手段】このため本発明のヒステ
リシス入力バッファの１つの態様は、外部からの入力信
号を反転させて第１出力信号を発生する第１ＣＭＯＳイ
ンバータと、該第１ＣＭＯＳインバータからの第１出力
信号を反転させて第２出力信号を発生する第２ＣＭＯＳ
インバータと、を備え、前記入力信号を半導体チップの
内部動作に適するように変換させた出力信号を発生し、
かつ、前記入力信号に対する前記出力信号の変化がヒス
テリシス特性を有するヒステリシス入力バッファにおい
て、前記第２ＣＭＯＳインバータからの第２出力信号を
入力し、該第２出力信号がロー・レベルからハイ・レベ
ルに遷移する上昇区間では、前記第２出力信号を所定の
時間遅延させた制御信号を発生し、前記第２出力信号が
ハイ・レベルからロー・レベルに遷移する下降区間で
は、前記第２出力信号を遅延させていない制御信号を発
生し、該制御信号に基づいて前記第１ＣＭＯＳインバー
タの動作を制御するヒステリシス制御手段を備えて構成
される。
リシス入力バッファの１つの態様は、外部からの入力信
号を反転させて第１出力信号を発生する第１ＣＭＯＳイ
ンバータと、該第１ＣＭＯＳインバータからの第１出力
信号を反転させて第２出力信号を発生する第２ＣＭＯＳ
インバータと、を備え、前記入力信号を半導体チップの
内部動作に適するように変換させた出力信号を発生し、
かつ、前記入力信号に対する前記出力信号の変化がヒス
テリシス特性を有するヒステリシス入力バッファにおい
て、前記第２ＣＭＯＳインバータからの第２出力信号を
入力し、該第２出力信号がロー・レベルからハイ・レベ
ルに遷移する上昇区間では、前記第２出力信号を所定の
時間遅延させた制御信号を発生し、前記第２出力信号が
ハイ・レベルからロー・レベルに遷移する下降区間で
は、前記第２出力信号を遅延させていない制御信号を発
生し、該制御信号に基づいて前記第１ＣＭＯＳインバー
タの動作を制御するヒステリシス制御手段を備えて構成
される。
【００２４】上記ヒステリシス入力バッファの具体的な
構成として、前記第１ＣＭＯＳインバータは、ソース端
子が電源電圧端子に接続され、ゲート端子に前記入力信
号が入力される第１ＰＭＯＳトランジスタと、ソース端
子が接地端子に接続され、ゲート端子に前記入力信号が
入力され、ドレイン端子が前記第１ＰＭＯＳトランジス
タのドレイン端子に接続されて第１ノードを形成する第
１ＮＭＯＳトランジスタと、ソース端子が電源電圧端子
に接続され、ドレイン端子が前記第１ノードに接続され
る第２ＰＭＯＳトランジスタと、ソース端子が接地端子
に接続され、ドレイン端子が前記第１ノードに接続され
る第２ＮＭＯＳトランジスタと、を備え、前記入力信号
を反転させた第１出力信号を前記第１ノードから出力
し、前記ヒステリシス制御手段は、前記第２ＣＭＯＳイ
ンバータからの第２出力信号を入力し、前記所定の時間
遅延させて出力する遅延部と、該遅延部から出力される
信号及び前記第２出力信号の論理積を演算し、該演算結
果を前記制御信号として前記第２ＰＭＯＳトランジスタ
及び前記第２ＮＭＯＳトランジスタの各ゲート端子にフ
ィードバックする論理積演算部と、を備えるようにして
もよい。
構成として、前記第１ＣＭＯＳインバータは、ソース端
子が電源電圧端子に接続され、ゲート端子に前記入力信
号が入力される第１ＰＭＯＳトランジスタと、ソース端
子が接地端子に接続され、ゲート端子に前記入力信号が
入力され、ドレイン端子が前記第１ＰＭＯＳトランジス
タのドレイン端子に接続されて第１ノードを形成する第
１ＮＭＯＳトランジスタと、ソース端子が電源電圧端子
に接続され、ドレイン端子が前記第１ノードに接続され
る第２ＰＭＯＳトランジスタと、ソース端子が接地端子
に接続され、ドレイン端子が前記第１ノードに接続され
る第２ＮＭＯＳトランジスタと、を備え、前記入力信号
を反転させた第１出力信号を前記第１ノードから出力
し、前記ヒステリシス制御手段は、前記第２ＣＭＯＳイ
ンバータからの第２出力信号を入力し、前記所定の時間
遅延させて出力する遅延部と、該遅延部から出力される
信号及び前記第２出力信号の論理積を演算し、該演算結
果を前記制御信号として前記第２ＰＭＯＳトランジスタ
及び前記第２ＮＭＯＳトランジスタの各ゲート端子にフ
ィードバックする論理積演算部と、を備えるようにして
もよい。
【００２５】また、本発明のヒステリシス入力バッファ
の他の態様としては、外部からの入力信号を反転させて
第１出力信号を発生する第１ＣＭＯＳインバータと、該
第１ＣＭＯＳインバータからの第１出力信号を反転させ
て第２出力信号を発生する第２ＣＭＯＳインバータと、
を備え、前記入力信号を半導体チップの内部動作に適す
るように変換させた出力信号を発生し、かつ、前記入力
信号に対する前記出力信号の変化がヒステリシス特性を
有するヒステリシス入力バッファにおいて、前記第２Ｃ
ＭＯＳインバータからの第２出力信号が入力され、該第
２出力信号がハイ・レベルからロー・レベルに遷移する
下降区間では、所定の時間が経過するまでの間ロー・レ
ベルとなり、前記所定の時間が経過した後はハイ・レベ
ルとなる制御信号を発生し、前記第２出力信号がロー・
レベルからハイ・レベルに遷移する上昇区間では、ハイ
・レベルの制御信号を発生し、該制御信号に基づいて前
記第１ＣＭＯＳインバータの動作を制御するヒステリシ
ス制御手段を備えて構成される。
の他の態様としては、外部からの入力信号を反転させて
第１出力信号を発生する第１ＣＭＯＳインバータと、該
第１ＣＭＯＳインバータからの第１出力信号を反転させ
て第２出力信号を発生する第２ＣＭＯＳインバータと、
を備え、前記入力信号を半導体チップの内部動作に適す
るように変換させた出力信号を発生し、かつ、前記入力
信号に対する前記出力信号の変化がヒステリシス特性を
有するヒステリシス入力バッファにおいて、前記第２Ｃ
ＭＯＳインバータからの第２出力信号が入力され、該第
２出力信号がハイ・レベルからロー・レベルに遷移する
下降区間では、所定の時間が経過するまでの間ロー・レ
ベルとなり、前記所定の時間が経過した後はハイ・レベ
ルとなる制御信号を発生し、前記第２出力信号がロー・
レベルからハイ・レベルに遷移する上昇区間では、ハイ
・レベルの制御信号を発生し、該制御信号に基づいて前
記第１ＣＭＯＳインバータの動作を制御するヒステリシ
ス制御手段を備えて構成される。
【００２６】上記ヒステリシス入力バッファの具体的な
構成として、前記第１ＣＭＯＳインバータは、ソース端
子が電源電圧端子に接続され、ゲート端子に前記入力信
号が入力される第１ＰＭＯＳトランジスタと、ソース端
子が接地端子に接続され、ゲート端子に前記入力信号が
入力され、ドレイン端子が前記第１ＰＭＯＳトランジス
タのドレイン端子に接続されて第１ノードを形成する第
１ＮＭＯＳトランジスタと、ソース端子が電源電圧端子
に接続され、ドレイン端子が前記第１ノードに接続され
る第２ＰＭＯＳトランジスタと、ソース端子が接地端子
に接続され、ドレイン端子が前記第１ノードに接続さ
れ、前記第２ＣＭＯＳインバータからの第２出力信号が
ゲート端子に入力される第２ＮＭＯＳトランジスタと、
を備え、前記入力信号を反転させた第１出力信号を前記
第１ノードから出力し、前記ヒステリシス制御手段は、
前記第２ＣＭＯＳインバータからの第２出力信号を入力
し、反転させた信号を前記所定の時間遅延させて出力す
るインバータと、該インバータから出力される信号及び
前記第２出力信号の論理和を演算し、該演算結果を前記
制御信号として前記第２ＰＭＯＳトランジスタのゲート
端子にフィードバックする論理和演算部と、を備えるよ
うにしてもよい。
構成として、前記第１ＣＭＯＳインバータは、ソース端
子が電源電圧端子に接続され、ゲート端子に前記入力信
号が入力される第１ＰＭＯＳトランジスタと、ソース端
子が接地端子に接続され、ゲート端子に前記入力信号が
入力され、ドレイン端子が前記第１ＰＭＯＳトランジス
タのドレイン端子に接続されて第１ノードを形成する第
１ＮＭＯＳトランジスタと、ソース端子が電源電圧端子
に接続され、ドレイン端子が前記第１ノードに接続され
る第２ＰＭＯＳトランジスタと、ソース端子が接地端子
に接続され、ドレイン端子が前記第１ノードに接続さ
れ、前記第２ＣＭＯＳインバータからの第２出力信号が
ゲート端子に入力される第２ＮＭＯＳトランジスタと、
を備え、前記入力信号を反転させた第１出力信号を前記
第１ノードから出力し、前記ヒステリシス制御手段は、
前記第２ＣＭＯＳインバータからの第２出力信号を入力
し、反転させた信号を前記所定の時間遅延させて出力す
るインバータと、該インバータから出力される信号及び
前記第２出力信号の論理和を演算し、該演算結果を前記
制御信号として前記第２ＰＭＯＳトランジスタのゲート
端子にフィードバックする論理和演算部と、を備えるよ
うにしてもよい。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の第１の実施形態
に係るヒステリシス入力バッファの構成を示す回路図で
ある。図１において、入力端側に位置する第１ＣＭＯＳ
インバータとしてのＣＭＯＳインバータINV5は、ＰＭＯ
ＳトランジスタQ7とＮＭＯＳトランジスタQ8が直列に連
結され、ＰＭＯＳトランジスタQ7のソース端子には電源
電圧VDD が供給され、ＮＭＯＳトランジスタQ8のソース
端子は接地される。これと同様にして、直列に連結され
たもう１組のＰＭＯＳトランジスタQ9とＮＭＯＳトラン
ジスタQ10 とが、電源電圧端子と接地端子の間に、ＰＭ
ＯＳトランジスタQ7及びＮＭＯＳトランジスタQ8と並列
の関係で連結される。また、それぞれのトランジスタの
ドレイン端子が１つのノードに連結されて出力ノードN3
を形成する。
に基づいて説明する。図１は、本発明の第１の実施形態
に係るヒステリシス入力バッファの構成を示す回路図で
ある。図１において、入力端側に位置する第１ＣＭＯＳ
インバータとしてのＣＭＯＳインバータINV5は、ＰＭＯ
ＳトランジスタQ7とＮＭＯＳトランジスタQ8が直列に連
結され、ＰＭＯＳトランジスタQ7のソース端子には電源
電圧VDD が供給され、ＮＭＯＳトランジスタQ8のソース
端子は接地される。これと同様にして、直列に連結され
たもう１組のＰＭＯＳトランジスタQ9とＮＭＯＳトラン
ジスタQ10 とが、電源電圧端子と接地端子の間に、ＰＭ
ＯＳトランジスタQ7及びＮＭＯＳトランジスタQ8と並列
の関係で連結される。また、それぞれのトランジスタの
ドレイン端子が１つのノードに連結されて出力ノードN3
を形成する。
【００２８】ＰＭＯＳトランジスタQ7とＮＭＯＳトラン
ジスタQ8のそれぞれのゲート端子には、入力信号INが入
力され、ＰＭＯＳトランジスタQ9とＮＭＯＳトランジス
タQ10 のそれぞれのゲート端子には、ヒステリシス制御
回路10の出力信号OUT が入力される。出力端側に位置す
る第２ＣＭＯＳインバータとしてのＣＭＯＳインバータ
INV6から出力される信号INT は、出力ノードN3の信号が
反転されたものであり、ヒステリシス制御手段としての
ヒステリシス制御回路10に入力される。ヒステリシス制
御回路10の出力信号OUT は、外部に出力されるととも
に、ＰＭＯＳトランジスタQ9とＮＭＯＳトランジスタQ1
0 のそれぞれのゲート端子にフィードバックされてヒス
テリシス特性を実現する。ここでは、出力信号OUT が制
御信号としても機能する。
ジスタQ8のそれぞれのゲート端子には、入力信号INが入
力され、ＰＭＯＳトランジスタQ9とＮＭＯＳトランジス
タQ10 のそれぞれのゲート端子には、ヒステリシス制御
回路10の出力信号OUT が入力される。出力端側に位置す
る第２ＣＭＯＳインバータとしてのＣＭＯＳインバータ
INV6から出力される信号INT は、出力ノードN3の信号が
反転されたものであり、ヒステリシス制御手段としての
ヒステリシス制御回路10に入力される。ヒステリシス制
御回路10の出力信号OUT は、外部に出力されるととも
に、ＰＭＯＳトランジスタQ9とＮＭＯＳトランジスタQ1
0 のそれぞれのゲート端子にフィードバックされてヒス
テリシス特性を実現する。ここでは、出力信号OUT が制
御信号としても機能する。
【００２９】ヒステリシス制御回路10は、入力信号の特
性に合わせて多様に構成することができる。図２は、ヒ
ステリシス制御回路10の一例を示す図であって、（ａ）
は回路図であり、（ｂ）は入出力特性を示すタイミング
図である。図２（ａ）に示すように、ヒステリシス制御
回路10に入力されるＣＭＯＳインバータINV6からの信号
INT は、互いに異なる２つの経路を通って論理積演算部
としてのアンド・ゲートAND に入力される。即ち、所定
の時間遅延τD1を発生させる遅延部としてのバッファD1
を経由してアンド・ゲートAND に入力される経路と、直
接アンド・ゲートAND に入力される経路とが、互いに異
なる２つの経路となる。
性に合わせて多様に構成することができる。図２は、ヒ
ステリシス制御回路10の一例を示す図であって、（ａ）
は回路図であり、（ｂ）は入出力特性を示すタイミング
図である。図２（ａ）に示すように、ヒステリシス制御
回路10に入力されるＣＭＯＳインバータINV6からの信号
INT は、互いに異なる２つの経路を通って論理積演算部
としてのアンド・ゲートAND に入力される。即ち、所定
の時間遅延τD1を発生させる遅延部としてのバッファD1
を経由してアンド・ゲートAND に入力される経路と、直
接アンド・ゲートAND に入力される経路とが、互いに異
なる２つの経路となる。
【００３０】それぞれの経路を通って入力される２つの
信号は、アンド・ゲートAND に直接伝達される入力信号
INT1' と、バッファD1を経由してアンド・ゲートAND に
伝達されるもう１つの入力信号INT"とに区分することが
できる。図２（ｂ）において、波形（１）は入力信号IN
T1' （入力信号INT の波形と同様）を示すものであり、
波形（２）は入力信号INT"を示すものである。また、波
形（３）は出力信号OUT を示すものである。
信号は、アンド・ゲートAND に直接伝達される入力信号
INT1' と、バッファD1を経由してアンド・ゲートAND に
伝達されるもう１つの入力信号INT"とに区分することが
できる。図２（ｂ）において、波形（１）は入力信号IN
T1' （入力信号INT の波形と同様）を示すものであり、
波形（２）は入力信号INT"を示すものである。また、波
形（３）は出力信号OUT を示すものである。
【００３１】図２（ｂ）において、入力信号INT がハイ
・レベルからロー・レベルに遷移する場合には、アンド
・ゲートAND に直接伝達される入力信号INT1' によっ
て、出力信号OUT が直ちにロー・レベルとなる。しか
し、入力信号INT がロー・レベルからハイ・レベルに遷
移する場合には、入力信号INT1' が直ちにアンド・ゲー
トAND に入力されるが、バッファD1を経由した入力信号
INT"は、バッファD1の遅延時間τD1が経過するまでの
間、ロー・レベルを維持するので、アンド・ゲートAND
の出力信号OUT もバッファD1の遅延時間τD1の間はロー
・レベルを維持する。この状態でバッファD1の遅延時間
τD1がすべて経過すると、バッファD1を経由したハイ・
レベルの入力信号INT"がアンド・ゲートAND に入力され
て出力信号OUT がハイ・レベルとなる。
・レベルからロー・レベルに遷移する場合には、アンド
・ゲートAND に直接伝達される入力信号INT1' によっ
て、出力信号OUT が直ちにロー・レベルとなる。しか
し、入力信号INT がロー・レベルからハイ・レベルに遷
移する場合には、入力信号INT1' が直ちにアンド・ゲー
トAND に入力されるが、バッファD1を経由した入力信号
INT"は、バッファD1の遅延時間τD1が経過するまでの
間、ロー・レベルを維持するので、アンド・ゲートAND
の出力信号OUT もバッファD1の遅延時間τD1の間はロー
・レベルを維持する。この状態でバッファD1の遅延時間
τD1がすべて経過すると、バッファD1を経由したハイ・
レベルの入力信号INT"がアンド・ゲートAND に入力され
て出力信号OUT がハイ・レベルとなる。
【００３２】即ち、入力信号INT がハイ・レベルからロ
ー・レベルに遷移する場合には、遅延時間τD1に関係な
く、直ちにロー・レベルの出力信号OUT が発生する。一
方、入力信号INT がロー・レベルからハイ・レベルに遷
移する場合には、遅延時間τD1が経過してからハイ・レ
ベルの出力信号OUT が発生する。このようなヒステリシ
ス制御回路10を有するヒステリシス入力バッファの動作
について説明する。
ー・レベルに遷移する場合には、遅延時間τD1に関係な
く、直ちにロー・レベルの出力信号OUT が発生する。一
方、入力信号INT がロー・レベルからハイ・レベルに遷
移する場合には、遅延時間τD1が経過してからハイ・レ
ベルの出力信号OUT が発生する。このようなヒステリシ
ス制御回路10を有するヒステリシス入力バッファの動作
について説明する。
【００３３】まず、 入力電圧VIN がロー・レベル（VIN
≦VIL ）の時には、ＰＭＯＳトランジスタQ7がターン・
オンされて電源電圧端子と出力ノードN3の間に電流の経
路が形成される。このとき、ＮＭＯＳトランジスタQ8は
ターン・オフされている。したがって、出力ノードN3に
は、ターン・オンされたＰＭＯＳトランジスタQ7を通っ
て電流の供給がなされ、ノード電圧VN3 はハイ・レベル
の状態となる。
≦VIL ）の時には、ＰＭＯＳトランジスタQ7がターン・
オンされて電源電圧端子と出力ノードN3の間に電流の経
路が形成される。このとき、ＮＭＯＳトランジスタQ8は
ターン・オフされている。したがって、出力ノードN3に
は、ターン・オンされたＰＭＯＳトランジスタQ7を通っ
て電流の供給がなされ、ノード電圧VN3 はハイ・レベル
の状態となる。
【００３４】このハイ・レベルのノード電圧VN3 は、出
力端側のＣＭＯＳインバータINV6によってロー・レベル
に反転され、入力信号INT としてヒステリシス制御回路
10に入力される。ロー・レベルの入力信号INT が入力さ
れたヒステリシス制御回路10においては、上述した動作
特性に従って時間の遅延なく、直ちにロー・レベルの出
力信号OUT を発生して、ＰＭＯＳトランジスタQ9をター
ン・オンさせる。したがって、２つのＰＭＯＳトランジ
スタQ7,Q9 がすべてターン・オンされることによって、
出力ノードN3をプル・アップさせる。
力端側のＣＭＯＳインバータINV6によってロー・レベル
に反転され、入力信号INT としてヒステリシス制御回路
10に入力される。ロー・レベルの入力信号INT が入力さ
れたヒステリシス制御回路10においては、上述した動作
特性に従って時間の遅延なく、直ちにロー・レベルの出
力信号OUT を発生して、ＰＭＯＳトランジスタQ9をター
ン・オンさせる。したがって、２つのＰＭＯＳトランジ
スタQ7,Q9 がすべてターン・オンされることによって、
出力ノードN3をプル・アップさせる。
【００３５】このような状態で入力電圧VIN が、ハイ・
レベルに遷移してハイ・レベル入力電圧VIH より高くな
ると、ＰＭＯＳトランジスタQ7はターン・オフされ、Ｎ
ＭＯＳトランジスタQ8がターン・オンさせる。したがっ
て、出力ノードN3には入力信号INによってターン・オン
されたＮＭＯＳトランジスタQ8と、出力信号OUT によっ
てターン・オンされたＰＭＯＳトランジスタQ9とを介し
て、電源電圧端子と接地端子の間に電流の経路が形成さ
れる。この時、出力ノードN3に供給される電流の量は、
ＰＭＯＳトランジスタQ9のＷ／Ｌの比とＮＭＯＳトラン
ジスタQ8のＷ／Ｌの比によって決定される。ＮＭＯＳト
ランジスタQ8とＰＭＯＳトランジスタQ9の駆動能力が同
一であれば、ＰＭＯＳトランジスタQ9を通って出力ノー
ドN3に流れる電流の量と、ＮＭＯＳトランジスタQ8を通
って接地端子に流れる電流の量が等しくなるので、出力
ノードN3の電位はVDD ／２に維持される。
レベルに遷移してハイ・レベル入力電圧VIH より高くな
ると、ＰＭＯＳトランジスタQ7はターン・オフされ、Ｎ
ＭＯＳトランジスタQ8がターン・オンさせる。したがっ
て、出力ノードN3には入力信号INによってターン・オン
されたＮＭＯＳトランジスタQ8と、出力信号OUT によっ
てターン・オンされたＰＭＯＳトランジスタQ9とを介し
て、電源電圧端子と接地端子の間に電流の経路が形成さ
れる。この時、出力ノードN3に供給される電流の量は、
ＰＭＯＳトランジスタQ9のＷ／Ｌの比とＮＭＯＳトラン
ジスタQ8のＷ／Ｌの比によって決定される。ＮＭＯＳト
ランジスタQ8とＰＭＯＳトランジスタQ9の駆動能力が同
一であれば、ＰＭＯＳトランジスタQ9を通って出力ノー
ドN3に流れる電流の量と、ＮＭＯＳトランジスタQ8を通
って接地端子に流れる電流の量が等しくなるので、出力
ノードN3の電位はVDD ／２に維持される。
【００３６】しかし、プル・ダウントランジスタ（ＮＭ
ＯＳトランジスタQ8,Q10）の電流駆動能力をプル・アッ
プトランジスタ（ＰＭＯＳトランジスタQ7,Q9 ）の電流
駆動能力より大きくすれば、出力ノードN3をプル・ダウ
ンさせることができる。したがって、入力電圧VIN が図
６（ｂ）の特性曲線（３）上に示したハイ・レベル入力
電圧VIH2以上に高くなると、ノード電圧VN3 が出力端側
のＣＭＯＳインバータINV6の論理臨界電圧（Logic Thre
shold Voltage ）より低くなり、ＣＭＯＳインバータIN
V6からの出力信号INT がハイ・レベルになる。
ＯＳトランジスタQ8,Q10）の電流駆動能力をプル・アッ
プトランジスタ（ＰＭＯＳトランジスタQ7,Q9 ）の電流
駆動能力より大きくすれば、出力ノードN3をプル・ダウ
ンさせることができる。したがって、入力電圧VIN が図
６（ｂ）の特性曲線（３）上に示したハイ・レベル入力
電圧VIH2以上に高くなると、ノード電圧VN3 が出力端側
のＣＭＯＳインバータINV6の論理臨界電圧（Logic Thre
shold Voltage ）より低くなり、ＣＭＯＳインバータIN
V6からの出力信号INT がハイ・レベルになる。
【００３７】ヒステリシス制御回路10においては、入力
信号（即ち、ＣＭＯＳインバータINV6の出力信号INT ）
がハイ・レベルになると、所定の遅延時間τD1の経過後
に出力信号OUT がハイ・レベルになって、ＰＭＯＳトラ
ンジスタQ9をターン・オフさせ、ＮＭＯＳトランジスタ
Q10 をターン・オンさせる。したがって、入力信号IN
が、ロー・レベルからハイ・レベルに遷移した時点で、
遅延時間τD1の経過以降に発生する入力信号INは、図６
（ｂ）に示した特性曲線（３）のロー・レベル入力電圧
VIH2の条件を満さなければ、出力ノードN3の論理値を変
化させることができない。
信号（即ち、ＣＭＯＳインバータINV6の出力信号INT ）
がハイ・レベルになると、所定の遅延時間τD1の経過後
に出力信号OUT がハイ・レベルになって、ＰＭＯＳトラ
ンジスタQ9をターン・オフさせ、ＮＭＯＳトランジスタ
Q10 をターン・オンさせる。したがって、入力信号IN
が、ロー・レベルからハイ・レベルに遷移した時点で、
遅延時間τD1の経過以降に発生する入力信号INは、図６
（ｂ）に示した特性曲線（３）のロー・レベル入力電圧
VIH2の条件を満さなければ、出力ノードN3の論理値を変
化させることができない。
【００３８】このような状態でハイ・レベルの入力電圧
VIN が、再びロー・レベルに遷移してロー・レベル入力
電圧VIL より低くなると、ＰＭＯＳトランジスタQ7がタ
ーン・オンされて、ＮＭＯＳトランジスタQ8はターン・
オフされる。この時、ＮＭＯＳトランジスタQ10 は、既
にターン・オンされているため、ＰＭＯＳトランジスタ
Q7とＮＭＯＳトランジスタQ10 は、電源電圧端子と接地
端子の間に電流の経路を形成し、出力ノードN3の電位を
完全なＣＭＯＳレベルに変化させることができない。
VIN が、再びロー・レベルに遷移してロー・レベル入力
電圧VIL より低くなると、ＰＭＯＳトランジスタQ7がタ
ーン・オンされて、ＮＭＯＳトランジスタQ8はターン・
オフされる。この時、ＮＭＯＳトランジスタQ10 は、既
にターン・オンされているため、ＰＭＯＳトランジスタ
Q7とＮＭＯＳトランジスタQ10 は、電源電圧端子と接地
端子の間に電流の経路を形成し、出力ノードN3の電位を
完全なＣＭＯＳレベルに変化させることができない。
【００３９】そして、入力電圧VIN がロー・レベル入力
電圧VIL よりもさらに低くなると、ＰＭＯＳトランジス
タQ7の電流駆動能力が向上するために、ＰＭＯＳトラン
ジスタQ7を通って供給される電流の量がＮＭＯＳトラン
ジスタQ10 を通って接地端子に流出される電流の量より
多くなり、ノード電圧VN3 を上昇させる。ノード電圧VN
3 が引き続き上昇してＣＭＯＳインバータINV6の論理臨
界電圧より高くなると、ローレベルの出力信号INT がＣ
ＭＯＳインバータINV6から発生する。
電圧VIL よりもさらに低くなると、ＰＭＯＳトランジス
タQ7の電流駆動能力が向上するために、ＰＭＯＳトラン
ジスタQ7を通って供給される電流の量がＮＭＯＳトラン
ジスタQ10 を通って接地端子に流出される電流の量より
多くなり、ノード電圧VN3 を上昇させる。ノード電圧VN
3 が引き続き上昇してＣＭＯＳインバータINV6の論理臨
界電圧より高くなると、ローレベルの出力信号INT がＣ
ＭＯＳインバータINV6から発生する。
【００４０】この出力信号INT が入力されたヒステリシ
ス制御回路10は、時間遅延なく、直ちにロー・レベルの
出力信号OUT を発生し、ＰＭＯＳトランジスタQ9をター
ン・オンさせ、ＮＭＯＳトランジスタQ10 をターン・オ
フさせる。したがって、ハイ・レベルからロー・レベル
に遷移する入力信号INは、ヒステリシス制御回路10の遅
延時間τD1に関係なく、図６（ｂ）に示した特性曲線
（２）上のロー・レベル入力電圧VIL1とハイ・レベル入
力電圧VIH1の条件を満たすことで、出力ノードN3の論理
値を変化させる。
ス制御回路10は、時間遅延なく、直ちにロー・レベルの
出力信号OUT を発生し、ＰＭＯＳトランジスタQ9をター
ン・オンさせ、ＮＭＯＳトランジスタQ10 をターン・オ
フさせる。したがって、ハイ・レベルからロー・レベル
に遷移する入力信号INは、ヒステリシス制御回路10の遅
延時間τD1に関係なく、図６（ｂ）に示した特性曲線
（２）上のロー・レベル入力電圧VIL1とハイ・レベル入
力電圧VIH1の条件を満たすことで、出力ノードN3の論理
値を変化させる。
【００４１】上述したように第１の実施形態によれば、
入力電圧VIN がロー・レベルからハイ・レベルに遷移
（VIN ≧VIH2）する場合、遅延手段D1による遅延時間τ
D1が経過するまでの間は、出力信号OUT がロー・レベル
の状態を維持する。この時間の間は、 ＣＭＯＳインバー
タINV5の入出力特性が図６（ｂ）の特性曲線（３）に従
うようになる。従来のように、入力電圧VIN がハイ・レ
ベルに遷移すると直ちにＣＭＯＳインバータINV5の入出
力特性が特性曲線（３）から特性曲線（２）に変化する
場合には、出力ノードN3の論理値を変化させるための入
力電圧VIN の変動幅が大きいので高速動作が困難であっ
たが、上記のように遅延時間τD1の間、入出力特性が特
性曲線（３）に維持されることで、出力ノードN3の論理
値を変化させる入力電圧VIN の変動幅を小さくできた
め、高速な入力信号INにも対応可能となる。また、入力
信号が低速な場合、即ち、遅延時間τD1の経過後に入力
電圧VIN が変化するようなときには、従来と同様にＣＭ
ＯＳインバータINV5の入出力特性を特性曲線（２）
（３）の間で制御して、出力ノードN3の論理値を変化さ
せる入力電圧VIN の変動幅を大きくすることにより、入
力信号INに雑音が混入されて入力電圧VIN のレベルが多
少変化しても、安定した出力信号OUT を発生できる。
入力電圧VIN がロー・レベルからハイ・レベルに遷移
（VIN ≧VIH2）する場合、遅延手段D1による遅延時間τ
D1が経過するまでの間は、出力信号OUT がロー・レベル
の状態を維持する。この時間の間は、 ＣＭＯＳインバー
タINV5の入出力特性が図６（ｂ）の特性曲線（３）に従
うようになる。従来のように、入力電圧VIN がハイ・レ
ベルに遷移すると直ちにＣＭＯＳインバータINV5の入出
力特性が特性曲線（３）から特性曲線（２）に変化する
場合には、出力ノードN3の論理値を変化させるための入
力電圧VIN の変動幅が大きいので高速動作が困難であっ
たが、上記のように遅延時間τD1の間、入出力特性が特
性曲線（３）に維持されることで、出力ノードN3の論理
値を変化させる入力電圧VIN の変動幅を小さくできた
め、高速な入力信号INにも対応可能となる。また、入力
信号が低速な場合、即ち、遅延時間τD1の経過後に入力
電圧VIN が変化するようなときには、従来と同様にＣＭ
ＯＳインバータINV5の入出力特性を特性曲線（２）
（３）の間で制御して、出力ノードN3の論理値を変化さ
せる入力電圧VIN の変動幅を大きくすることにより、入
力信号INに雑音が混入されて入力電圧VIN のレベルが多
少変化しても、安定した出力信号OUT を発生できる。
【００４２】次に、本発明の第２の実施形態について説
明する。図３は、第２の実施形態に係るヒステリシス入
力バッファの構成を示す回路図である。図３において、
入力端側のＣＭＯＳインバータINV7は、ＰＭＯＳトラン
ジスタQ11 とＮＭＯＳトランジスタQ12 とが直列に連結
され、ＰＭＯＳトランジスタQ11 のソース端子には電源
電圧VDD が供給され、ＮＭＯＳトランジスタQ12 のソー
ス端子は接地される。これと同様にして、直列に連結さ
れたもう１組のＰＭＯＳトランジスタQ13 とＮＭＯＳト
ランジスタQ14 とが、電源電圧端子と接地端子の間に、
ＰＭＯＳトランジスタQ11 及びＮＭＯＳトランジスタQ1
2 と並列の関係で連結される。また、それぞれのトラン
ジスタのドレイン端子が１つのノードに連結されて出力
ノードN4を形成する。
明する。図３は、第２の実施形態に係るヒステリシス入
力バッファの構成を示す回路図である。図３において、
入力端側のＣＭＯＳインバータINV7は、ＰＭＯＳトラン
ジスタQ11 とＮＭＯＳトランジスタQ12 とが直列に連結
され、ＰＭＯＳトランジスタQ11 のソース端子には電源
電圧VDD が供給され、ＮＭＯＳトランジスタQ12 のソー
ス端子は接地される。これと同様にして、直列に連結さ
れたもう１組のＰＭＯＳトランジスタQ13 とＮＭＯＳト
ランジスタQ14 とが、電源電圧端子と接地端子の間に、
ＰＭＯＳトランジスタQ11 及びＮＭＯＳトランジスタQ1
2 と並列の関係で連結される。また、それぞれのトラン
ジスタのドレイン端子が１つのノードに連結されて出力
ノードN4を形成する。
【００４３】ＰＭＯＳトランジスタQ11 とＮＭＯＳトラ
ンジスタQ12 のそれぞれのゲート端子には入力信号INが
入力される。出力端側のＣＭＯＳインバータINV8の出力
信号INT は、ノードN4の電圧が反転されたものであっ
て、ヒステリシス制御回路11とＮＭＯＳトランジスタQ1
4 のゲート端子とに入力されるとともに、出力信号OUT
として外部にも出力される。ヒステリシス制御回路11か
ら出力される制御信号CONTは、ＰＭＯＳトランジスタQ1
3 のゲート端子にフィードバックされてヒステリシス特
性を実現する。
ンジスタQ12 のそれぞれのゲート端子には入力信号INが
入力される。出力端側のＣＭＯＳインバータINV8の出力
信号INT は、ノードN4の電圧が反転されたものであっ
て、ヒステリシス制御回路11とＮＭＯＳトランジスタQ1
4 のゲート端子とに入力されるとともに、出力信号OUT
として外部にも出力される。ヒステリシス制御回路11か
ら出力される制御信号CONTは、ＰＭＯＳトランジスタQ1
3 のゲート端子にフィードバックされてヒステリシス特
性を実現する。
【００４４】図４（ａ）は、第２の実施形態で用いられ
るヒステリシス制御回路11の構成例を示す回路図であ
り、図４（ｂ）は、その入出力特性を表わしたタイミン
グ図である。図４（ａ）に示すように、ヒステリシス制
御回路11は、入力信号INT が互いに異なる２つの経路を
通してオア・ゲートORに入力するように構成される。上
記２つの経路は、所定の時間遅延τD2を発生させるイン
バータD2を経由してオア・ゲートORに入力される経路
と、インバータD2を経由しないで直接オア・ゲートORに
入力される経路である。ここでは、それぞれの経路を通
して伝達される信号を、直接経路を通して伝達される入
力信号INT2' と、インバータD2を経由して伝達される入
力信号INT2" とに区分する。また、図４（ｂ）の波形
（１）は入力信号INT2' を示し、波形（２）は入力信号
INT2" を示し、波形（３）はオア・ゲートORの出力信号
（制御信号CONT）を示すものである。
るヒステリシス制御回路11の構成例を示す回路図であ
り、図４（ｂ）は、その入出力特性を表わしたタイミン
グ図である。図４（ａ）に示すように、ヒステリシス制
御回路11は、入力信号INT が互いに異なる２つの経路を
通してオア・ゲートORに入力するように構成される。上
記２つの経路は、所定の時間遅延τD2を発生させるイン
バータD2を経由してオア・ゲートORに入力される経路
と、インバータD2を経由しないで直接オア・ゲートORに
入力される経路である。ここでは、それぞれの経路を通
して伝達される信号を、直接経路を通して伝達される入
力信号INT2' と、インバータD2を経由して伝達される入
力信号INT2" とに区分する。また、図４（ｂ）の波形
（１）は入力信号INT2' を示し、波形（２）は入力信号
INT2" を示し、波形（３）はオア・ゲートORの出力信号
（制御信号CONT）を示すものである。
【００４５】ヒステリシス制御回路11への入力信号INT
がロー・レベルの場合は、インバータD2の出力信号INT
2" がハイ・レベルであるので、オア・ゲートORの出力
信号CONTもハイ・レベルである。 この状態で、入力信号
INT がハイ・レベルに遷移すると、インバータD2の出力
信号INT2" は、インバータD2での遅延時間τD2が経過し
た後にロー・レベルになる。しかし、オア・ゲートORに
直接伝達される入力信号INT2' がハイ・レベルであるの
で、オア・ゲートORの出力信号CONTはハイ・レベルのま
ま維持される。
がロー・レベルの場合は、インバータD2の出力信号INT
2" がハイ・レベルであるので、オア・ゲートORの出力
信号CONTもハイ・レベルである。 この状態で、入力信号
INT がハイ・レベルに遷移すると、インバータD2の出力
信号INT2" は、インバータD2での遅延時間τD2が経過し
た後にロー・レベルになる。しかし、オア・ゲートORに
直接伝達される入力信号INT2' がハイ・レベルであるの
で、オア・ゲートORの出力信号CONTはハイ・レベルのま
ま維持される。
【００４６】そして、入力信号INT が再びロー・レベル
に遷移すると、直接伝達されるロー・レベルの入力信号
INT2' がオア・ゲートORに入力される。しかし、インバ
ータD2を通してハイ・レベルに反転されて伝達される入
力信号INT2" は、インバータD2での遅延時間τD2が経過
した後にオア・ゲートORに入力される。したがって、入
力信号INT がロー・レベルに遷移した時点からインバー
タD2の遅延時間τD2が経過するまでの間は、オア・ゲー
トORへの入力信号INT2',INT2" が共にロー・レベルとな
るので、その出力信号CONTもロー・レベルとなる。イン
バータD2の遅延時間τD2が経過すると、インバータD2か
らのハイ・レベルの信号INT2" がオア・ゲートORに入力
されて信号CONTがハイ・レベルになる。
に遷移すると、直接伝達されるロー・レベルの入力信号
INT2' がオア・ゲートORに入力される。しかし、インバ
ータD2を通してハイ・レベルに反転されて伝達される入
力信号INT2" は、インバータD2での遅延時間τD2が経過
した後にオア・ゲートORに入力される。したがって、入
力信号INT がロー・レベルに遷移した時点からインバー
タD2の遅延時間τD2が経過するまでの間は、オア・ゲー
トORへの入力信号INT2',INT2" が共にロー・レベルとな
るので、その出力信号CONTもロー・レベルとなる。イン
バータD2の遅延時間τD2が経過すると、インバータD2か
らのハイ・レベルの信号INT2" がオア・ゲートORに入力
されて信号CONTがハイ・レベルになる。
【００４７】即ち、ヒステリシス制御回路11から出力さ
れる制御信号CONTは、入力信号INTがハイ・レベルから
ロー・レベルに遷移する時点からインバータD2の遅延時
間τD2が経過するまでの間でのみロー・レベルになり、
その他の期間では入力信号INT の論理値に関係なくハイ
・レベルを維持する。このようなヒステリシス制御回路
11を備えた第２の実施形態の動作について説明する。
れる制御信号CONTは、入力信号INTがハイ・レベルから
ロー・レベルに遷移する時点からインバータD2の遅延時
間τD2が経過するまでの間でのみロー・レベルになり、
その他の期間では入力信号INT の論理値に関係なくハイ
・レベルを維持する。このようなヒステリシス制御回路
11を備えた第２の実施形態の動作について説明する。
【００４８】まず、入力電圧VIN がロー・レベル（VIN
≦VIL ）のときには、ＰＭＯＳトランジスタQ11 がター
ン・オンされ、ＮＭＯＳトランジスタQ12 がターン・オ
フされて、ターン・オンされたＰＭＯＳトランジスタQ1
1 を介して電源電圧端子から出力ノードN4への電流経路
が形成され、この経路を通して電源電圧VDD による電流
供給が行われる。これにより出力ノードN4がハイ・レベ
ルの論理値を持つ。
≦VIL ）のときには、ＰＭＯＳトランジスタQ11 がター
ン・オンされ、ＮＭＯＳトランジスタQ12 がターン・オ
フされて、ターン・オンされたＰＭＯＳトランジスタQ1
1 を介して電源電圧端子から出力ノードN4への電流経路
が形成され、この経路を通して電源電圧VDD による電流
供給が行われる。これにより出力ノードN4がハイ・レベ
ルの論理値を持つ。
【００４９】このような出力ノードN4からのハイ・レベ
ルの信号はＣＭＯＳインバータINV8によってロー・レベ
ルに反転されてＮＭＯＳトランジスタQ14 をターン・オ
フさせる。また、ＣＭＯＳインバータINV8のロー・レベ
ルの出力信号INT は、ヒステリシス制御回路11でハイ・
レベルの制御信号CONTに変換されて、ＰＭＯＳトランジ
スタQ13 をターン・オフさせる。
ルの信号はＣＭＯＳインバータINV8によってロー・レベ
ルに反転されてＮＭＯＳトランジスタQ14 をターン・オ
フさせる。また、ＣＭＯＳインバータINV8のロー・レベ
ルの出力信号INT は、ヒステリシス制御回路11でハイ・
レベルの制御信号CONTに変換されて、ＰＭＯＳトランジ
スタQ13 をターン・オフさせる。
【００５０】つまり、ヒステリシス特性を実現させるた
めに備えられたPMOSトランジスタQ13 とＮＭＯＳトラン
ジスタQ14 がターン・オフされた後に発生する入力電圧
VINは、図６（ｂ）の特性曲線（１）上のロー・レベル
入力信号VIL 及びハイ・レベル入力信号VIH の条件が満
たされると、出力ノードN4の論理値を変化させることが
できる。
めに備えられたPMOSトランジスタQ13 とＮＭＯＳトラン
ジスタQ14 がターン・オフされた後に発生する入力電圧
VINは、図６（ｂ）の特性曲線（１）上のロー・レベル
入力信号VIL 及びハイ・レベル入力信号VIH の条件が満
たされると、出力ノードN4の論理値を変化させることが
できる。
【００５１】この状態で入力電圧VIN がロー・レベルか
らハイ・レベルに変化してハイ・レベル入力電圧VIH 以
上になると、ＰＭＯＳトランジスタQ11 がターン・オフ
され、NMOSトランジスタQ12 がターン・オンされて、出
力ノードN4と接地端子の間に電流経路が形成される。し
たがって、ノード電圧VN4 がロー・レベルとなり、ＣＭ
ＯＳインバータINV8では、ハイ・レベルの信号INT が発
生する。この入力信号INT は、ＮＭＯＳトランジスタQ1
4 をターン・オンさせるとともに、ヒステリシス制御回
路11に入力され、また、出力信号OUT として外部にも出
力される。
らハイ・レベルに変化してハイ・レベル入力電圧VIH 以
上になると、ＰＭＯＳトランジスタQ11 がターン・オフ
され、NMOSトランジスタQ12 がターン・オンされて、出
力ノードN4と接地端子の間に電流経路が形成される。し
たがって、ノード電圧VN4 がロー・レベルとなり、ＣＭ
ＯＳインバータINV8では、ハイ・レベルの信号INT が発
生する。この入力信号INT は、ＮＭＯＳトランジスタQ1
4 をターン・オンさせるとともに、ヒステリシス制御回
路11に入力され、また、出力信号OUT として外部にも出
力される。
【００５２】上記のように入力信号INT がロー・レベル
からハイ・レベルに変わる場合には、ヒステリシス制御
回路11から継続してハイ・レベルの制御信号CONTが発生
するので、ＰＭＯＳトランジスタQ13 はターン・オフさ
れる。この時、２つのＮＭＯＳトランジスタQ12,Q14 が
ターン・オンとなるため、これ以降に発生する入力信号
INは、図６（ｂ）の特性曲線（２）上のロー・レベル入
力電圧VIL1とハイ・レベル入力電圧VIH1の条件が満たさ
れることで、出力ノードN4の論理値を変化させることが
できる。
からハイ・レベルに変わる場合には、ヒステリシス制御
回路11から継続してハイ・レベルの制御信号CONTが発生
するので、ＰＭＯＳトランジスタQ13 はターン・オフさ
れる。この時、２つのＮＭＯＳトランジスタQ12,Q14 が
ターン・オンとなるため、これ以降に発生する入力信号
INは、図６（ｂ）の特性曲線（２）上のロー・レベル入
力電圧VIL1とハイ・レベル入力電圧VIH1の条件が満たさ
れることで、出力ノードN4の論理値を変化させることが
できる。
【００５３】このような状態で入力電圧VIN が再びハイ
・レベルからロー・レベルに変化してロー・レベルの入
力電圧VIL より低くなると、ＰＭＯＳトランジスタQ11
がターン・オンとなり、ＮＭＯＳトランジスタQ12 はタ
ーン・オフとなる。そして、入力信号INがロー・レベル
入力電圧VIL1より低くなって、ノードN4の電位が出力端
側のＣＭＯＳインバータINV8の論理臨界電圧より高くな
ると、ＣＭＯＳインバータINV8ではロー・レベルの信号
INT が発生する。このロー・レベルの信号INTは、ヒス
テリシス制御回路11に入力されるとともに、ＮＭＯＳト
ランジスタQ14をターン・オフさせる。
・レベルからロー・レベルに変化してロー・レベルの入
力電圧VIL より低くなると、ＰＭＯＳトランジスタQ11
がターン・オンとなり、ＮＭＯＳトランジスタQ12 はタ
ーン・オフとなる。そして、入力信号INがロー・レベル
入力電圧VIL1より低くなって、ノードN4の電位が出力端
側のＣＭＯＳインバータINV8の論理臨界電圧より高くな
ると、ＣＭＯＳインバータINV8ではロー・レベルの信号
INT が発生する。このロー・レベルの信号INTは、ヒス
テリシス制御回路11に入力されるとともに、ＮＭＯＳト
ランジスタQ14をターン・オフさせる。
【００５４】ヒステリシス制御回路11に入力されるＣＭ
ＯＳインバータINV8からの信号INTがハイ・レベルから
ロー・レベルに変化することによって、ヒステリシス制
御回路11では、入力信号INT がロー・レベルに変化して
遅延時間τD2が経過するまでの間、ロー・レベルの制御
信号CONTが発生する。遅延時間τD2の経過以降は、再び
ハイ・レベルの制御信号CONTが発生する。
ＯＳインバータINV8からの信号INTがハイ・レベルから
ロー・レベルに変化することによって、ヒステリシス制
御回路11では、入力信号INT がロー・レベルに変化して
遅延時間τD2が経過するまでの間、ロー・レベルの制御
信号CONTが発生する。遅延時間τD2の経過以降は、再び
ハイ・レベルの制御信号CONTが発生する。
【００５５】この制御信号CONTにより、ＰＭＯＳトラン
ジスタQ13 が、遅延時間τD2の経過するまで間ターン・
オンされ、遅延時間τD2の経過以降はターン・オフされ
る。したがって、入力電圧VIN がハイ・レベルからロー
・レベルに変化する場合は、遅延時間τD2が経過するま
での間、ＰＭＯＳトランジスタQ11,Q13 がターン・オン
されるため、ＣＭＯＳインバータINV7の入出力特性が図
６の特性曲線（３）に従うようになる。そして、遅延時
間τD2が経過すると、ＰＭＯＳトランジスタQ11 のみが
ターン・オンされた状態となり、ＣＭＯＳインバータIN
V7の入出力特性が図６の特性曲線（１）に従うようにな
る。
ジスタQ13 が、遅延時間τD2の経過するまで間ターン・
オンされ、遅延時間τD2の経過以降はターン・オフされ
る。したがって、入力電圧VIN がハイ・レベルからロー
・レベルに変化する場合は、遅延時間τD2が経過するま
での間、ＰＭＯＳトランジスタQ11,Q13 がターン・オン
されるため、ＣＭＯＳインバータINV7の入出力特性が図
６の特性曲線（３）に従うようになる。そして、遅延時
間τD2が経過すると、ＰＭＯＳトランジスタQ11 のみが
ターン・オンされた状態となり、ＣＭＯＳインバータIN
V7の入出力特性が図６の特性曲線（１）に従うようにな
る。
【００５６】上述したように第２の実施形態によれば、
入力電圧VIN がロー・レベルからハイ・レベルに変化す
る時は、ＣＭＯＳインバータINV7の入出力特性が図６
（ｂ)の特性曲線（１）に従うため、従来の一般的なＣ
ＭＯＳインバータの長所である迅速な応答速度が確保さ
れる。そして、入力電圧VIN がハイ・レベルに変化した
後は、ＣＭＯＳインバータINV7の入出力特性が図６
（ｂ) の特性曲線（２）に従うため、安定した出力信号
OUT が得られる。さらに、入力電圧VIN がハイ・レベル
からロー・レベルに変化した後は、遅延時間τD2が経過
するまでの間、ＣＭＯＳインバータINV7の入出力特性が
図６（ｂ）の特性曲線（３）に従うことで、耐雑音特性
の向上を図り、遅延時間τD2の経過後は、ＣＭＯＳイン
バータINV7の入出力特性を特性曲線（１）に従わせて、
入力電圧VIN の変化による出力信号OUTの応答速度を高
速にする。
入力電圧VIN がロー・レベルからハイ・レベルに変化す
る時は、ＣＭＯＳインバータINV7の入出力特性が図６
（ｂ)の特性曲線（１）に従うため、従来の一般的なＣ
ＭＯＳインバータの長所である迅速な応答速度が確保さ
れる。そして、入力電圧VIN がハイ・レベルに変化した
後は、ＣＭＯＳインバータINV7の入出力特性が図６
（ｂ) の特性曲線（２）に従うため、安定した出力信号
OUT が得られる。さらに、入力電圧VIN がハイ・レベル
からロー・レベルに変化した後は、遅延時間τD2が経過
するまでの間、ＣＭＯＳインバータINV7の入出力特性が
図６（ｂ）の特性曲線（３）に従うことで、耐雑音特性
の向上を図り、遅延時間τD2の経過後は、ＣＭＯＳイン
バータINV7の入出力特性を特性曲線（１）に従わせて、
入力電圧VIN の変化による出力信号OUTの応答速度を高
速にする。
【００５７】
【発明の効果】以上説明したように本発明のヒステリシ
ス入力バッファは、ヒステリシス制御手段を設けて出力
信号のフィードバック経路を制御するようにしたこと
で、入力信号の特性に応じた良好な耐雑音特性と高速動
作を選択的に実現することができる。つまり、入力信号
の変化に応じて入力電圧の論理臨界電圧を変化させるこ
とにより耐雑音特性を向上させ、出力信号のフィードバ
ック経路を制御してヒステリシス特性を制御することに
より速い応答速度を実現できる。
ス入力バッファは、ヒステリシス制御手段を設けて出力
信号のフィードバック経路を制御するようにしたこと
で、入力信号の特性に応じた良好な耐雑音特性と高速動
作を選択的に実現することができる。つまり、入力信号
の変化に応じて入力電圧の論理臨界電圧を変化させるこ
とにより耐雑音特性を向上させ、出力信号のフィードバ
ック経路を制御してヒステリシス特性を制御することに
より速い応答速度を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るヒステリシス入
力バッファの構成を示す回路図。
力バッファの構成を示す回路図。
【図２】同上第１の実施形態のヒステリシス制御回路の
一例を示す図であって、（ａ）は回路図であり、（ｂ）
は入出力特性を示すタイミング図である。
一例を示す図であって、（ａ）は回路図であり、（ｂ）
は入出力特性を示すタイミング図である。
【図３】本発明の第２の実施形態に係るヒステリシス入
力バッファの構成を示す回路図。
力バッファの構成を示す回路図。
【図４】同上第２の実施形態のヒステリシス制御回路の
一例を示す図であって、（ａ）は回路図であり、（ｂ）
は入出力特性を示すタイミング図である。
一例を示す図であって、（ａ）は回路図であり、（ｂ）
は入出力特性を示すタイミング図である。
【図５】従来のＣＭＯＳインバータ型入力バッファの一
例を示す図であって、（ａ）は回路図であり、（ｂ）は
入出力特性を示す図である。
例を示す図であって、（ａ）は回路図であり、（ｂ）は
入出力特性を示す図である。
【図６】従来のヒステリシス入力バッファの一例を示す
図であって、（ａ）は回路図であり、（ｂ）は入出力特
性を示す図である。
図であって、（ａ）は回路図であり、（ｂ）は入出力特
性を示す図である。
Q1〜Q14 …ＭＯＳトランジスタ INV1〜INV8,D2 …インバータ 10,11 …ヒステリシス制御回路 D1…バッファ AND …アンド・ゲート OR…オア・ゲート VIL 〜VIL2…ロー・レベル入力電圧 VIH 〜VIH2…ハイ・レベル入力電圧
Claims (4)
- 【請求項１】外部からの入力信号を反転させて第１出力
信号を発生する第１ＣＭＯＳインバータと、該第１ＣＭ
ＯＳインバータからの第１出力信号を反転させて第２出
力信号を発生する第２ＣＭＯＳインバータと、を備え、
前記入力信号を半導体チップの内部動作に適するように
変換させた出力信号を発生し、かつ、前記入力信号に対
する前記出力信号の変化がヒステリシス特性を有するヒ
ステリシス入力バッファにおいて、 前記第２ＣＭＯＳインバータからの第２出力信号を入力
し、該第２出力信号がロー・レベルからハイ・レベルに
遷移する上昇区間では、前記第２出力信号を所定の時間
遅延させた制御信号を発生し、前記第２出力信号がハイ
・レベルからロー・レベルに遷移する下降区間では、前
記第２出力信号を遅延させていない制御信号を発生し、
該制御信号に基づいて前記第１ＣＭＯＳインバータの動
作を制御するヒステリシス制御手段を備えて構成された
ことを特徴とするヒステリシス入力バッファ。 - 【請求項２】前記第１ＣＭＯＳインバータは、ソース端
子が電源電圧端子に接続され、ゲート端子に前記入力信
号が入力される第１ＰＭＯＳトランジスタと、ソース端
子が接地端子に接続され、ゲート端子に前記入力信号が
入力され、ドレイン端子が前記第１ＰＭＯＳトランジス
タのドレイン端子に接続されて第１ノードを形成する第
１ＮＭＯＳトランジスタと、ソース端子が電源電圧端子
に接続され、ドレイン端子が前記第１ノードに接続され
る第２ＰＭＯＳトランジスタと、ソース端子が接地端子
に接続され、ドレイン端子が前記第１ノードに接続され
る第２ＮＭＯＳトランジスタと、を備え、前記入力信号
を反転させた第１出力信号を前記第１ノードから出力
し、 前記ヒステリシス制御手段は、前記第２ＣＭＯＳインバ
ータからの第２出力信号を入力し、前記所定の時間遅延
させて出力する遅延部と、該遅延部から出力される信号
及び前記第２出力信号の論理積を演算し、該演算結果を
前記制御信号として前記第２ＰＭＯＳトランジスタ及び
前記第２ＮＭＯＳトランジスタの各ゲート端子にフィー
ドバックする論理積演算部と、を備えたことを特徴とす
る請求項１記載のヒステリシス入力バッファ。 - 【請求項３】外部からの入力信号を反転させて第１出力
信号を発生する第１ＣＭＯＳインバータと、該第１ＣＭ
ＯＳインバータからの第１出力信号を反転させて第２出
力信号を発生する第２ＣＭＯＳインバータと、を備え、
前記入力信号を半導体チップの内部動作に適するように
変換させた出力信号を発生し、かつ、前記入力信号に対
する前記出力信号の変化がヒステリシス特性を有するヒ
ステリシス入力バッファにおいて、 前記第２ＣＭＯＳインバータからの第２出力信号が入力
され、該第２出力信号がハイ・レベルからロー・レベル
に遷移する下降区間では、所定の時間が経過するまでの
間ロー・レベルとなり、前記所定の時間が経過した後は
ハイ・レベルとなる制御信号を発生し、前記第２出力信
号がロー・レベルからハイ・レベルに遷移する上昇区間
では、ハイ・レベルの制御信号を発生し、該制御信号に
基づいて前記第１ＣＭＯＳインバータの動作を制御する
ヒステリシス制御手段を備えて構成されたことを特徴と
するヒステリシス入力バッファ。 - 【請求項４】前記第１ＣＭＯＳインバータは、ソース端
子が電源電圧端子に接続され、ゲート端子に前記入力信
号が入力される第１ＰＭＯＳトランジスタと、ソース端
子が接地端子に接続され、ゲート端子に前記入力信号が
入力され、ドレイン端子が前記第１ＰＭＯＳトランジス
タのドレイン端子に接続されて第１ノードを形成する第
１ＮＭＯＳトランジスタと、ソース端子が電源電圧端子
に接続され、ドレイン端子が前記第１ノードに接続され
る第２ＰＭＯＳトランジスタと、ソース端子が接地端子
に接続され、ドレイン端子が前記第１ノードに接続さ
れ、前記第２ＣＭＯＳインバータからの第２出力信号が
ゲート端子に入力される第２ＮＭＯＳトランジスタと、
を備え、前記入力信号を反転させた第１出力信号を前記
第１ノードから出力し、 前記ヒステリシス制御手段は、前記第２ＣＭＯＳインバ
ータからの第２出力信号を入力し、反転させた信号を前
記所定の時間遅延させて出力するインバータと、該イン
バータから出力される信号及び前記第２出力信号の論理
和を演算し、該演算結果を前記制御信号として前記第２
ＰＭＯＳトランジスタのゲート端子にフィードバックす
る論理和演算部と、を備えたことを特徴とする請求項３
記載のヒステリシス入力バッファ。
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