JPH11163713A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 低消費電力でレベル変換と負荷駆動能力の向
上を実現した出力回路を備えた半導体集積回路装置を提
供する。 【解決手段】 比較的低い電圧で動作する内部回路で形
成された低振幅信号を受けて比較的高い電圧に対応した
出力信号を形成する出力回路として、上記比較的高い電
圧と回路の接地電位間に設けられたＰチャンネル型出力
ＭＯＳＦＥＴ及びＮチャンネル型出力ＭＯＳＦＥＴと、
上記内部回路で形成された低振幅信号を受け、上記比較
的高い電圧で動作しＰチャンネル型ＭＯＳＦＥＴのコン
ダクタンスをＮチャンネル型ＭＯＳＦＥＴに比べて小さ
く形成してなる第１のＣＭＯＳ駆動回路により上記Ｐチ
ャンネル型出力ＭＯＳＦＥＴを駆動し、上記内部回路で
形成された低振幅の信号を受け、上記比較的低い電圧で
動作する第２のＣＭＯＳ駆動回路により上記Ｎチャンネ
ル型出力ＭＯＳＦＥＴを駆動する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、比較的高い電圧に対応して信号レベルが入
出力され、比較的低い電圧により内部回路が動作する特
定用途向のＣＭＯＳ半導体集積回路装置における出力部
のレベル変換技術に利用して有効な技術に関するもので
ある。

【０００２】

【従来の技術】ＣＭＯＳゲートアレイ等の特定用途向の
半導体集積回路装置では、単一の電源電圧で動作させる
のが一般的である。しかしながら、素子の微細化や低消
費電力化のために内部の論理部では、例えば２Ｖ程度の
低電圧で動作させ、入出力部は従来回路との整合性を確
保するために例えば３．３Ｖのような高い電圧で動作さ
せることが検討されている。

【０００３】

【発明が解決しようとする課題】上記のように内部回路
を低電圧で動作させ、出力回路では上記高電圧に対応し
た出力信号を形成するようにした場合、上記内部信号で
出力回路を駆動することが必要となり、上記低振幅の信
号で上記高電圧で動作する出力回路を駆動すると、ロウ
レベルの出力動作のときにＰチャンネル型ＭＯＳＦＥＴ
が完全にオフ状態に成りえないために出力回路に大きな
貫通電流を流してしまう。このため、上記低振幅信号を
レベル変換して上記出力回路を駆動することが必要にな
った。

【０００４】この発明の目的は、低消費電力でレベル変
換と負荷駆動能力の向上を実現した出力回路を備えた半
導体集積回路装置を提供することにある。この発明の前
記ならびにそのほかの目的と新規な特徴は、本明細書の
記述および添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、比較的低い電圧で動作する
内部回路で形成された低振幅信号を受けて比較的高い電
圧に対応した出力信号を形成する出力回路として、上記
比較的高い電圧と回路の接地電位間に設けられたＰチャ
ンネル型出力ＭＯＳＦＥＴ及びＮチャンネル型出力ＭＯ
ＳＦＥＴと、上記内部回路で形成された低振幅信号を受
け、上記比較的高い電圧で動作しＰチャンネル型ＭＯＳ
ＦＥＴのコンダクタンスをＮチャンネル型ＭＯＳＦＥＴ
に比べて小さく形成してなる第１のＣＭＯＳ駆動回路に
より上記Ｐチャンネル型出力ＭＯＳＦＥＴを駆動し、上
記内部回路で形成された低振幅の信号を受け、上記比較
的低い電圧で動作する第２のＣＭＯＳ駆動回路により上
記Ｎチャンネル型出力ＭＯＳＦＥＴを駆動する。

【０００６】

【発明の実施の形態】図１には、この発明に係る出力回
路の一実施例の回路図が示されている。同図の各回路素
子は、図示しない内部回路や入力回路等を構成する他の
回路素子とともに公知のＣＭＯＳ集積回路の製造技術に
よって、単結晶シリコンのような１個の半導体基板上に
形成される。同図において、Ｐチャンネル型ＭＯＳＦＥ
Ｔは、そのゲート部分に○印を付することより、Ｎチャ
ンネル型ＭＯＳＦＥＴと区別される。また、ＭＯＳＦＥ
Ｔは絶縁ゲート型電界効果トランジスタという意味であ
る。

【０００７】この実施例の半導体集積回路装置は、２つ
の電源電圧ＶＤＨとＶＤＬとを持つ。電源電圧ＶＤＨ
は、特に制限されないが、３．３Ｖのような比較的高い
電圧とされる。電源電圧ＶＤＬは、特に制限されない
が、１．８Ｖのような比較的低い電圧にされる。上記電
源電圧ＶＤＬは、図示しない内部回路を構成する論理ゲ
ート回路等の動作電圧とされる。それ故、この発明に係
る出力回路の入力に供給される入力信号Ｖinは、上記内
部回路で形成され、その信号振幅は０Ｖ−ＶＤＬのよう
な低い信号振幅とされる。

【０００８】この実施例の出力回路は、上記電源電圧Ｖ
ＤＬに対応した低信号振幅の信号を受けて、上記電源電
圧ＶＤＨに対応した比較的大きな信号振幅にレベル変換
を行うレベル変換機能と、比較的大きな容量負荷ＣＬを
高速駆動できるような出力信号Ｖout を形成する駆動機
能とを合わせ持つようにされる。上記負荷容量ＣＬは、
上記出力端子の寄生容量の他、上記信号Ｖout が伝えら
れる配線及び半導体集積回路装置の入力回路の入力容量
を合わせたものである。

【０００９】上記電源電圧ＶＤＨと回路の接地電位（０
Ｖ）との間には、上記比較的大きな容量性負荷ＣＬを高
速に充放電できるような比較的大きなサイズに形成され
たＰチャンネル型出力ＭＯＳＦＥＴ（ＰＭＯＳ３）とＮ
チャンネル型出力ＭＯＳＦＥＴ（ＮＭＯＳ３）とが設け
られる。上記Ｐチャンネル型出力ＭＯＳＦＥＴ（ＰＭＯ
Ｓ３）は、そのソースが上記３．３Ｖのような高い電源
電圧ＶＤＨに接続される。したがって、そのゲートに上
記１．８Ｖのような低い電源電圧ＶＤＬに対応したハイ
レベルを供給しても、ソースとゲート間に１．５Ｖのよ
うな大きな電圧が印加されるため、上記大きな駆動能力
を得るために大きなサイズにすると、上記ＶＤＬに対応
したハイレベルでオン状態にされるＮチャンネル型出力
ＭＯＳＦＥＴ（ＮＭＯＳ３）を通して大きな貫通電流が
流れるとともに、十分なロウレベルを得ることができな
くなってしまう。

【００１０】上記のような貫通電流を低減させ、かつ十
分なロウレベルを得るためには上記Ｐチャンネル型出力
ＭＯＳＦＥＴ（ＰＭＯＳ３）のサイズを小さく形成すれ
ばよい。しかし、このようにすると、入力信号がロウレ
ベルのときにＰチャンネル型出力ＭＯＳＦＥＴ（ＰＭＯ
Ｓ３）がオン状態になって、上記負荷容量ＣＬをチャー
ジアップするときの充電電流が小さくなり、負荷容量Ｃ
Ｌを電源電圧ＶＤＨにチャージアップするまでの時間が
長くなってしまう。つまり、動作速度が遅くなってしま
うという問題が生じる。

【００１１】この実施例では、上記Ｐチャンネル型出力
ＭＯＳＦＥＴ（ＰＭＯＳ３）を駆動する駆動回路とし
て、上記高い電源電圧ＶＤＨで動作させるＰチャンネル
型ＭＯＳＦＥＴ（ＰＭＯＳ１）とＮチャンネル型ＭＯＳ
ＦＥＴ（ＮＭＯＳ１）からなるＣＭＯＳインバータ回路
ＩＮＶ１を用いるようにするものである。この場合、こ
のインバータ回路ＩＮＶ１にてレベル変換し、上記Ｐチ
ャンネル型出力ＭＯＳＦＥＴ（ＰＭＯＳ３）のゲートに
は、上記電源電圧ＶＤＨと０Ｖのようなレベル変換され
た駆動信号を供給することによって、上記出力ＭＯＳＦ
ＥＴでの貫通電流を防止しつつ、上記大きな負荷容量Ｃ
Ｌを高速にチャージアップとディスチャージをさせるも
のである。

【００１２】上記駆動回路としてのＣＭＯＳインバータ
回路ＩＮＶ１は、上記のように高電源電圧ＶＤＨで動作
し、しかもその入力端子には、上記低電源電圧ＶＤＬで
形成された低振幅信号Ｖinが供給されるものである。し
たがって、このインバータ回路ＩＮＶ１において入力信
号ＶinがＶＤＬのようなハイレベルのとき、前記同様な
直流電流が発生してしまう。しかしながら、この駆動回
路ＩＮＶ１が駆動する負荷は、上記Ｐチャンネル型出力
ＭＯＳＦＥＴ（ＰＭＯＳ３）のみであり、そのゲート容
量等のように負荷容量ＣＬに比べてはるかに小さな容量
をチャージアップ及びディスチャージさせればよい。こ
のため、Ｐチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ１）と
Ｎチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ１）は、そもそ
もが比較的小さなサイズで形成される。

【００１３】入力信号Ｖinがハイレベル（ＶＤＬ）とき
には、Ｐチャンネル型出力ＭＯＳＦＥＴ（ＰＭＯＳ３）
を駆動できる程度のロウレベルであればよく、Ｎチャン
ネル型出力ＭＯＳＦＥＴ（ＮＭＯＳ３）をオフ状態にさ
せるよう、そのしきい値電圧以下にまで低くする必要は
ない。このため、上記入力信号Ｖinがハイレベル（ＶＤ
Ｌ）ときには、Ｐチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ
１）とＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ１）に流
れる直流電流が半導体集積回路装置の消費電流に対して
無視できる程度に小さく、かつ、上記Ｐチャンネル型出
力ＭＯＳＦＥＴ（ＰＭＯＳ３）をオン状態にし、上記負
荷容量ＣＬを高速に充電できる程度にすればよい。この
ため、Ｐチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ１）のサ
イズ（チャンネル幅）をＷｐ１をＮチャンネル型ＭＯＳ
ＦＥＴのサイズ（チャンネル幅）Ｗｎ１に対して小さく
形成される。

【００１４】上記駆動回路ＩＮＶ１において、必要なロ
ウレベルの出力信号を得るとともに、そのときの直流電
流を小さくするために、上記のようにＰチャンネル型Ｍ
ＯＳＦＥＴ（ＰＭＯＳ１）のサイズを小さくするととも
に、そのしきい値電圧を他の駆動回路ＩＮＶ２や出力回
路ＩＮＶ３のＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ
２）や（ＰＭＯＳ３）より大きく形成することが有効で
ある。上記しきい値電圧を大きく形成する方法として、
例えばＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ１）のチ
ャンネル部分にＮ型の不純物をイオン打ち込み技術を利
用して選択的に導入するもの、あるいはゲート絶縁膜を
２回積み重ねて形成してゲート絶縁膜の膜圧を厚く形成
してしきい値電圧を高くするようにするものであっても
よい。

【００１５】Ｎチャンネル型出力ＭＯＳＦＥＴ（ＮＭＯ
Ｓ３）は、上記低電源電圧ＶＤＬで動作するＰチャンネ
ル型ＭＯＳＦＥＴ（ＰＭＯＳ２）とＮチャンネル型ＭＯ
ＳＦＥＴ（ＮＭＯＳ２）からなるＣＭＯＳインバータ回
路ＩＮＶ２からなる駆動回路で駆動される。これによ
り、Ｎチャンネル型出力ＭＯＳＦＥＴ（ＮＭＯＳ３）
は、そのゲート電圧がＶＤＬのようなハイレベルのとき
にオン状態にされ、ゲート電圧が０Ｖのときにオフ状態
にされる。

【００１６】図２には、上記図１の出力回路の動作を説
明するための波形図が示されている。入力信号Ｖinが回
路の接地電位のような０Ｖのとき、上記高電源電圧ＶＤ
Ｈで動作するインバータ回路ＩＮＶ１は、上記入力信号
Ｖinのロウレベルに対応してＰチャンネル型ＭＯＳＦＥ
Ｔ（ＰＭＯＳ１）がオン状態に、Ｎチャンネル型ＭＯＳ
ＦＥＴ（ＮＭＯＳ１）がオフ状態にされるため、Ｐチャ
ンネル型出力ＭＯＳＦＥＴ（ＰＭＯＳ３）のゲート電圧
ｎ２Ａを上記高電源電圧ＶＤＨに対応したハイレベルに
する。他方、上記低電源電圧ＶＤＬで動作するインバー
タ回路ＩＮＶ２は、上記入力信号Ｖinのロウレベルに対
応してＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ２）がオ
ン状態に、Ｎチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ２）
がオフ状態にされるため、Ｎチャンネル型出力ＭＯＳＦ
ＥＴ（ＮＭＯＳ３）のゲート電圧ｎ２Ｂを上記低電源電
圧ＶＤＬに対応したハイレベルにする。

【００１７】この結果、上記Ｐチャンネル型出力ＭＯＳ
ＦＥＴ（ＰＭＯＳ３）はオフ状態にされ、Ｎチャンネル
型出力ＭＯＳＦＥＴ（ＭＮＯＳ３）はオン状態にされ
て、出力信号Ｖout を回路の接地電位のような０Ｖにす
る。この状態では、上記出力ＭＯＳＦＥＴ（ＰＭＯＳ
３）と（ＮＭＯＳ３）と、それを駆動するインバータ回
路ＩＮＶ１及びＩＮＶ２において電源電圧ＶＤＨと接地
電位０Ｖ及び電源電圧ＶＤＬと接地電位０Ｖの間での貫
通電流を生じない。

【００１８】入力信号Ｖinが回路の接地電位のような０
Ｖから低電源電圧ＶＤＬのようなハイレベルに変化する
と、上記高電源電圧ＶＤＨで動作するインバータ回路Ｉ
ＮＶ１では、上記入力信号Ｖinのハイレベルに対応して
前記のように小さなサイズにされること、及びそれに加
えてしきい値電圧が高くされることからＰチャンネル型
ＭＯＳＦＥＴ（ＰＭＯＳ１）とＮチャンネル型ＭＯＳＦ
ＥＴ（ＮＭＯＳ１）とのコンダクタンス比に対応してＰ
チャンネル型出力ＭＯＳＦＥＴ（ＰＭＯＳ３）のゲート
電圧ｎ２Ａを接地電位０Ｖに近いロウレベルににする。
他方、上記低電源電圧ＶＤＬで動作するインバータ回路
ＩＮＶ２は、上記入力信号Ｖinのハイレベルに対応して
Ｐチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ２）がオフ状態
に、Ｎチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ２）がオン
状態にされるため、Ｎチャンネル型出力ＭＯＳＦＥＴ
（ＮＭＯＳ３）のゲート電圧ｎ２Ｂを回路の接地電位０
Ｖのようなロウレベルににする。

【００１９】この結果、上記Ｐチャンネル型出力ＭＯＳ
ＦＥＴ（ＰＭＯＳ３）はオン状態にされ、Ｎチャンネル
型出力ＭＯＳＦＥＴ（ＭＮＯＳ３）はオフ状態にされ
て、出力信号Ｖout を高電源電圧ＶＤＨのようなハイレ
ベルにする。この状態では、上記出力ＭＯＳＦＥＴ（Ｐ
ＭＯＳ３）と（ＮＭＯＳ３）と、それを駆動する一方の
インバータ回路ＩＮＶ２において電源電圧ＶＤＨと接地
電位０Ｖ及び電源電圧ＶＤＬと接地電位０Ｖの間での貫
通電流を生じない。上記他方のインバータ回路ＩＮＶ１
では、上記Ｐチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ１）
もオン状態にされているためＭＯＳＦＥＴ（ＰＭＯＳ
１）と（ＮＭＯＳ１）との間で直流電流が流れる。しか
し、上記のようにＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯ
Ｓ１）のサイズ（Ｗｐ１）が小さく形成されているの
で、そこに流れる電流は小さくなるように設計されてお
り、上記Ｐチャンネル型出力ＭＯＳＦＥＴ（ＰＭＯＳ
３）を駆動できるのに十分なロウレベルの出力信号を形
成することができる。

【００２０】図３には、この発明に係る出力回路の他の
一実施例の回路図が示されている。この実施例では、出
力ハイインピーダンス状態を含む３状態出力機能を持た
せるようにするものである。つまり、出力回路の出力端
子が接続される外部端子を入出力端子Ｉ／Ｏとして用い
るようにするものである。

【００２１】上記のような出力ハイインピーダンス状態
を形成するために、上記駆動回路は単なるインバータ回
路ＩＮＶ１，ＩＮＶ２に代えて論理ゲート回路Ｇ１とＧ
２を用いるようにする。特に制限されないが、Ｐチャン
ネル型出力ＭＯＳＦＥＴ（ＰＭＯＳ３）を駆動するゲー
ト回路Ｇ１は、ハイレベルを論理１とした場合の正論理
を採るときにナンド（ＮＡＮＤ）ゲート回路とされる。
つまり、Ｐチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ１とＰ
ＭＯＳ１’）を並列接続し、Ｎチャンネル型ＭＯＳＦＥ
Ｔ（ＮＭＯＳ１とＮＭＯＳ１’）を直列接続し、ＭＯＳ
ＦＥＴ（ＰＮＭＯＳ１）と（ＮＭＯＳ１）のゲートには
前記同様に入力信号Ｖinを供給する。他方のＭＯＳＦＥ
Ｔ（ＰＭＯＳ１’）と（ＮＭＯＳ１’）のゲートには非
反転の出力制御信号ＤＯＣを供給する。

【００２２】上記Ｎチャンネル型出力ＭＯＳＦＥＴ（Ｎ
ＭＯＳ３）を駆動するゲート回路Ｇ２は、上記同様な正
論理を採るときにノア（ＮＯＲ）ゲート回路とされる。
つまり、Ｐチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ２とＰ
ＭＯＳ２’）を直列接続し、Ｎチャンネル型ＭＯＳＦＥ
Ｔ（ＮＭＯＳ２とＮＭＯＳ２’）を並列接続し、ＭＯＳ
ＦＥＴ（ＰＮＭＯＳ２）と（ＮＭＯＳ２）のゲートには
前記同様に入力信号Ｖinを供給する。他方のＭＯＳＦＥ
Ｔ（ＰＭＯＳ２’）と（ＮＭＯＳ２’）のゲートには反
転の出力制御信号／ＤＯＣを供給する。

【００２３】上記Ｐチャンネル型出力ＭＯＳＦＥＴ（Ｐ
ＭＯＳ３）を駆動するゲート回路Ｇ１は、前記同様に高
電源電圧ＶＤＨで動作させ、上記Ｎチャンネル型出力Ｍ
ＯＳＦＥＴ（ＮＭＯＳ３）を駆動するゲート回路Ｇ２
は、前記同様に低電源電圧ＶＤＬで動作させる。上記出
力ＭＯＳＦＥＴ（ＰＭＯＳ３）と（ＮＭＯＳ３）の共通
接続されたドレインから得られる出力信号Ｖout は、外
部端子Ｉ／Ｏを通して出力される。この外部端子Ｉ／Ｏ
は、上記出力回路が出力ハイインピーダンス状態にされ
たときに入力される入力信号を取り込む入力バッファＤ
ＩＢの入力端子に接続される。特に制限されないが、こ
の入力バッファＤＩＢは、低電源電圧ＶＤＬで動作させ
られることによって、上記高電圧ＶＤＨに対応した信号
振幅を低電源電圧ＶＤＬに対応した低振幅信号にレベル
変換する機能も併せ持つようにされる。

【００２４】上記出力回路は、上記非反転の出力制御信
号ＤＯＣがロウレベルの非活性レベルにされると、上記
ゲート回路Ｇ１のＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯ
Ｓ１’）がオフ状態に、Ｐチャンネル型ＭＯＳＦＥＴ
（ＰＭＯＳ１’）がオン状態になりＰチャンネル型出力
ＭＯＳＦＥＴ（ＰＭＯＳ３）のゲート電圧ｎ２Ａを高電
源電圧ＶＤＨに対応したハイレベルにする。この結果、
Ｐチャンネル型出力ＭＯＳＦＥＴ（ＰＭＯＳ３）はオフ
状態にされる。上記反転の出力制御信号／ＤＯＣがハイ
レベルの非活性レベルにされると、上記ゲート回路Ｇ２
のＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ２’）がオン
状態に、Ｐチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ２’）
がオフ状態になりＮチャンネル型出力ＭＯＳＦＥＴ（Ｎ
ＭＯＳ３）のゲート電圧ｎ２Ｂを回路の接地電位０Ｖの
ようなロウレベルにする。この結果、Ｎチャンネル型出
力ＭＯＳＦＥＴ（ＮＭＯＳ３）はオフ状態にされる。つ
まり、出力ＭＯＳＦＥＴ（ＰＭＯＳ３）と（ＮＭＯＳ
３）とが共にオフ状態にされて出力ハイインピーダンス
状態となる。このような出力ハイインピーダンス状態で
は、上記外部端子Ｉ／Ｏからの入力信号の供給が可能に
される。

【００２５】なお、上記非反転の出力制御信号ＤＯＣが
ハイレベルの活性レベルにされると、上記ゲート回路Ｇ
１のＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ１’）がオ
ン状態となり、Ｐチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ
１’）がオフ状態になるため、ゲート回路Ｇ１は入力信
号Ｖinを受けるＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ
１）とＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ１）のオ
ン／オフ状態に対応した出力信号を形成する。

【００２６】つまり、前記インバータ回路ＩＮＶ１と同
様な動作を行う。上記反転の出力制御信号／ＤＯＣがロ
ウレベルの活性レベルにされると、上記ゲート回路Ｇ２
のＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ２’）がオフ
状態に、Ｐチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ２’）
がオン状態になるため、ゲート回路Ｇ２は入力信号Ｖin
を受けるＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ２）と
Ｐチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ２）のオン／オ
フ状態に対応した出力信号を形成する。つまり、前記イ
ンバータ回路ＩＮＶ２と同様な動作を行う。

【００２７】図４には、この発明に係る半導体集積回路
装置の一実施例のブロック図が示されている。同図の各
回路ブロックは、実際の半導体基板上における幾何学的
な配置にあわせて描かれている。同図の各回路ブロック
は、公知の半導体集積回路の製造技術により、単結晶シ
リコンのような半導体基板上において形成される。

【００２８】同図において、９は半導体チップであり、
１０は内部回路であり、１１は内部降圧電源回路（ＶＤ
ＬＧ）であり、１２及び１３からなるオンチップＲＡＭ
と、それ以外の論理回路部とにより構成される。上記内
部降圧電源回路１１は、外部端子から供給された高電源
電圧ＶＤＨを内部で降圧して、前記のような内部の低電
源電圧ＶＤＬを発生させる。また、上記オンチップＲＡ
Ｍ１２〜１３は、ＲＡＭマクロにより構成される。上記
内部回路１０が形成される領域のうちＲＡＭブロック以
外は敷き詰めゲート領域となっており、その結線の設計
によりそれぞれの機能が実現される。この領域の拡大パ
ターン１６のようにＭＯＳＦＥＴが敷き詰められてい
る。上記半導体チップ９の周辺部にはボンディングパッ
ド１５が設けられ、かかるボンディングパッド１５と内
部回路１０との間には入出力回路部１４が設けられる。
論理回路部は、それぞれの用途に応じた機能を実現する
ための回路が形成される。

【００２９】上記内部回路は、上記オンチップＲＡＭ１
２〜１３を含めて内部降圧電源ＶＤＬで動作させられ
る。上記入出力回路部１４には、前記図１のような出力
回路、図３のような入出力回路の他、入力専用回路が配
置される。上記オンチップＲＡＭ１２〜１３を含めた内
部回路に供給する電流を上記１箇所の内部降圧電源回路
１１で形成することが困難なら、回路を複数のブロック
に分けて、それぞれに内部降圧電源回路１１を設けるよ
うにすればよい。あるいは、電源端子として上記高電源
電圧ＶＤＨと、上記低電源電圧ＶＤＬとの両方を設けて
両電圧を外部の電源装置から供給するようにするもので
あってもよい。

【００３０】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 比較的低い電圧で動作する内部回路で形成され
た低振幅信号を受けて比較的高い電圧に対応した出力信
号を形成する出力回路として、上記比較的高い電圧と回
路の接地電位間に設けられたＰチャンネル型出力ＭＯＳ
ＦＥＴ及びＮチャンネル型出力ＭＯＳＦＥＴと、上記内
部回路で形成された低振幅信号を受け、上記比較的高い
電圧で動作しＰチャンネル型ＭＯＳＦＥＴのコンダクタ
ンスをＮチャンネル型ＭＯＳＦＥＴに比べて小さく形成
してなる第１のＣＭＯＳ駆動回路により上記Ｐチャンネ
ル型出力ＭＯＳＦＥＴを駆動し、上記内部回路で形成さ
れた低振幅の信号を受け、上記比較的低い電圧で動作す
る第２のＣＭＯＳ駆動回路により上記Ｎチャンネル型出
力ＭＯＳＦＥＴを駆動することにより、直流電流を低減
させることによる低消費電力を図りつつ、レベル変換と
負荷駆動能力の向上を実現した出力回路を得ることがで
きるという効果が得られる。

【００３１】（２） 上記第１のＣＭＯＳ駆動回路を構
成するＰチャンネル型ＭＯＳＦＥＴは、そのチャンネル
領域にＮ型不純物を選択的に導入して他のＰチャンネル
型ＭＯＳＦＥＴに比べて高いしきい値電圧を持つように
することよって、ロウレベル出力時の貫通電流を効果的
に低減させることができるという効果が得られる。

【００３２】（３） 上記第１のＣＭＯＳ駆動回路を構
成するＰチャンネル型ＭＯＳＦＥＴは、そのゲート絶縁
膜が厚く形成されて他のＰチャンネル型ＭＯＳＦＥＴに
比べて高いしきい値電圧を持つようにされることによっ
て、ロウレベル出力時の貫通電流を効果的に低減させる
ことができるという効果が得られる。

【００３３】（４） 上記第１と第２のＣＭＯＳ駆動回
路をＣＭＯＳインバータ回路で構成することにより、簡
単な構成で低消費電力でレベル変換機能を持たせつつ負
荷駆動能力の向上を実現した出力回路を得ることができ
るという効果が得られる。

【００３４】（５） 上記第１と第２のＣＭＯＳ駆動回
路を２入力のＣＭＯＳゲート回路で構成し、一方の入力
に上記内部回路で形成された出力信号を供給して他方の
入力には出力制御信号を供給し、かかる出力制御信号が
一方のレベルにあるときには上記一方の入力信号を反転
させて伝え、他方のレベルにあるといには上記Ｐチャン
ネル型出力ＭＯＳＦＥＴとＮチャンネル型出力ＭＯＳＦ
ＥＴとを共にオフ状態の出力ハイインピーダンス状態に
する機能を持たせつつ、レベル変換機能と負荷駆動能力
の向上を実現した出力回路を得ることができるという効
果が得られる。

【００３５】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、半導
体集積回路装置は、前記のようなゲートアレイの他、内
部回路が低電源電圧で動作し、その出力信号を高電源電
圧に対応した出力信号を形成する出力回路を備えたＲＡ
ＭやＲＯＭ等の半導体記憶装置を含む各種半導体集積回
路装置に広く利用することができる。

【００３６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、比較的低い電圧で動作する
内部回路で形成された低振幅信号を受けて比較的高い電
圧に対応した出力信号を形成する出力回路として、上記
比較的高い電圧と回路の接地電位間に設けられたＰチャ
ンネル型出力ＭＯＳＦＥＴ及びＮチャンネル型出力ＭＯ
ＳＦＥＴと、上記内部回路で形成された低振幅信号を受
け、上記比較的高い電圧で動作しＰチャンネル型ＭＯＳ
ＦＥＴのコダンクタンスをＮチャンネル型ＭＯＳＦＥＴ
に比べて小さく形成してなる第１のＣＭＯＳ駆動回路に
より上記Ｐチャンネル型出力ＭＯＳＦＥＴを駆動し、上
記内部回路で形成された低振幅の信号を受け、上記比較
的低い電圧で動作する第２のＣＭＯＳ駆動回路により上
記Ｎチャンネル型出力ＭＯＳＦＥＴを駆動することによ
り、直流電流を低減させることによる低消費電力を図り
つつ、レベル変換と負荷駆動能力の向上を実現した出力
回路を得ることができる。

【図面の簡単な説明】

【図１】この発明に係る出力回路の一実施例を示す回路
図である。

【図２】図１の出力回路の動作を説明するための波形図
である。

【図３】この発明に係る出力回路の他の一実施例を示す
回路図である。

【図４】この発明に係る半導体集積回路装置の一実施例
を示すブロック図である。

【符号の説明】

ＰＭＯＳ１〜ＰＭＯＳ３…Ｐチャンネル型ＭＯＳＦＥ
Ｔ、ＮＭＯＳ１〜ＮＭＯＳ３…Ｎチャンネル型ＭＯＳＦ
ＥＴ、ＣＬ…負荷容量、ＩＮＶ１〜ＩＮＶ３…ＣＭＯＳ
インバータ回路、Ｇ１，Ｇ２…ゲート回路、９…半導体
チップ、１０…内部回路、１１…クロック発生回路、１
２〜１３…ＲＡＭマクロセル（オンチップＲＡＭ）、１
４…入出力回路、１５…ボンディングパッド、１６…内
部回路（拡大パターン）。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 比較的高い電圧で動作する内部回路と、 上記内部回路で形成された信号を受け、比較的高い電圧
   に対応した出力信号を形成する出力回路とを備えて半導
   体集積回路装置であって、 上記出力回路は、上記比較的高い電圧と回路の接地電位
   間に設けられたＰチャンネル型出力ＭＯＳＦＥＴ及びＮ
   チャンネル型出力ＭＯＳＦＥＴからなり、 上記Ｐチャンネル型ＭＯＳＦＥＴのゲートには、上記比
   較的高い電圧で動作しＰチャンネル型ＭＯＳＦＥＴのコ
   ダンクタンスをＮチャンネル型ＭＯＳＦＥＴに比べて小
   さく形成してなる第１のＣＭＯＳ駆動回路を通して上記
   内部回路の出力信号が伝えられ、 上記Ｎチャンネル型ＭＯＳＦＥＴのゲートには、上記比
   較的低い電圧で動作する第２のＣＭＯＳ駆動回路を通し
   て上記内部回路の出力信号が伝えられるようにしてなる
   ことを特徴とする半導体集積回路装置。
2. 【請求項２】 上記第１のＣＭＯＳ駆動回路を構成する
   Ｐチャンネル型ＭＯＳＦＥＴは、そのチャンネル領域に
   Ｎ型不純物が選択的に導入されることよって他のＰチャ
   ンネル型ＭＯＳＦＥＴに比べて高いしきい値電圧を持つ
   ようにされることを特徴とする請求項１の半導体集積回
   路装置。
3. 【請求項３】 上記第１のＣＭＯＳ駆動回路を構成する
   Ｐチャンネル型ＭＯＳＦＥＴは、そのゲート絶縁膜が他
   のＰチャンネル型ＭＯＳＦＥＴのゲート絶縁膜に比べて
   厚く形成されることによって高いしきい値電圧を持つよ
   うにされることを特徴とする請求項１の半導体集積回路
   装置。
4. 【請求項４】 上記第１と第２のＣＭＯＳ駆動回路は、
   ＣＭＯＳインバータ回路であることを特徴とする請求項
   １、請求項２又は請求項３の半導体集積回路装置。
5. 【請求項５】 上記第１と第２のＣＭＯＳ駆動回路は、
   ２入力のＣＭＯＳゲート回路からなり、一方の入力に上
   記内部回路で形成された出力信号が供給され、他方の入
   力には出力制御信号が供給されて、かかる出力制御信号
   が一方のレベルにあるときには上記一方の入力信号を反
   転させて伝えて入力信号に対応した出力信号を形成し、
   他方のレベルにあるといには上記Ｐチャンネル型出力Ｍ
   ＯＳＦＥＴとＮチャンネル型出力ＭＯＳＦＥＴとを共に
   オフ状態の出力ハイインピーダンス状態とさせることを
   特徴とする請求項１、請求項２又は請求項３の半導体集
   積回路装置。