JPH07249740A - 昇圧回路およびこれを利用した電圧駆動型半導体素子の駆動回路 - Google Patents
昇圧回路およびこれを利用した電圧駆動型半導体素子の駆動回路Info
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- JPH07249740A JPH07249740A JP6038417A JP3841794A JPH07249740A JP H07249740 A JPH07249740 A JP H07249740A JP 6038417 A JP6038417 A JP 6038417A JP 3841794 A JP3841794 A JP 3841794A JP H07249740 A JPH07249740 A JP H07249740A
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Abstract
(57)【要約】
【目的】 電源電圧以上でパワーデバイスを駆動する駆
動回路の面積を小とする。 【構成】 電源ＶDDにソース・バックゲートを接続した
ＰチャネルＭＯＳＦＥＴ（Ｍ１）と、グランドにソース
・バックゲートを接続したＮチャネルＭＯＳＦＥＴ（Ｍ
２）からなる第１のＣＭＯＳ２５のゲートを入力側（Ｉ
Ｎ）に接続する。Ｍ１のドレインと、Ｍ２のドレイン
と、コンデンサＣ１の一端と、ＮチャネルＭＯＳＦＥ
Ｔ（Ｍ４）のソース・バックゲートを互いに接続し、ダ
イオード（Ｄ１）のアノードをＶDDに接続し、Ｄ１のカ
ソードとＣ１の他端を、ＰチャネルＭＯＳＦＥＴ（Ｍ
３）のソース・バックゲートに接続し、Ｍ３のゲートと
Ｍ４のゲートをＶDDに接続し、Ｍ３のドレインとＭ４の
ドレインを接続し出力端子（ＯＵＴ）とする。 【効果】 二個のＣＭＯＳで電圧を分担でき、低耐圧に
して素子面積を減らせる。
動回路の面積を小とする。 【構成】 電源ＶDDにソース・バックゲートを接続した
ＰチャネルＭＯＳＦＥＴ（Ｍ１）と、グランドにソース
・バックゲートを接続したＮチャネルＭＯＳＦＥＴ（Ｍ
２）からなる第１のＣＭＯＳ２５のゲートを入力側（Ｉ
Ｎ）に接続する。Ｍ１のドレインと、Ｍ２のドレイン
と、コンデンサＣ１の一端と、ＮチャネルＭＯＳＦＥ
Ｔ（Ｍ４）のソース・バックゲートを互いに接続し、ダ
イオード（Ｄ１）のアノードをＶDDに接続し、Ｄ１のカ
ソードとＣ１の他端を、ＰチャネルＭＯＳＦＥＴ（Ｍ
３）のソース・バックゲートに接続し、Ｍ３のゲートと
Ｍ４のゲートをＶDDに接続し、Ｍ３のドレインとＭ４の
ドレインを接続し出力端子（ＯＵＴ）とする。 【効果】 二個のＣＭＯＳで電圧を分担でき、低耐圧に
して素子面積を減らせる。
Description
【０００１】
【産業上の利用分野】本発明は、電源電圧を増圧して出
力する昇圧回路、およびかかる昇圧回路を利用しＩＧＢ
Ｔ等の電圧駆動型半導体素子（パワーデバイス）を駆動
する駆動回路に関する。
力する昇圧回路、およびかかる昇圧回路を利用しＩＧＢ
Ｔ等の電圧駆動型半導体素子（パワーデバイス）を駆動
する駆動回路に関する。
【０００２】
［第１の従来例］図５は第１の従来例の電圧駆動型半導
体素子（パワーデバイス）の駆動回路を示すものであ
る。図５において、１はＩＣ、２は電圧駆動型パワーデ
バイス（ＩＧＢＴ）、３はマイクロコンピュータチップ
等の制御装置、４はＣＭＯＳのインバータ、Ｍ０１はＣ
ＭＯＳのインバータ４を構成するためのＰチャネルＭＯ
ＳＦＥＴ、Ｍ０２は同じくＮチャネルＭＯＳＦＥＴ、５
は制御装置３からの信号を直接入力するためのＣＭＯＳ
制御回路、６はＭ０１およびＭ０２へ信号を伝達するた
めのレベルシフト制御回路、ＶDD１はＣＭ０Ｓレベルシ
フト制御回路６の電源、ＶDD２はＣＭＯＳ制御回路５の
電源である。ここで、ＣＭＯＳ制御回路への供給電圧は
小さいもので十分であるが、インバータ４を介して電圧
駆動型パワーデバイスへ供給する電圧は比較的大きいも
のが必要となる。したがって、通常、ＶDD１はＶDD２よ
り大に設定される。第１の従来例の駆動回路は、入力信
号ＩＮに基づいて反転した信号ＯＵＴを出力するもの
で、出力（ＯＵＴ）が“Ｈ”のときの電圧は、電源電圧
ＶDD１とほぼ同じ電圧となり、パワーデバイスをオン状
態に駆動する。出力（ＯＵＴ）が“Ｌ”のときの電圧
は、０Ｖとなり、パワーデバイスをオフ状態に駆動す
る。
体素子（パワーデバイス）の駆動回路を示すものであ
る。図５において、１はＩＣ、２は電圧駆動型パワーデ
バイス（ＩＧＢＴ）、３はマイクロコンピュータチップ
等の制御装置、４はＣＭＯＳのインバータ、Ｍ０１はＣ
ＭＯＳのインバータ４を構成するためのＰチャネルＭＯ
ＳＦＥＴ、Ｍ０２は同じくＮチャネルＭＯＳＦＥＴ、５
は制御装置３からの信号を直接入力するためのＣＭＯＳ
制御回路、６はＭ０１およびＭ０２へ信号を伝達するた
めのレベルシフト制御回路、ＶDD１はＣＭ０Ｓレベルシ
フト制御回路６の電源、ＶDD２はＣＭＯＳ制御回路５の
電源である。ここで、ＣＭＯＳ制御回路への供給電圧は
小さいもので十分であるが、インバータ４を介して電圧
駆動型パワーデバイスへ供給する電圧は比較的大きいも
のが必要となる。したがって、通常、ＶDD１はＶDD２よ
り大に設定される。第１の従来例の駆動回路は、入力信
号ＩＮに基づいて反転した信号ＯＵＴを出力するもの
で、出力（ＯＵＴ）が“Ｈ”のときの電圧は、電源電圧
ＶDD１とほぼ同じ電圧となり、パワーデバイスをオン状
態に駆動する。出力（ＯＵＴ）が“Ｌ”のときの電圧
は、０Ｖとなり、パワーデバイスをオフ状態に駆動す
る。
【０００３】［第２の従来例］図６は第２の従来例の電
圧駆動型パワーデバイスの駆動回路を示すものである。
図６において、１２は電圧駆動型パワーデバイス（ＩＧ
ＢＴ）、１３はマイクロコンピュータチップ等の制御装
置、１４はスイッチング回路、Ｍ１１はスイッチング回
路１４を構成するためのＮチャネルＭＯＳＦＥＴ、Ｍ１
２は同じくＮチャネルＭＯＳＦＥＴ、１５は制御装置１
３からの信号を直接入力するためのＣＭＯＳ制御回路、
１６はＭ１１およびＭ１２へ信号を伝達するためのレベ
ルシフト制御回路、１７はＭ１１に対しての入力を反転
させるインバータ（ＩＮＶ１）、ＶDD１はＣＭ０Ｓレベ
ルシフト制御回路１６の電源、ＶDD２はＣＭＯＳ制御回
路１５の電源である。そして、ＶDD１は、第１の従来例
と同様、ＶDD２より大に設定される。第２の従来例で
は、Ｍ１１、Ｍ１２は、ＮチャネルＭＯＳＦＥＴがトー
テムポール接続されており、入力信号ＩＮは、直接Ｍ１
２のゲートに接続し、Ｍ１１のゲートには、インバータ
１７により、信号を反転させ接続するよう構成してお
り、入力信号ＩＮにより反転した信号ＯＵＴを出力す
る。出力（ＯＵＴ）が“Ｈ”のときの電圧は、駆動回路
の電源電圧ＶDD１−Ｖth（ＮチャネルＭＯＳＦＥＴのし
きい値電圧）の電圧となり、パワーデバイスをオン状態
に駆動する。出力（ＯＵＴ）が“Ｌ”のときの電圧は、
０Ｖとなり、パワーデバイスをオフ状態に駆動する。
圧駆動型パワーデバイスの駆動回路を示すものである。
図６において、１２は電圧駆動型パワーデバイス（ＩＧ
ＢＴ）、１３はマイクロコンピュータチップ等の制御装
置、１４はスイッチング回路、Ｍ１１はスイッチング回
路１４を構成するためのＮチャネルＭＯＳＦＥＴ、Ｍ１
２は同じくＮチャネルＭＯＳＦＥＴ、１５は制御装置１
３からの信号を直接入力するためのＣＭＯＳ制御回路、
１６はＭ１１およびＭ１２へ信号を伝達するためのレベ
ルシフト制御回路、１７はＭ１１に対しての入力を反転
させるインバータ（ＩＮＶ１）、ＶDD１はＣＭ０Ｓレベ
ルシフト制御回路１６の電源、ＶDD２はＣＭＯＳ制御回
路１５の電源である。そして、ＶDD１は、第１の従来例
と同様、ＶDD２より大に設定される。第２の従来例で
は、Ｍ１１、Ｍ１２は、ＮチャネルＭＯＳＦＥＴがトー
テムポール接続されており、入力信号ＩＮは、直接Ｍ１
２のゲートに接続し、Ｍ１１のゲートには、インバータ
１７により、信号を反転させ接続するよう構成してお
り、入力信号ＩＮにより反転した信号ＯＵＴを出力す
る。出力（ＯＵＴ）が“Ｈ”のときの電圧は、駆動回路
の電源電圧ＶDD１−Ｖth（ＮチャネルＭＯＳＦＥＴのし
きい値電圧）の電圧となり、パワーデバイスをオン状態
に駆動する。出力（ＯＵＴ）が“Ｌ”のときの電圧は、
０Ｖとなり、パワーデバイスをオフ状態に駆動する。
【０００４】
【発明が解決しようとする課題】上記各従来例の電圧駆
動型パワーデバイスの駆動回路では、Ｍ０１、Ｍ０２、
Ｍ１１、Ｍ１２を電圧駆動型パワーデバイス２，１２用
の電源ＶDD１に接続しているため、Ｍ０１、Ｍ０２、Ｍ
１１、Ｍ１２に信号を伝達するためのレベルシフト制御
回路６，１６をも同様に電源ＶDD１に接続し、電圧レベ
ルを均一にする必要がある。また、制御装置３，１３の
信号を直接入力するためのＣＭＯＳ制御回路５，１５は
制御装置３，１３と同じ電源ＶDD２を使用する必要があ
る。このように、ＣＭＯＳ制御回路５，１５およびレベ
ルシフト制御回路６，１６の異なる回路に異なる信号を
電圧するため、異なる一対の電源ＶDD１，ＶDD２を使用
する必要がある。
動型パワーデバイスの駆動回路では、Ｍ０１、Ｍ０２、
Ｍ１１、Ｍ１２を電圧駆動型パワーデバイス２，１２用
の電源ＶDD１に接続しているため、Ｍ０１、Ｍ０２、Ｍ
１１、Ｍ１２に信号を伝達するためのレベルシフト制御
回路６，１６をも同様に電源ＶDD１に接続し、電圧レベ
ルを均一にする必要がある。また、制御装置３，１３の
信号を直接入力するためのＣＭＯＳ制御回路５，１５は
制御装置３，１３と同じ電源ＶDD２を使用する必要があ
る。このように、ＣＭＯＳ制御回路５，１５およびレベ
ルシフト制御回路６，１６の異なる回路に異なる信号を
電圧するため、異なる一対の電源ＶDD１，ＶDD２を使用
する必要がある。
【０００５】また、上記各従来例では、電源ＶDD１を電
圧駆動型パワーデバイス１２のしきい値電圧Ｖthより十
分大きな電圧としなければならない。具体的には、電圧
駆動型パワーデバイス１２のしきい値電圧Ｖthが５Ｖ程
度の場合、オンオフ動作を確実に行うためには電源ＶDD
１として１０Ｖ程度必要である。そうすると、Ｍ０１、
Ｍ０２、Ｍ１１、Ｍ１２の耐圧は１０〜１５Ｖ程度必要
となる。ここで、１５Ｖ程度の耐圧を有するＭ０１、Ｍ
０２、Ｍ１１、Ｍ１２のＭＯＳＦＥＴは、３．０〜５．
０μｍの設計ルールが必要となる。したがって、チップ
集積度を高めようとする場合の限界となっていた。
圧駆動型パワーデバイス１２のしきい値電圧Ｖthより十
分大きな電圧としなければならない。具体的には、電圧
駆動型パワーデバイス１２のしきい値電圧Ｖthが５Ｖ程
度の場合、オンオフ動作を確実に行うためには電源ＶDD
１として１０Ｖ程度必要である。そうすると、Ｍ０１、
Ｍ０２、Ｍ１１、Ｍ１２の耐圧は１０〜１５Ｖ程度必要
となる。ここで、１５Ｖ程度の耐圧を有するＭ０１、Ｍ
０２、Ｍ１１、Ｍ１２のＭＯＳＦＥＴは、３．０〜５．
０μｍの設計ルールが必要となる。したがって、チップ
集積度を高めようとする場合の限界となっていた。
【０００６】なお、同一のＩＣ内での標準化のため、Ｍ
０１、Ｍ０２、Ｍ１１、Ｍ１２と制御回路５，１５のト
ランジスタとに同一の特性を有すれば製造コストを軽減
できるが、一般に制御回路５，１５内のトランジスタの
耐圧は約５Ｖであり、１０〜１５Ｖ程度の耐圧を要する
Ｍ０１、Ｍ０２、Ｍ１１、Ｍ１２と同様の工程で作成す
るのは困難であり、上述のように設計ルールを変える必
要があり面積が大きくなる他、製造時においてＭ０１、
Ｍ０２、Ｍ１１、Ｍ１２に高耐圧を有せしめる高耐圧プ
ロセス工程を要し、製造工程数の短縮の限界となってい
た。
０１、Ｍ０２、Ｍ１１、Ｍ１２と制御回路５，１５のト
ランジスタとに同一の特性を有すれば製造コストを軽減
できるが、一般に制御回路５，１５内のトランジスタの
耐圧は約５Ｖであり、１０〜１５Ｖ程度の耐圧を要する
Ｍ０１、Ｍ０２、Ｍ１１、Ｍ１２と同様の工程で作成す
るのは困難であり、上述のように設計ルールを変える必
要があり面積が大きくなる他、製造時においてＭ０１、
Ｍ０２、Ｍ１１、Ｍ１２に高耐圧を有せしめる高耐圧プ
ロセス工程を要し、製造工程数の短縮の限界となってい
た。
【０００７】本発明は、上記課題に鑑み、高耐圧プロセ
ス工程を省略して低コストのＣＭＯＳプロセスで構成で
き、かつ集積度の高い昇圧回路およびこれを利用した電
圧駆動型半導体素子の駆動回路を提供することを目的と
する。
ス工程を省略して低コストのＣＭＯＳプロセスで構成で
き、かつ集積度の高い昇圧回路およびこれを利用した電
圧駆動型半導体素子の駆動回路を提供することを目的と
する。
【０００８】
【課題を解決するための手段】本発明請求項１に係る課
題解決手段は、出力波形が入力側からの信号の波形に対
して同相となり、かつ電源電圧を増圧して出力するもの
であって、一端で受ける入力信号に基づいて他端を昇圧
するコンデンサと、該コンデンサに並列に接続されるＣ
ＭＯＳと、昇圧時に前記コンデンサの他端と電源との間
で逆流を防止し前記コンデンサの他端の昇圧電位を保持
する電位保持素子とを備え、前記ＣＭＯＳはＰチャネル
ＭＯＳＦＥＴおよびＮチャネルＭＯＳＦＥＴから構成さ
れ、該ＣＭＯＳのＰチャネルＭＯＳＦＥＴおよびＮチャ
ネルＭＯＳＦＥＴの両ドレインは互いに接続されかつ外
部への出力端子とされ、該ＣＭＯＳのＰチャネルＭＯＳ
ＦＥＴおよびＮチャネルＭＯＳＦＥＴの両ゲートは前記
電源に接続され、前記コンデンサの他端と前記電位保持
素子との接続点は、前記ＣＭＯＳのＰチャネルＭＯＳＦ
ＥＴのソース・バックゲートに接続され、前記ＣＭＯＳ
のＮチャネルＭＯＳＦＥＴのソース・バックゲートと前
記コンデンサの一端は共に入力側に接続される。
題解決手段は、出力波形が入力側からの信号の波形に対
して同相となり、かつ電源電圧を増圧して出力するもの
であって、一端で受ける入力信号に基づいて他端を昇圧
するコンデンサと、該コンデンサに並列に接続されるＣ
ＭＯＳと、昇圧時に前記コンデンサの他端と電源との間
で逆流を防止し前記コンデンサの他端の昇圧電位を保持
する電位保持素子とを備え、前記ＣＭＯＳはＰチャネル
ＭＯＳＦＥＴおよびＮチャネルＭＯＳＦＥＴから構成さ
れ、該ＣＭＯＳのＰチャネルＭＯＳＦＥＴおよびＮチャ
ネルＭＯＳＦＥＴの両ドレインは互いに接続されかつ外
部への出力端子とされ、該ＣＭＯＳのＰチャネルＭＯＳ
ＦＥＴおよびＮチャネルＭＯＳＦＥＴの両ゲートは前記
電源に接続され、前記コンデンサの他端と前記電位保持
素子との接続点は、前記ＣＭＯＳのＰチャネルＭＯＳＦ
ＥＴのソース・バックゲートに接続され、前記ＣＭＯＳ
のＮチャネルＭＯＳＦＥＴのソース・バックゲートと前
記コンデンサの一端は共に入力側に接続される。
【０００９】本発明請求項２に係る課題解決手段は、前
記各ＭＯＳＦＥＴはモノリシックに集積される。
記各ＭＯＳＦＥＴはモノリシックに集積される。
【００１０】本発明請求項３に係る課題解決手段は、前
記コンデンサは各ＭＯＳＦＥＴと同一基板上にモノリシ
ックに集積される。
記コンデンサは各ＭＯＳＦＥＴと同一基板上にモノリシ
ックに集積される。
【００１１】本発明請求項４に係る課題解決手段は、入
力信号に対応して電圧駆動型半導体素子をオンオフ駆動
するものであって、前記電圧駆動型半導体素子への出力
波形が入力側からの信号の波形に対して同相となり、か
つ電源電圧を増圧して前記電圧駆動型半導体素子へ出力
する昇圧回路を備え、前記昇圧回路は、一端で受ける入
力信号に基づいて他端を昇圧するコンデンサと、該コン
デンサに並列に接続されるＣＭＯＳと、昇圧時に前記コ
ンデンサの他端と電源との間で逆流を防止し前記コンデ
ンサの他端の昇圧電位を保持する電位保持素子とを備
え、前記ＣＭＯＳはＰチャネルＭＯＳＦＥＴおよびＮチ
ャネルＭＯＳＦＥＴから構成され、該ＣＭＯＳのＰチャ
ネルＭＯＳＦＥＴおよびＮチャネルＭＯＳＦＥＴの両ド
レインは互いに接続されかつ前記電圧駆動型半導体素子
への出力端子とされ、該ＣＭＯＳのＰチャネルＭＯＳＦ
ＥＴおよびＮチャネルＭＯＳＦＥＴの両ゲートは前記電
源に接続され、前記コンデンサの他端と前記電位保持素
子との接続点は、前記ＣＭＯＳのＰチャネルＭＯＳＦＥ
Ｔのソース・バックゲートに接続され、前記ＣＭＯＳの
ＮチャネルＭＯＳＦＥＴのソース・バックゲートと前記
コンデンサの一端は共に入力側に接続される。
力信号に対応して電圧駆動型半導体素子をオンオフ駆動
するものであって、前記電圧駆動型半導体素子への出力
波形が入力側からの信号の波形に対して同相となり、か
つ電源電圧を増圧して前記電圧駆動型半導体素子へ出力
する昇圧回路を備え、前記昇圧回路は、一端で受ける入
力信号に基づいて他端を昇圧するコンデンサと、該コン
デンサに並列に接続されるＣＭＯＳと、昇圧時に前記コ
ンデンサの他端と電源との間で逆流を防止し前記コンデ
ンサの他端の昇圧電位を保持する電位保持素子とを備
え、前記ＣＭＯＳはＰチャネルＭＯＳＦＥＴおよびＮチ
ャネルＭＯＳＦＥＴから構成され、該ＣＭＯＳのＰチャ
ネルＭＯＳＦＥＴおよびＮチャネルＭＯＳＦＥＴの両ド
レインは互いに接続されかつ前記電圧駆動型半導体素子
への出力端子とされ、該ＣＭＯＳのＰチャネルＭＯＳＦ
ＥＴおよびＮチャネルＭＯＳＦＥＴの両ゲートは前記電
源に接続され、前記コンデンサの他端と前記電位保持素
子との接続点は、前記ＣＭＯＳのＰチャネルＭＯＳＦＥ
Ｔのソース・バックゲートに接続され、前記ＣＭＯＳの
ＮチャネルＭＯＳＦＥＴのソース・バックゲートと前記
コンデンサの一端は共に入力側に接続される。
【００１２】本発明請求項５に係る課題解決手段は、入
力信号に対応して電圧駆動型半導体素子をオンオフ駆動
するものであって、前記電圧駆動型半導体素子への出力
波形が入力側からの信号の波形に対して同相となり、か
つ電源電圧を増圧して前記電圧駆動型半導体素子へ出力
する昇圧回路と、前記昇圧回路の入力側に接続されるイ
ンバータ切換用の第１のＣＭＯＳとを備え、該第１のＣ
ＭＯＳは第１のＰチャネルＭＯＳＦＥＴおよび第１のＮ
チャネルＭＯＳＦＥＴから構成され、前記第１のＰチャ
ネルＭＯＳＦＥＴおよび前記第１のＮチャネルＭＯＳＦ
ＥＴの両ドレインは互いに接続され、前記第１のＰチャ
ネルＭＯＳＦＥＴおよび前記第１のＮチャネルＭＯＳＦ
ＥＴの両ゲートは入力側に接続され、前記第１のＮチャ
ネルＭＯＳＦＥＴのソース・バックゲートはグランド接
続され、前記昇圧回路は、一端で受ける入力信号に基づ
いて他端を昇圧するコンデンサと、該コンデンサに並列
に接続される第２のＣＭＯＳと、昇圧時に前記コンデン
サの他端と電源との間で逆流を防止し前記コンデンサの
他端の昇圧電位を保持する電位保持素子とを備え、前記
第２のＣＭＯＳは第２のＰチャネルＭＯＳＦＥＴおよび
第２のＮチャネルＭＯＳＦＥＴから構成され、前記第２
のＰチャネルＭＯＳＦＥＴおよび前記第２のＮチャネル
ＭＯＳＦＥＴの両ドレインは互いに接続されかつ前記電
圧駆動型半導体素子への出力端子とされ、前記第２のＰ
チャネルＭＯＳＦＥＴおよび前記第２のＮチャネルＭＯ
ＳＦＥＴの両ゲートは前記電源に接続され、前記コンデ
ンサの他端と前記電位保持素子との接続点は、前記第２
のＰチャネルＭＯＳＦＥＴのソース・バックゲートに接
続され、前記第２のＮチャネルＭＯＳＦＥＴのソース・
バックゲートと前記コンデンサの一端は共に前記第１の
ＣＭＯＳの両ＭＯＳＦＥＴの両ドレインに接続され、前
記電位保持素子と前記電源との接続点は、前記第１のＰ
チャネルＭＯＳＦＥＴのソース・バックゲートに接続さ
れる。
力信号に対応して電圧駆動型半導体素子をオンオフ駆動
するものであって、前記電圧駆動型半導体素子への出力
波形が入力側からの信号の波形に対して同相となり、か
つ電源電圧を増圧して前記電圧駆動型半導体素子へ出力
する昇圧回路と、前記昇圧回路の入力側に接続されるイ
ンバータ切換用の第１のＣＭＯＳとを備え、該第１のＣ
ＭＯＳは第１のＰチャネルＭＯＳＦＥＴおよび第１のＮ
チャネルＭＯＳＦＥＴから構成され、前記第１のＰチャ
ネルＭＯＳＦＥＴおよび前記第１のＮチャネルＭＯＳＦ
ＥＴの両ドレインは互いに接続され、前記第１のＰチャ
ネルＭＯＳＦＥＴおよび前記第１のＮチャネルＭＯＳＦ
ＥＴの両ゲートは入力側に接続され、前記第１のＮチャ
ネルＭＯＳＦＥＴのソース・バックゲートはグランド接
続され、前記昇圧回路は、一端で受ける入力信号に基づ
いて他端を昇圧するコンデンサと、該コンデンサに並列
に接続される第２のＣＭＯＳと、昇圧時に前記コンデン
サの他端と電源との間で逆流を防止し前記コンデンサの
他端の昇圧電位を保持する電位保持素子とを備え、前記
第２のＣＭＯＳは第２のＰチャネルＭＯＳＦＥＴおよび
第２のＮチャネルＭＯＳＦＥＴから構成され、前記第２
のＰチャネルＭＯＳＦＥＴおよび前記第２のＮチャネル
ＭＯＳＦＥＴの両ドレインは互いに接続されかつ前記電
圧駆動型半導体素子への出力端子とされ、前記第２のＰ
チャネルＭＯＳＦＥＴおよび前記第２のＮチャネルＭＯ
ＳＦＥＴの両ゲートは前記電源に接続され、前記コンデ
ンサの他端と前記電位保持素子との接続点は、前記第２
のＰチャネルＭＯＳＦＥＴのソース・バックゲートに接
続され、前記第２のＮチャネルＭＯＳＦＥＴのソース・
バックゲートと前記コンデンサの一端は共に前記第１の
ＣＭＯＳの両ＭＯＳＦＥＴの両ドレインに接続され、前
記電位保持素子と前記電源との接続点は、前記第１のＰ
チャネルＭＯＳＦＥＴのソース・バックゲートに接続さ
れる。
【００１３】本発明請求項６に係る課題解決手段は、少
なくとも前記第１のＣＭＯＳおよび前記昇圧回路の各Ｍ
ＯＳＦＥＴはモノリシックに集積される。
なくとも前記第１のＣＭＯＳおよび前記昇圧回路の各Ｍ
ＯＳＦＥＴはモノリシックに集積される。
【００１４】本発明請求項７に係る課題解決手段は、前
記第１のＣＭＯＳおよび前記昇圧回路の各ＭＯＳＦＥＴ
の耐圧は同程度に設定される。
記第１のＣＭＯＳおよび前記昇圧回路の各ＭＯＳＦＥＴ
の耐圧は同程度に設定される。
【００１５】本発明請求項８に係る課題解決手段は、前
記第１のＰチャネルＭＯＳＦＥＴおよび前記第１のＮチ
ャネルＭＯＳＦＥＴの両ゲートは、信号入力用制御回路
に接続され、少なくとも前記ＣＭＯＳ制御回路、前記第
１のＣＭＯＳおよび前記昇圧回路の各ＭＯＳＦＥＴはモ
ノリシックに集積される。
記第１のＰチャネルＭＯＳＦＥＴおよび前記第１のＮチ
ャネルＭＯＳＦＥＴの両ゲートは、信号入力用制御回路
に接続され、少なくとも前記ＣＭＯＳ制御回路、前記第
１のＣＭＯＳおよび前記昇圧回路の各ＭＯＳＦＥＴはモ
ノリシックに集積される。
【００１６】本発明請求項９に係る課題解決手段は、前
記信号入力用制御回路は一対のＭＯＳＦＥＴを有するＣ
ＭＯＳ制御回路を備え、前記ＣＭＯＳ制御回路、前記第
１のＣＭＯＳおよび前記昇圧回路の各ＭＯＳＦＥＴの耐
圧は同程度に設定される。
記信号入力用制御回路は一対のＭＯＳＦＥＴを有するＣ
ＭＯＳ制御回路を備え、前記ＣＭＯＳ制御回路、前記第
１のＣＭＯＳおよび前記昇圧回路の各ＭＯＳＦＥＴの耐
圧は同程度に設定される。
【００１７】本発明請求項１０に係る課題解決手段は、
前記昇圧回路のコンデンサは各ＭＯＳＦＥＴと同一基板
上にモノリシックに集積される。
前記昇圧回路のコンデンサは各ＭＯＳＦＥＴと同一基板
上にモノリシックに集積される。
【００１８】
【作用】本発明の請求項１に係る昇圧回路、および請求
項４ならびに請求項５に係る電圧駆動型半導体素子の駆
動回路では、昇圧回路にて、入力側からの信号と同相
で、かつ電源電圧より高い電圧で電圧駆動型半導体素子
へ出力する。そうすると、入力制御用電源と同じ電源を
半導体素子駆動用に兼用しても十分に、駆動が可能とな
る。また、昇圧回路のコンデンサの一端にローレベルの
信号が入力されると、電源電圧は電位保持素子を介して
コンデンサの他端にかかる。このとき、（第２の）ＣＭ
ＯＳの（第２の）ＰチャネルＭＯＳＦＥＴのゲートおよ
びバックゲート間の電位はあまり違わないため、（第２
の）ＰチャネルＭＯＳＦＥＴはオフとなる。また、（第
２の）ＮチャネルＭＯＳＦＥＴのゲートには電源電圧が
かかり、バックゲートはローレベルのため、（第２の）
ＮチャネルＭＯＳＦＥＴはオンとなる。したがって、
（第２の）ＮチャネルＭＯＳＦＥＴのドレインからはロ
ーレベルの出力が電圧駆動型半導体素子に送信される。
このとき、コンデンサの両端には電源電圧程度の電位差
が生じ、かかる電位差がオフ状態の（第２の）Ｐチャネ
ルＭＯＳＦＥＴにかかる。次に、昇圧回路のコンデンサ
の一端に電源電圧程度のハイレベルの信号が入力される
と、コンデンサは両側の電位差を保持しようとし、故に
コンデンサの他端は電源電圧程度の電位から瞬間的に約
２倍に増大する。そうすると、（第２の）ＣＭＯＳの
（第２の）ＰチャネルＭＯＳＦＥＴのゲートおよびバッ
クゲート間の電位差は電源電圧程度となり、（第２の）
ＰチャネルＭＯＳＦＥＴはオンとなる。また、電位保持
素子にてコンデンサの他端の電位は保持されるため、電
圧駆動型半導体素子へは電源電圧の約２倍の電圧を出力
できる。また、（第２の）ＮチャネルＭＯＳＦＥＴのゲ
ートには電源電圧がかかっているが、バックゲートの電
位も電源電圧程度となり、（第２の）ＮチャネルＭＯＳ
ＦＥＴはオフとなる。このとき、コンデンサの両端の電
位差は電源電圧程度のままなので、出力が２倍になって
いるにもかかわらず、オフ状態の（第２の）Ｎチャネル
ＭＯＳＦＥＴには電源電圧程度の電圧しか印加されず、
いずれのＭＯＳＦＥＴについても電源電圧程度の印加で
済む。
項４ならびに請求項５に係る電圧駆動型半導体素子の駆
動回路では、昇圧回路にて、入力側からの信号と同相
で、かつ電源電圧より高い電圧で電圧駆動型半導体素子
へ出力する。そうすると、入力制御用電源と同じ電源を
半導体素子駆動用に兼用しても十分に、駆動が可能とな
る。また、昇圧回路のコンデンサの一端にローレベルの
信号が入力されると、電源電圧は電位保持素子を介して
コンデンサの他端にかかる。このとき、（第２の）ＣＭ
ＯＳの（第２の）ＰチャネルＭＯＳＦＥＴのゲートおよ
びバックゲート間の電位はあまり違わないため、（第２
の）ＰチャネルＭＯＳＦＥＴはオフとなる。また、（第
２の）ＮチャネルＭＯＳＦＥＴのゲートには電源電圧が
かかり、バックゲートはローレベルのため、（第２の）
ＮチャネルＭＯＳＦＥＴはオンとなる。したがって、
（第２の）ＮチャネルＭＯＳＦＥＴのドレインからはロ
ーレベルの出力が電圧駆動型半導体素子に送信される。
このとき、コンデンサの両端には電源電圧程度の電位差
が生じ、かかる電位差がオフ状態の（第２の）Ｐチャネ
ルＭＯＳＦＥＴにかかる。次に、昇圧回路のコンデンサ
の一端に電源電圧程度のハイレベルの信号が入力される
と、コンデンサは両側の電位差を保持しようとし、故に
コンデンサの他端は電源電圧程度の電位から瞬間的に約
２倍に増大する。そうすると、（第２の）ＣＭＯＳの
（第２の）ＰチャネルＭＯＳＦＥＴのゲートおよびバッ
クゲート間の電位差は電源電圧程度となり、（第２の）
ＰチャネルＭＯＳＦＥＴはオンとなる。また、電位保持
素子にてコンデンサの他端の電位は保持されるため、電
圧駆動型半導体素子へは電源電圧の約２倍の電圧を出力
できる。また、（第２の）ＮチャネルＭＯＳＦＥＴのゲ
ートには電源電圧がかかっているが、バックゲートの電
位も電源電圧程度となり、（第２の）ＮチャネルＭＯＳ
ＦＥＴはオフとなる。このとき、コンデンサの両端の電
位差は電源電圧程度のままなので、出力が２倍になって
いるにもかかわらず、オフ状態の（第２の）Ｎチャネル
ＭＯＳＦＥＴには電源電圧程度の電圧しか印加されず、
いずれのＭＯＳＦＥＴについても電源電圧程度の印加で
済む。
【００１９】本発明の請求項２に係る昇圧回路、および
請求項６ならびに請求項８に係る電圧駆動型半導体素子
の駆動回路では、製造時に、全ＭＯＳＦＥＴを同一の工
程でモノリシックに形成でき、製造作業を容易に行うこ
とができる。
請求項６ならびに請求項８に係る電圧駆動型半導体素子
の駆動回路では、製造時に、全ＭＯＳＦＥＴを同一の工
程でモノリシックに形成でき、製造作業を容易に行うこ
とができる。
【００２０】本発明の請求項３に係る昇圧回路および請
求項１０に係る電圧駆動型半導体素子の駆動回路では、
製造時に、コンデンサをも全ＭＯＳＦＥＴと同一の工程
でモノリシックに形成でき、製造作業を容易に行うこと
ができる。
求項１０に係る電圧駆動型半導体素子の駆動回路では、
製造時に、コンデンサをも全ＭＯＳＦＥＴと同一の工程
でモノリシックに形成でき、製造作業を容易に行うこと
ができる。
【００２１】本発明の請求項５に係る電圧駆動型半導体
素子の駆動回路では、第１のＣＭＯＳをインバータ切り
換えし、昇圧回路のコンデンサの一端に信号を入力す
る。この場合、第１のＰチャネルＭＯＳＦＥＴがオフ、
第１のＮチャネルＭＯＳＦＥＴがオンになると、コンデ
ンサの一端にはローレベルの信号が入力される。そし
て、第２のＰチャネルＭＯＳＦＥＴはオフ、第２のＮチ
ャネルＭＯＳＦＥＴはオンになり、電圧駆動型半導体素
子へはローレベルの信号が出力される。この時点では、
オフ状態の各ＰチャネルＭＯＳＦＥＴへは夫々電源電圧
程度しか印加されない。一方、第１のＰチャネルＭＯＳ
ＦＥＴがオン、第１のＮチャネルＭＯＳＦＥＴがオフに
なると、コンデンサの一端は急激に上昇して電位が電源
電圧と同じになる。そうすると、コンデンサの他端の電
位は倍増し、第２のＰチャネルＭＯＳＦＥＴがオンし、
昇圧された電圧が電圧駆動型半導体素子へ出力される。
この時点で、オフ状態とされた第２のＮチャネルＭＯＳ
ＦＥＴのドレインの電位は電源電圧の約２倍の電位に昇
圧されているが、グランドとの間には第１のＮチャネル
ＭＯＳＦＥＴと第２のＮチャネルＭＯＳＦＥＴの二個の
素子が介在されるため、一個当たりの印加電圧は半分に
軽減される。すなわち、昇圧回路で倍増する電圧を一対
のＣＭＯＳで受けているので、各ＣＭＯＳへの印加電圧
が減る。
素子の駆動回路では、第１のＣＭＯＳをインバータ切り
換えし、昇圧回路のコンデンサの一端に信号を入力す
る。この場合、第１のＰチャネルＭＯＳＦＥＴがオフ、
第１のＮチャネルＭＯＳＦＥＴがオンになると、コンデ
ンサの一端にはローレベルの信号が入力される。そし
て、第２のＰチャネルＭＯＳＦＥＴはオフ、第２のＮチ
ャネルＭＯＳＦＥＴはオンになり、電圧駆動型半導体素
子へはローレベルの信号が出力される。この時点では、
オフ状態の各ＰチャネルＭＯＳＦＥＴへは夫々電源電圧
程度しか印加されない。一方、第１のＰチャネルＭＯＳ
ＦＥＴがオン、第１のＮチャネルＭＯＳＦＥＴがオフに
なると、コンデンサの一端は急激に上昇して電位が電源
電圧と同じになる。そうすると、コンデンサの他端の電
位は倍増し、第２のＰチャネルＭＯＳＦＥＴがオンし、
昇圧された電圧が電圧駆動型半導体素子へ出力される。
この時点で、オフ状態とされた第２のＮチャネルＭＯＳ
ＦＥＴのドレインの電位は電源電圧の約２倍の電位に昇
圧されているが、グランドとの間には第１のＮチャネル
ＭＯＳＦＥＴと第２のＮチャネルＭＯＳＦＥＴの二個の
素子が介在されるため、一個当たりの印加電圧は半分に
軽減される。すなわち、昇圧回路で倍増する電圧を一対
のＣＭＯＳで受けているので、各ＣＭＯＳへの印加電圧
が減る。
【００２２】本発明の請求項７および請求項９に係る電
圧駆動型半導体素子の駆動回路では、複数のＭＯＳＦＥ
Ｔを同一の構造で形成できる。すなわち、特定のＭＯＳ
ＦＥＴのみについて高耐圧化のための処理を行わずに済
み、製造時に高耐圧プロセスを省略できる。
圧駆動型半導体素子の駆動回路では、複数のＭＯＳＦＥ
Ｔを同一の構造で形成できる。すなわち、特定のＭＯＳ
ＦＥＴのみについて高耐圧化のための処理を行わずに済
み、製造時に高耐圧プロセスを省略できる。
【００２３】
［第１の実施例］ ＜構成＞図１は本発明の第１の実施例の電圧駆動型半導
体素子（パワーデバイス）の駆動回路を示す回路図、図
２は同じくその断面図である。図１において、２１は電
圧駆動型パワーデバイス（ＩＧＢＴ）、２２はＩＣ、２
３はマイクロコンピュータチップ等の制御装置、ＶDDは
前記制御装置２３等の電源ある。そして、前記ＩＣ２２
は、前記制御装置２３の信号を直接入力するためのＣＭ
ＯＳ制御回路２４（信号入力用制御回路）と、該ＣＭＯ
Ｓ制御回路２４からの信号に基づいて前記電圧駆動型パ
ワーデバイス２１への電源をオンオフ切り換えするＣＭ
ＯＳインバータ回路２５（第１のＣＭＯＳ）と、該ＣＭ
ＯＳインバータ回路２５の出力電圧を昇圧する昇圧回路
２６とを備える。
体素子（パワーデバイス）の駆動回路を示す回路図、図
２は同じくその断面図である。図１において、２１は電
圧駆動型パワーデバイス（ＩＧＢＴ）、２２はＩＣ、２
３はマイクロコンピュータチップ等の制御装置、ＶDDは
前記制御装置２３等の電源ある。そして、前記ＩＣ２２
は、前記制御装置２３の信号を直接入力するためのＣＭ
ＯＳ制御回路２４（信号入力用制御回路）と、該ＣＭＯ
Ｓ制御回路２４からの信号に基づいて前記電圧駆動型パ
ワーデバイス２１への電源をオンオフ切り換えするＣＭ
ＯＳインバータ回路２５（第１のＣＭＯＳ）と、該ＣＭ
ＯＳインバータ回路２５の出力電圧を昇圧する昇圧回路
２６とを備える。
【００２４】前記ＣＭＯＳインバータ回路２５は、第１
のＰチャネルＭＯＳＦＥＴ（Ｍ１）と第１のＮチャネル
ＭＯＳＦＥＴ（Ｍ２）とを有している。Ｍ１のソース・
バックゲートはＶDDのプラス電極に接続されている。Ｍ
２のソース・バックゲートはＶDDのマイナス電極（グラ
ンド側）ＧＮＤに接続されている。Ｍ１のゲートとＭ２
のゲートは互いに接続されかつＣＭＯＳ制御回路２４に
接続されて入力信号（ＩＮ）が印加される。
のＰチャネルＭＯＳＦＥＴ（Ｍ１）と第１のＮチャネル
ＭＯＳＦＥＴ（Ｍ２）とを有している。Ｍ１のソース・
バックゲートはＶDDのプラス電極に接続されている。Ｍ
２のソース・バックゲートはＶDDのマイナス電極（グラ
ンド側）ＧＮＤに接続されている。Ｍ１のゲートとＭ２
のゲートは互いに接続されかつＣＭＯＳ制御回路２４に
接続されて入力信号（ＩＮ）が印加される。
【００２５】前記昇圧回路２６は、入力と出力が同相と
され、かつ入力に対して出力がほぼ倍増するものであっ
て、具体的には、コンデンサＣ１、第２のＰチャネルＭ
ＯＳＦＥＴ（Ｍ３）、第２のＮチャネルＭＯＳＦＥＴ
（Ｍ４）、および昇圧時の前記コンデンサＣ１の他端の
電位保持用の電位保持素子（ＭＯＳＦＥＴ）ＭＳを備え
る。前記コンデンサＣ１の一方の端子（接続点）は、
Ｍ１のドレイン、Ｍ２のドレイン、Ｍ４のソース・バッ
クゲートおよび電位保持素子ＭＳのゲートに接続され
る。電位保持素子ＭＳのソース・バックゲートはＶDDの
プラス電極に接続され、ＭＳのドレイン（接続点）
は、Ｃ１の他方の端子およびＭ３のソース・バックゲー
トに接続される。Ｍ３のゲートとＭ４のゲートは互いに
接続されかつＶDDのプラス電極に接続される。Ｍ３のド
レインとＭ４のドレインは互いに接続されかつ電圧駆動
型パワーデバイス２１のゲートに出力（ＯＵＴ）端子と
して接続される。なお、Ｍ３およびＭ４でＣＭＯＳ（第
２のＣＭＯＳ）２７が構成されている。また、前記コン
デンサＣ１の容量はパワーデバイス２１の入力容量より
十分大きく（１０倍程度）設定しておく。
され、かつ入力に対して出力がほぼ倍増するものであっ
て、具体的には、コンデンサＣ１、第２のＰチャネルＭ
ＯＳＦＥＴ（Ｍ３）、第２のＮチャネルＭＯＳＦＥＴ
（Ｍ４）、および昇圧時の前記コンデンサＣ１の他端の
電位保持用の電位保持素子（ＭＯＳＦＥＴ）ＭＳを備え
る。前記コンデンサＣ１の一方の端子（接続点）は、
Ｍ１のドレイン、Ｍ２のドレイン、Ｍ４のソース・バッ
クゲートおよび電位保持素子ＭＳのゲートに接続され
る。電位保持素子ＭＳのソース・バックゲートはＶDDの
プラス電極に接続され、ＭＳのドレイン（接続点）
は、Ｃ１の他方の端子およびＭ３のソース・バックゲー
トに接続される。Ｍ３のゲートとＭ４のゲートは互いに
接続されかつＶDDのプラス電極に接続される。Ｍ３のド
レインとＭ４のドレインは互いに接続されかつ電圧駆動
型パワーデバイス２１のゲートに出力（ＯＵＴ）端子と
して接続される。なお、Ｍ３およびＭ４でＣＭＯＳ（第
２のＣＭＯＳ）２７が構成されている。また、前記コン
デンサＣ１の容量はパワーデバイス２１の入力容量より
十分大きく（１０倍程度）設定しておく。
【００２６】なお、図２中の３１はｐ型半導体基板、３
２は各ＰチャネルＭＯＳＦＥＴ（Ｍ１、Ｍ３、ＭＳ等）
のゲートおよびバックゲートを形成するためのｎ型半導
体層、３３は同じくソースを形成するためのｐ型拡散
層、３４は同じくドレインを形成するためのｐ型拡散
層、３５は各ＮチャネルＭＯＳＦＥＴ（Ｍ２、Ｍ４等）
のゲートおよびバックゲートを形成するためのｐ型半導
体層、３６は同じくソースを形成するためのｎ型拡散
層、３７は同じくドレインを形成するためのｎ型拡散
層、３８は分離層である。図２の如く、各ＰチャネルＭ
ＯＳＦＥＴ（Ｍ１、Ｍ３、ＭＳ等）の構造をＣＭＯＳ制
御回路２４のＰチャネルＭＯＳＦＥＴと同様の構造に形
成し、さらに各ＮチャネルＭＯＳＦＥＴ（Ｍ２、Ｍ４
等）の構造をＣＭＯＳ制御回路２４のＮチャネルＭＯＳ
ＦＥＴと同様の構造に形成されている。また、コンデン
サＣ１はＭＯＳのゲートによって形成されている。
２は各ＰチャネルＭＯＳＦＥＴ（Ｍ１、Ｍ３、ＭＳ等）
のゲートおよびバックゲートを形成するためのｎ型半導
体層、３３は同じくソースを形成するためのｐ型拡散
層、３４は同じくドレインを形成するためのｐ型拡散
層、３５は各ＮチャネルＭＯＳＦＥＴ（Ｍ２、Ｍ４等）
のゲートおよびバックゲートを形成するためのｐ型半導
体層、３６は同じくソースを形成するためのｎ型拡散
層、３７は同じくドレインを形成するためのｎ型拡散
層、３８は分離層である。図２の如く、各ＰチャネルＭ
ＯＳＦＥＴ（Ｍ１、Ｍ３、ＭＳ等）の構造をＣＭＯＳ制
御回路２４のＰチャネルＭＯＳＦＥＴと同様の構造に形
成し、さらに各ＮチャネルＭＯＳＦＥＴ（Ｍ２、Ｍ４
等）の構造をＣＭＯＳ制御回路２４のＮチャネルＭＯＳ
ＦＥＴと同様の構造に形成されている。また、コンデン
サＣ１はＭＯＳのゲートによって形成されている。
【００２７】＜動作＞上記構成の電圧駆動型半導体素子
の駆動回路の動作を説明する。まず、図３において、ａ
の期間では、ＣＭＯＳ制御回路２４からの入力信号（Ｉ
Ｎ）はＶDDで“Ｈ”レベルである。このときＭ１はオ
フ、Ｍ２はオンとなり接続点の電圧は０Ｖとなる。そ
うすると、ＭＳはオンとなる。そして、Ｃ１はＭＳを介
してＶDDより充電される。ここでＭＳの電圧降下をＶF
とすると、接続点の電圧は、ＶDD−ＶF となる。Ｍ
３、Ｍ４のゲート電圧はＶDDで、Ｍ３のソース・バック
ゲートが接続点のＶDD−ＶF 、Ｍ４のソース・バック
ゲートが接続点の０Ｖであるので、Ｍ３はオフ、Ｍ４
はオンとなり、出力（ＯＵＴ）は０Ｖとなる。
の駆動回路の動作を説明する。まず、図３において、ａ
の期間では、ＣＭＯＳ制御回路２４からの入力信号（Ｉ
Ｎ）はＶDDで“Ｈ”レベルである。このときＭ１はオ
フ、Ｍ２はオンとなり接続点の電圧は０Ｖとなる。そ
うすると、ＭＳはオンとなる。そして、Ｃ１はＭＳを介
してＶDDより充電される。ここでＭＳの電圧降下をＶF
とすると、接続点の電圧は、ＶDD−ＶF となる。Ｍ
３、Ｍ４のゲート電圧はＶDDで、Ｍ３のソース・バック
ゲートが接続点のＶDD−ＶF 、Ｍ４のソース・バック
ゲートが接続点の０Ｖであるので、Ｍ３はオフ、Ｍ４
はオンとなり、出力（ＯＵＴ）は０Ｖとなる。
【００２８】ｂの期間になると、ＣＭＯＳ制御回路２４
からの入力信号（ＩＮ）は０Ｖで“Ｌ”レベルである。
このときＭ１はオン、Ｍ２はオフとなり、接続点の電
圧はＶDDとなる。そうすると、ＭＳはオフとなる。Ｃ１
に充電されたＶDD−ＶF の電圧により、接続点の電圧
がＶDDとなることで接続点の電圧は上昇し、ＭＳがオ
フとなっているので接続点の電圧はＶDD＋ＶDD−ＶF
＝２ＶDD−ＶF となる。このときＭ３、Ｍ４は、ゲート
がＶDDで、Ｍ３のソース・バックゲートが接続点の２
ＶDD−ＶF 、Ｍ４のソース・バックゲートが接続点の
ＶDDであるので、Ｍ３はオン、Ｍ４はオフとなり、電圧
駆動型パワーデバイス２１への出力（ＯＵＴ）は２ＶDD
−ＶF となる。
からの入力信号（ＩＮ）は０Ｖで“Ｌ”レベルである。
このときＭ１はオン、Ｍ２はオフとなり、接続点の電
圧はＶDDとなる。そうすると、ＭＳはオフとなる。Ｃ１
に充電されたＶDD−ＶF の電圧により、接続点の電圧
がＶDDとなることで接続点の電圧は上昇し、ＭＳがオ
フとなっているので接続点の電圧はＶDD＋ＶDD−ＶF
＝２ＶDD−ＶF となる。このときＭ３、Ｍ４は、ゲート
がＶDDで、Ｍ３のソース・バックゲートが接続点の２
ＶDD−ＶF 、Ｍ４のソース・バックゲートが接続点の
ＶDDであるので、Ｍ３はオン、Ｍ４はオフとなり、電圧
駆動型パワーデバイス２１への出力（ＯＵＴ）は２ＶDD
−ＶF となる。
【００２９】一対のＰチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ
３）のドレイン・ソース間、ゲート・ソース間に加わる
電圧は０から−ＶDDの電圧範囲で、一対のＮチャネルＭ
ＯＳＦＥＴ（Ｍ２，Ｍ４）のドレイン・ソース間、ゲー
ト・ソース間に加わる電圧は０からＶDDの電圧範囲、電
位保持素子ＭＳ、コンデンサＣ１の端子間にも加わる電
圧は０からＶDDの電圧範囲となる。したがって、Ｍ１，
Ｍ２，Ｍ３，Ｍ４の全てのＭＯＳＦＥＴ素子についてそ
の耐圧をＶDDと同程度に設定しても差し支えなく、しか
も電圧駆動型パワーデバイス２１への出力（ＯＵＴ）を
２ＶDD−ＶF と電源電圧ＶDDの約２倍の出力（ＯＵＴ）
電圧を得ることができる。具体的には、各ＭＯＳＦＥＴ
（Ｍ１，Ｍ２，Ｍ３，Ｍ４）の耐圧をＶDDと同程度の５
Ｖに設定しても、しきい値Ｖthが５Ｖ程度の電圧駆動型
パワーデバイス２１を１０−ＶFの電圧で十分かつ確実
に駆動できる。したがって、各従来例のように各ＭＯＳ
ＦＥＴ（Ｍ１，Ｍ２，Ｍ３，Ｍ４）の面積を大きく設定
せずに回路構成でき、高集積化を図り得る。具体的に
は、耐圧が５ＶのＭＯＳＦＥＴの場合０．５〜０．８μ
ｍの設計ルールで済み、１５ＶのＭＯＳＦＥＴを構成す
る各従来例に要した設計ルール（３．０〜５．０μｍ）
に比べて大幅に省面積化を成し得る。したがって、電位
保持素子ＭＳやコンデンサＣ１の必要面積を併せても、
従来例に比べて小型化を達成できる。
３）のドレイン・ソース間、ゲート・ソース間に加わる
電圧は０から−ＶDDの電圧範囲で、一対のＮチャネルＭ
ＯＳＦＥＴ（Ｍ２，Ｍ４）のドレイン・ソース間、ゲー
ト・ソース間に加わる電圧は０からＶDDの電圧範囲、電
位保持素子ＭＳ、コンデンサＣ１の端子間にも加わる電
圧は０からＶDDの電圧範囲となる。したがって、Ｍ１，
Ｍ２，Ｍ３，Ｍ４の全てのＭＯＳＦＥＴ素子についてそ
の耐圧をＶDDと同程度に設定しても差し支えなく、しか
も電圧駆動型パワーデバイス２１への出力（ＯＵＴ）を
２ＶDD−ＶF と電源電圧ＶDDの約２倍の出力（ＯＵＴ）
電圧を得ることができる。具体的には、各ＭＯＳＦＥＴ
（Ｍ１，Ｍ２，Ｍ３，Ｍ４）の耐圧をＶDDと同程度の５
Ｖに設定しても、しきい値Ｖthが５Ｖ程度の電圧駆動型
パワーデバイス２１を１０−ＶFの電圧で十分かつ確実
に駆動できる。したがって、各従来例のように各ＭＯＳ
ＦＥＴ（Ｍ１，Ｍ２，Ｍ３，Ｍ４）の面積を大きく設定
せずに回路構成でき、高集積化を図り得る。具体的に
は、耐圧が５ＶのＭＯＳＦＥＴの場合０．５〜０．８μ
ｍの設計ルールで済み、１５ＶのＭＯＳＦＥＴを構成す
る各従来例に要した設計ルール（３．０〜５．０μｍ）
に比べて大幅に省面積化を成し得る。したがって、電位
保持素子ＭＳやコンデンサＣ１の必要面積を併せても、
従来例に比べて小型化を達成できる。
【００３０】そして、各ＭＯＳＦＥＴ（Ｍ１，Ｍ２，Ｍ
３，Ｍ４，ＭＳ）に特別に高い耐圧を付与せしめる必要
がないので、図２の如く、各ＰチャネルＭＯＳＦＥＴ
（Ｍ１、Ｍ３、ＭＳ等）の構造をＣＭＯＳ制御回路２４
のＰチャネルＭＯＳＦＥＴと同様の構造に形成し、さら
に各ＮチャネルＭＯＳＦＥＴ（Ｍ２、Ｍ４等）の構造を
ＣＭＯＳ制御回路２４のＮチャネルＭＯＳＦＥＴと同様
の構造に形成できる。したがって、製造時において、各
ＰチャネルＭＯＳＦＥＴおよびＮチャネルＭＯＳＦＥＴ
を夫々同一プロセスで形成することができる。また、従
来例で要していた高耐圧プロセスを省略でき、プロセス
コストを低減できる。
３，Ｍ４，ＭＳ）に特別に高い耐圧を付与せしめる必要
がないので、図２の如く、各ＰチャネルＭＯＳＦＥＴ
（Ｍ１、Ｍ３、ＭＳ等）の構造をＣＭＯＳ制御回路２４
のＰチャネルＭＯＳＦＥＴと同様の構造に形成し、さら
に各ＮチャネルＭＯＳＦＥＴ（Ｍ２、Ｍ４等）の構造を
ＣＭＯＳ制御回路２４のＮチャネルＭＯＳＦＥＴと同様
の構造に形成できる。したがって、製造時において、各
ＰチャネルＭＯＳＦＥＴおよびＮチャネルＭＯＳＦＥＴ
を夫々同一プロセスで形成することができる。また、従
来例で要していた高耐圧プロセスを省略でき、プロセス
コストを低減できる。
【００３１】さらに、制御装置２３やＩＣ２２内のＣＭ
ＯＳ制御回路２４のための電源ＶDDを昇圧回路２６への
供給電源として共用し、電圧駆動型パワーデバイス２１
への駆動電源の単電源としているので、各従来例のよう
に複数個の電源を使用する必要がなくなる。
ＯＳ制御回路２４のための電源ＶDDを昇圧回路２６への
供給電源として共用し、電圧駆動型パワーデバイス２１
への駆動電源の単電源としているので、各従来例のよう
に複数個の電源を使用する必要がなくなる。
【００３２】［第２の実施例］ ＜構成＞図４は本発明の第２の実施例の電圧駆動型半導
体素子の駆動回路を示す図である。なお、第１の実施例
と同一機能を有する部品については同一符号を付してい
る。本実施例の電圧駆動型半導体素子の駆動回路は、Ｉ
Ｃ２２内に、マイクロコンピュータチップ等の制御装置
２３の信号を直接入力するためのＣＭＯＳ制御回路２４
と、該ＣＭＯＳ制御回路２４からの信号に基づいて前記
電圧駆動型パワーデバイス２１への電源をオンオフ切り
換えするＣＭＯＳインバータ回路２５と、該ＣＭＯＳイ
ンバータ回路２５の出力電圧を昇圧する昇圧回路２６と
を備える点で、第１の実施例と同様であるが、本実施例
では前記昇圧回路２６のコンデンサＣ１の電位保持素子
としてダイオードＤ１を使用している点で第１の実施例
と異なる。該ダイオードＤ１のアノードは電源ＶDDのプ
ラス電極に接続され、Ｄ１のカソード（接続点）は、
コンデンサＣ１の他方の端子および第２のＰチャネルＭ
ＯＳＦＥＴ（Ｍ３）のソース・バックゲートに接続され
る。その他の構成は第１の実施例と同様である。
体素子の駆動回路を示す図である。なお、第１の実施例
と同一機能を有する部品については同一符号を付してい
る。本実施例の電圧駆動型半導体素子の駆動回路は、Ｉ
Ｃ２２内に、マイクロコンピュータチップ等の制御装置
２３の信号を直接入力するためのＣＭＯＳ制御回路２４
と、該ＣＭＯＳ制御回路２４からの信号に基づいて前記
電圧駆動型パワーデバイス２１への電源をオンオフ切り
換えするＣＭＯＳインバータ回路２５と、該ＣＭＯＳイ
ンバータ回路２５の出力電圧を昇圧する昇圧回路２６と
を備える点で、第１の実施例と同様であるが、本実施例
では前記昇圧回路２６のコンデンサＣ１の電位保持素子
としてダイオードＤ１を使用している点で第１の実施例
と異なる。該ダイオードＤ１のアノードは電源ＶDDのプ
ラス電極に接続され、Ｄ１のカソード（接続点）は、
コンデンサＣ１の他方の端子および第２のＰチャネルＭ
ＯＳＦＥＴ（Ｍ３）のソース・バックゲートに接続され
る。その他の構成は第１の実施例と同様である。
【００３３】＜動作＞上記構成の電圧駆動型半導体素子
の駆動回路の動作を説明する。第１の実施例と同様、図
３において、ａの期間では、ＣＭＯＳ制御回路２４から
の入力信号（ＩＮ）はＶDDで“Ｈ”レベルである。この
ときＭ１はオフ、Ｍ２はオンとなり接続点の電圧は０
Ｖとなる。そして、Ｃ１はＤ１を介してＶDDより充電さ
れる。ここでＤ１の順方向電圧降下をＶF とすると、接
続点の電圧は、ＶDD−ＶF となる。Ｍ３、Ｍ４のゲー
ト電圧はＶDDで、Ｍ３のソース・バックゲートが接続点
のＶDD−ＶF 、Ｍ４のソース・バックゲートが接続点
の０Ｖであるので、Ｍ３はオフ、Ｍ４はオンとなり、
出力（ＯＵＴ）は０Ｖとなる。
の駆動回路の動作を説明する。第１の実施例と同様、図
３において、ａの期間では、ＣＭＯＳ制御回路２４から
の入力信号（ＩＮ）はＶDDで“Ｈ”レベルである。この
ときＭ１はオフ、Ｍ２はオンとなり接続点の電圧は０
Ｖとなる。そして、Ｃ１はＤ１を介してＶDDより充電さ
れる。ここでＤ１の順方向電圧降下をＶF とすると、接
続点の電圧は、ＶDD−ＶF となる。Ｍ３、Ｍ４のゲー
ト電圧はＶDDで、Ｍ３のソース・バックゲートが接続点
のＶDD−ＶF 、Ｍ４のソース・バックゲートが接続点
の０Ｖであるので、Ｍ３はオフ、Ｍ４はオンとなり、
出力（ＯＵＴ）は０Ｖとなる。
【００３４】ｂの期間になると、ＣＭＯＳ制御回路２４
からの入力信号（ＩＮ）は０Ｖで“Ｌ”レベルである。
このときＭ１はオン、Ｍ２はオフとなり、接続点の電
圧はＶDDとなる。Ｃ１に充電されたＶDD−ＶF の電圧に
より、接続点の電圧がＶDDとなることで接続点の電
圧は上昇し、Ｄ１は逆バイアスとなるので、接続点の
電圧はＶDD＋ＶDD−ＶF ＝２ＶDD−ＶF となる。このと
きＭ３、Ｍ４は、ゲートがＶDDで、Ｍ３のソース・バッ
クゲートが接続点の２ＶDD−ＶF 、Ｍ４のソース・バ
ックゲートが接続点のＶDDであるので、Ｍ３はオン、
Ｍ４はオフとなり、電圧駆動型パワーデバイス２１への
出力（ＯＵＴ）は２ＶDD−ＶF となる。
からの入力信号（ＩＮ）は０Ｖで“Ｌ”レベルである。
このときＭ１はオン、Ｍ２はオフとなり、接続点の電
圧はＶDDとなる。Ｃ１に充電されたＶDD−ＶF の電圧に
より、接続点の電圧がＶDDとなることで接続点の電
圧は上昇し、Ｄ１は逆バイアスとなるので、接続点の
電圧はＶDD＋ＶDD−ＶF ＝２ＶDD−ＶF となる。このと
きＭ３、Ｍ４は、ゲートがＶDDで、Ｍ３のソース・バッ
クゲートが接続点の２ＶDD−ＶF 、Ｍ４のソース・バ
ックゲートが接続点のＶDDであるので、Ｍ３はオン、
Ｍ４はオフとなり、電圧駆動型パワーデバイス２１への
出力（ＯＵＴ）は２ＶDD−ＶF となる。
【００３５】一対のＰチャネルＭＯＳＦＥＴ（Ｍ１，Ｍ
３）のドレイン・ソース間、ゲート・ソース間に加わる
電圧は０から−ＶDDの電圧範囲で、一対のＮチャネルＭ
ＯＳＦＥＴ（Ｍ２，Ｍ４）のドレイン・ソース間、ゲー
ト・ソース間に加わる電圧は０からＶDDの電圧範囲、ダ
イオードＤ１、コンデンサＣ１の端子間にも加わる電圧
は０からＶDDの電圧範囲となる。したがって、Ｍ１，Ｍ
２，Ｍ３，Ｍ４の全てのＭＯＳＦＥＴ素子についてその
耐圧をＶDDと同程度に設定しても差し支えなく、しかも
電圧駆動型パワーデバイス２１への出力（ＯＵＴ）を２
ＶDD−ＶF と電源電圧ＶDDの約２倍の出力（ＯＵＴ）電
圧を得ることができる。
３）のドレイン・ソース間、ゲート・ソース間に加わる
電圧は０から−ＶDDの電圧範囲で、一対のＮチャネルＭ
ＯＳＦＥＴ（Ｍ２，Ｍ４）のドレイン・ソース間、ゲー
ト・ソース間に加わる電圧は０からＶDDの電圧範囲、ダ
イオードＤ１、コンデンサＣ１の端子間にも加わる電圧
は０からＶDDの電圧範囲となる。したがって、Ｍ１，Ｍ
２，Ｍ３，Ｍ４の全てのＭＯＳＦＥＴ素子についてその
耐圧をＶDDと同程度に設定しても差し支えなく、しかも
電圧駆動型パワーデバイス２１への出力（ＯＵＴ）を２
ＶDD−ＶF と電源電圧ＶDDの約２倍の出力（ＯＵＴ）電
圧を得ることができる。
【００３６】［変形例］ （１）上記実施例では、コンデンサＣ１をＭＯＳのゲー
トによって形成していたが、他の素子のみをＩＣで一体
的に形成し、コンデンサＣ１を外付け方式に接続しても
よい。この場合、さらにＩＣを小型化でき、ＩＣの規格
化に対応できる。
トによって形成していたが、他の素子のみをＩＣで一体
的に形成し、コンデンサＣ１を外付け方式に接続しても
よい。この場合、さらにＩＣを小型化でき、ＩＣの規格
化に対応できる。
【００３７】
【発明の効果】本発明請求項１および請求項４および請
求項５によると、昇圧回路を、出力波形が入力側からの
信号の波形に対して同相となり、かつ電源電圧を増圧し
て出力するよう構成しているので、入力制御用電源と同
じ電源を半導体素子駆動用に兼用しても十分に駆動が可
能となる。したがって、電源を一個で済ますことがで
き、従来例に比べて回路構成を簡単にできる。また、昇
圧用コンデンサと、コンデンサに並列接続されるＣＭＯ
Ｓと、昇圧時の昇圧電位保持用の電位保持素子とから昇
圧回路を構成し、ＣＭＯＳのＰチャネルＭＯＳＦＥＴお
よびＮチャネルＭＯＳＦＥＴの両ドレインの接続点を出
力端子とし、ＣＭＯＳのＰチャネルＭＯＳＦＥＴおよび
ＮチャネルＭＯＳＦＥＴの両ゲートを電源に接続し、コ
ンデンサの他端と電位保持素子との接続点を、ＣＭＯＳ
のＰチャネルＭＯＳＦＥＴのソース・バックゲートに接
続し、ＣＭＯＳのＮチャネルＭＯＳＦＥＴのソース・バ
ックゲートとコンデンサの一端を共に入力側に接続する
よう構成しているので、コンデンサの両端の電位差を保
持しようとする特性を利用して、出力端子の電位を電源
電圧より高くすることができる。この際、ＣＭＯＳはコ
ンデンサに並列に接続されているが、コンデンサはの両
端の電位差は電源電圧程度に止まるため、ＣＭＯＳのう
ちいずれがオフ状態となっても、印加電圧が電源電圧程
度に止まる。したがって、ＣＭＯＳの耐圧を電源電圧に
耐え得る程度に設定するだけでよく、ＣＭＯＳの面積を
小にでき、製造時に高耐圧プロセスを省略できるという
効果がある。
求項５によると、昇圧回路を、出力波形が入力側からの
信号の波形に対して同相となり、かつ電源電圧を増圧し
て出力するよう構成しているので、入力制御用電源と同
じ電源を半導体素子駆動用に兼用しても十分に駆動が可
能となる。したがって、電源を一個で済ますことがで
き、従来例に比べて回路構成を簡単にできる。また、昇
圧用コンデンサと、コンデンサに並列接続されるＣＭＯ
Ｓと、昇圧時の昇圧電位保持用の電位保持素子とから昇
圧回路を構成し、ＣＭＯＳのＰチャネルＭＯＳＦＥＴお
よびＮチャネルＭＯＳＦＥＴの両ドレインの接続点を出
力端子とし、ＣＭＯＳのＰチャネルＭＯＳＦＥＴおよび
ＮチャネルＭＯＳＦＥＴの両ゲートを電源に接続し、コ
ンデンサの他端と電位保持素子との接続点を、ＣＭＯＳ
のＰチャネルＭＯＳＦＥＴのソース・バックゲートに接
続し、ＣＭＯＳのＮチャネルＭＯＳＦＥＴのソース・バ
ックゲートとコンデンサの一端を共に入力側に接続する
よう構成しているので、コンデンサの両端の電位差を保
持しようとする特性を利用して、出力端子の電位を電源
電圧より高くすることができる。この際、ＣＭＯＳはコ
ンデンサに並列に接続されているが、コンデンサはの両
端の電位差は電源電圧程度に止まるため、ＣＭＯＳのう
ちいずれがオフ状態となっても、印加電圧が電源電圧程
度に止まる。したがって、ＣＭＯＳの耐圧を電源電圧に
耐え得る程度に設定するだけでよく、ＣＭＯＳの面積を
小にでき、製造時に高耐圧プロセスを省略できるという
効果がある。
【００３８】本発明請求項２、請求項６および請求項８
によると、各ＭＯＳＦＥＴをモノリシックに集積してい
るので、同様の構造のＭＯＳＦＥＴを同一の工程で形成
でき、製造作業を容易に行うことができるという効果が
ある。
によると、各ＭＯＳＦＥＴをモノリシックに集積してい
るので、同様の構造のＭＯＳＦＥＴを同一の工程で形成
でき、製造作業を容易に行うことができるという効果が
ある。
【００３９】本発明請求項３および請求項１０による
と、コンデンサを各ＭＯＳＦＥＴと同一基板上にモノリ
シックに集積しているので、コンデンサをも全ＭＯＳＦ
ＥＴと同一の工程でモノリシックに形成でき、製造作業
を容易に行うことができるという効果がある。
と、コンデンサを各ＭＯＳＦＥＴと同一基板上にモノリ
シックに集積しているので、コンデンサをも全ＭＯＳＦ
ＥＴと同一の工程でモノリシックに形成でき、製造作業
を容易に行うことができるという効果がある。
【００４０】本発明請求項５によると、コンデンサ、第
２のＣＭＯＳおよび電位保持素子を備える昇圧回路の入
力側にインバータ切換用の第１のＣＭＯＳを接続し、第
１のＣＭＯＳの第１のＮチャネルＭＯＳＦＥＴのソース
・バックゲートをグランド接続し、第１のＣＭＯＳの両
ＭＯＳＦＥＴの両ドレインの接続点を昇圧回路の第２の
ＣＭＯＳの第２のＮチャネルＭＯＳＦＥＴのソース・バ
ックゲートとコンデンサの一端に接続し、第１のＰチャ
ネルＭＯＳＦＥＴのソース・バックゲートを電位保持素
子と電源との接続点に接続しているので、昇圧回路で倍
増する電圧を一対のＣＭＯＳで受けることができ、各Ｃ
ＭＯＳへの印加電圧が減る。したがって、各ＣＭＯＳの
耐圧を電源電圧に耐え得る程度に設定するだけでよく、
ＣＭＯＳの面積を小にでき、製造時に高耐圧プロセスを
省略できるという効果がある。
２のＣＭＯＳおよび電位保持素子を備える昇圧回路の入
力側にインバータ切換用の第１のＣＭＯＳを接続し、第
１のＣＭＯＳの第１のＮチャネルＭＯＳＦＥＴのソース
・バックゲートをグランド接続し、第１のＣＭＯＳの両
ＭＯＳＦＥＴの両ドレインの接続点を昇圧回路の第２の
ＣＭＯＳの第２のＮチャネルＭＯＳＦＥＴのソース・バ
ックゲートとコンデンサの一端に接続し、第１のＰチャ
ネルＭＯＳＦＥＴのソース・バックゲートを電位保持素
子と電源との接続点に接続しているので、昇圧回路で倍
増する電圧を一対のＣＭＯＳで受けることができ、各Ｃ
ＭＯＳへの印加電圧が減る。したがって、各ＣＭＯＳの
耐圧を電源電圧に耐え得る程度に設定するだけでよく、
ＣＭＯＳの面積を小にでき、製造時に高耐圧プロセスを
省略できるという効果がある。
【００４１】本発明請求項７および請求項９によると、
各ＭＯＳＦＥＴの耐圧を同程度に設定しているので、複
数のＭＯＳＦＥＴを同一の構造で形成できる。すなわ
ち、特定のＭＯＳＦＥＴのみについて高耐圧化のための
処理を行わずに済み、製造時に高耐圧プロセスを省略で
きるという効果がある。
各ＭＯＳＦＥＴの耐圧を同程度に設定しているので、複
数のＭＯＳＦＥＴを同一の構造で形成できる。すなわ
ち、特定のＭＯＳＦＥＴのみについて高耐圧化のための
処理を行わずに済み、製造時に高耐圧プロセスを省略で
きるという効果がある。
【図１】本発明の第１の実施例における電圧駆動型半導
体素子の駆動回路を示す回路図である。
体素子の駆動回路を示す回路図である。
【図２】本発明の第１の実施例における電圧駆動型半導
体素子の駆動回路を示す断面図である。
体素子の駆動回路を示す断面図である。
【図３】本発明の第１の実施例における電圧駆動型半導
体素子の駆動回路の各部の電圧を示すタイミングチャー
トである。
体素子の駆動回路の各部の電圧を示すタイミングチャー
トである。
【図４】本発明の第２の実施例における電圧駆動型半導
体素子の駆動回路を示す回路図である。
体素子の駆動回路を示す回路図である。
【図５】第１の従来例の電圧駆動型半導体素子の駆動回
路を示す回路図である。
路を示す回路図である。
【図６】第２の従来例の電圧駆動型半導体素子の駆動回
路を示す回路図である。
路を示す回路図である。
２１ 圧駆動型半導体素子 ２４ ＣＭＯＳ制御回路 ２５ 第１のＣＭＯＳ ２６ 昇圧回路 ２７ 第２のＣＭＯＳ Ｍ１ 第１のＰチャネルＭＯＳＦＥＴ Ｍ２ 第１のＮチャネルＭＯＳＦＥＴ Ｍ３ 第２のＰチャネルＭＯＳＦＥＴ Ｍ４ 第２のＮチャネルＭＯＳＦＥＴ Ｃ１ コンデンサ ＶDD 電源 ＭＳ 電位保持素子 Ｄ１ 電位保持素子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/56 // Ｈ０３Ｋ 5/02 Ｃ
Claims (10)
- 【請求項１】 出力波形が入力側からの信号の波形に対
して同相となり、かつ電源電圧を増圧して出力するもの
であって、 一端で受ける入力信号に基づいて他端を昇圧するコンデ
ンサと、 該コンデンサに並列に接続されるＣＭＯＳと、 昇圧時に前記コンデンサの他端と電源との間で逆流を防
止し前記コンデンサの他端の昇圧電位を保持する電位保
持素子とを備え、 前記ＣＭＯＳはＰチャネルＭＯＳＦＥＴおよびＮチャネ
ルＭＯＳＦＥＴから構成され、 該ＣＭＯＳのＰチャネルＭＯＳＦＥＴおよびＮチャネル
ＭＯＳＦＥＴの両ドレインは互いに接続されかつ外部へ
の出力端子とされ、 該ＣＭＯＳのＰチャネルＭＯＳＦＥＴおよびＮチャネル
ＭＯＳＦＥＴの両ゲートは前記電源に接続され、 前記コンデンサの他端と前記電位保持素子との接続点
は、前記ＣＭＯＳのＰチャネルＭＯＳＦＥＴのソース・
バックゲートに接続され、 前記ＣＭＯＳのＮチャネルＭＯＳＦＥＴのソース・バッ
クゲートと前記コンデンサの一端は共に入力側に接続さ
れる昇圧回路。 - 【請求項２】 前記各ＭＯＳＦＥＴはモノリシックに集
積される、請求項１記載の昇圧回路。 - 【請求項３】 前記コンデンサは各ＭＯＳＦＥＴと同一
基板上にモノリシックに集積される、請求項２記載の昇
圧回路。 - 【請求項４】 入力信号に対応して電圧駆動型半導体素
子をオンオフ駆動するものであって、 前記電圧駆動型半導体素子への出力波形が入力側からの
信号の波形に対して同相となり、かつ電源電圧を増圧し
て前記電圧駆動型半導体素子へ出力する昇圧回路を備
え、 前記昇圧回路は、 一端で受ける入力信号に基づいて他端を昇圧するコンデ
ンサと、 該コンデンサに並列に接続されるＣＭＯＳと、 昇圧時に前記コンデンサの他端と電源との間で逆流を防
止し前記コンデンサの他端の昇圧電位を保持する電位保
持素子とを備え、 前記ＣＭＯＳはＰチャネルＭＯＳＦＥＴおよびＮチャネ
ルＭＯＳＦＥＴから構成され、 該ＣＭＯＳのＰチャネルＭＯＳＦＥＴおよびＮチャネル
ＭＯＳＦＥＴの両ドレインは互いに接続されかつ前記電
圧駆動型半導体素子への出力端子とされ、 該ＣＭＯＳのＰチャネルＭＯＳＦＥＴおよびＮチャネル
ＭＯＳＦＥＴの両ゲートは前記電源に接続され、 前記コンデンサの他端と前記電位保持素子との接続点
は、前記ＣＭＯＳのＰチャネルＭＯＳＦＥＴのソース・
バックゲートに接続され、 前記ＣＭＯＳのＮチャネルＭＯＳＦＥＴのソース・バッ
クゲートと前記コンデンサの一端は共に入力側に接続さ
れる電圧駆動型半導体素子の駆動回路。 - 【請求項５】 入力信号に対応して電圧駆動型半導体素
子をオンオフ駆動するものであって、 前記電圧駆動型半導体素子への出力波形が入力側からの
信号の波形に対して同相となり、かつ電源電圧を増圧し
て前記電圧駆動型半導体素子へ出力する昇圧回路と、 前記昇圧回路の入力側に接続されるインバータ切換用の
第１のＣＭＯＳとを備え、 該第１のＣＭＯＳは第１のＰチャネルＭＯＳＦＥＴおよ
び第１のＮチャネルＭＯＳＦＥＴから構成され、 前記第１のＰチャネルＭＯＳＦＥＴおよび前記第１のＮ
チャネルＭＯＳＦＥＴの両ドレインは互いに接続され、 前記第１のＰチャネルＭＯＳＦＥＴおよび前記第１のＮ
チャネルＭＯＳＦＥＴの両ゲートは入力側に接続され、 前記第１のＮチャネルＭＯＳＦＥＴのソース・バックゲ
ートはグランド接続され、 前記昇圧回路は、 一端で受ける入力信号に基づいて他端を昇圧するコンデ
ンサと、 該コンデンサに並列に接続される第２のＣＭＯＳと、 昇圧時に前記コンデンサの他端と電源との間で逆流を防
止し前記コンデンサの他端の昇圧電位を保持する電位保
持素子とを備え、 前記第２のＣＭＯＳは第２のＰチャネルＭＯＳＦＥＴお
よび第２のＮチャネルＭＯＳＦＥＴから構成され、 前記第２のＰチャネルＭＯＳＦＥＴおよび前記第２のＮ
チャネルＭＯＳＦＥＴの両ドレインは互いに接続されか
つ前記電圧駆動型半導体素子への出力端子とされ、 前記第２のＰチャネルＭＯＳＦＥＴおよび前記第２のＮ
チャネルＭＯＳＦＥＴの両ゲートは前記電源に接続さ
れ、 前記コンデンサの他端と前記電位保持素子との接続点
は、前記第２のＰチャネルＭＯＳＦＥＴのソース・バッ
クゲートに接続され、 前記第２のＮチャネルＭＯＳＦＥＴのソース・バックゲ
ートと前記コンデンサの一端は共に前記第１のＣＭＯＳ
の両ＭＯＳＦＥＴの両ドレインに接続され、 前記電位保持素子と前記電源との接続点は、前記第１の
ＰチャネルＭＯＳＦＥＴのソース・バックゲートに接続
される電圧駆動型半導体素子の駆動回路。 - 【請求項６】 少なくとも前記第１のＣＭＯＳおよび前
記昇圧回路の各ＭＯＳＦＥＴはモノリシックに集積され
る、請求項５記載の電圧駆動型半導体素子の駆動回路。 - 【請求項７】 前記第１のＣＭＯＳおよび前記昇圧回路
の各ＭＯＳＦＥＴの耐圧は同程度に設定される、請求項
６記載の電圧駆動型半導体素子の駆動回路。 - 【請求項８】 前記第１のＰチャネルＭＯＳＦＥＴおよ
び前記第１のＮチャネルＭＯＳＦＥＴの両ゲートは、信
号入力用制御回路に接続され、 少なくとも前記ＣＭＯＳ制御回路、前記第１のＣＭＯＳ
および前記昇圧回路の各ＭＯＳＦＥＴはモノリシックに
集積される、請求項５記載の電圧駆動型半導体素子の駆
動回路。 - 【請求項９】 前記信号入力用制御回路は一対のＭＯＳ
ＦＥＴを有するＣＭＯＳ制御回路を備え、 前記ＣＭＯＳ制御回路、前記第１のＣＭＯＳおよび前記
昇圧回路の各ＭＯＳＦＥＴの耐圧は同程度に設定され
る、請求項８記載の電圧駆動型半導体素子の駆動回路。 - 【請求項１０】 前記昇圧回路のコンデンサは各ＭＯＳ
ＦＥＴと同一基板上にモノリシックに集積される、請求
項７または請求項９記載の電圧駆動型半導体素子の駆動
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6038417A JPH07249740A (ja) | 1994-03-09 | 1994-03-09 | 昇圧回路およびこれを利用した電圧駆動型半導体素子の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6038417A JPH07249740A (ja) | 1994-03-09 | 1994-03-09 | 昇圧回路およびこれを利用した電圧駆動型半導体素子の駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249740A true JPH07249740A (ja) | 1995-09-26 |
Family
ID=12524743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6038417A Pending JPH07249740A (ja) | 1994-03-09 | 1994-03-09 | 昇圧回路およびこれを利用した電圧駆動型半導体素子の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249740A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015520537A (ja) * | 2012-04-04 | 2015-07-16 | クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． | 高電圧ドライバ |
| JP2020014146A (ja) * | 2018-07-19 | 2020-01-23 | 株式会社半導体エネルギー研究所 | レベルシフタ回路、半導体装置、および電子機器 |
-
1994
- 1994-03-09 JP JP6038417A patent/JPH07249740A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015520537A (ja) * | 2012-04-04 | 2015-07-16 | クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． | 高電圧ドライバ |
| JP2020014146A (ja) * | 2018-07-19 | 2020-01-23 | 株式会社半導体エネルギー研究所 | レベルシフタ回路、半導体装置、および電子機器 |
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