JPH1012823A - ２電源型集積回路 - Google Patents
２電源型集積回路Info
- Publication number
- JPH1012823A JPH1012823A JP8161631A JP16163196A JPH1012823A JP H1012823 A JPH1012823 A JP H1012823A JP 8161631 A JP8161631 A JP 8161631A JP 16163196 A JP16163196 A JP 16163196A JP H1012823 A JPH1012823 A JP H1012823A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- voltage
- supply terminal
- potential
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/01855—Interface arrangements synchronous, i.e. using clock signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】過電流による素子破壊を防止する。
【解決手段】接地端子GND と、３．３Ｖが端子GND との
間に印加される電源端子VCC と、２．５Ｖが端子GND と
の間に印加される電源端子VCCQと、端子VCC に接続され
るＮ型半導体基板80と、基板80内に形成され端子GND に
接続されるＰ型ウェル領域90と、基板80内およびウェル
領域90内に形成され３．３Ｖで動作するよう接続される
ＣＭＯＳトランジスタ52,54 を含み、３．３Ｖの電圧振
幅の論理信号を発生する論理処理部50と、基板80内およ
びウェル領域90内に形成され２．５Ｖで動作するよう接
続されるＣＭＯＳトランジスタ62,64 を含み、論理処理
部50からの論理信号を２．５Ｖの電圧振幅に変換する電
圧振幅変換部60と、端子VCCQおよび変換部60間に接続さ
れ、３．３Ｖの印加に伴って端子VCC の電位が立ち上が
った後に端子VCCQの電位を変換部60に供給するスイッチ
ング部70を設ける。
間に印加される電源端子VCC と、２．５Ｖが端子GND と
の間に印加される電源端子VCCQと、端子VCC に接続され
るＮ型半導体基板80と、基板80内に形成され端子GND に
接続されるＰ型ウェル領域90と、基板80内およびウェル
領域90内に形成され３．３Ｖで動作するよう接続される
ＣＭＯＳトランジスタ52,54 を含み、３．３Ｖの電圧振
幅の論理信号を発生する論理処理部50と、基板80内およ
びウェル領域90内に形成され２．５Ｖで動作するよう接
続されるＣＭＯＳトランジスタ62,64 を含み、論理処理
部50からの論理信号を２．５Ｖの電圧振幅に変換する電
圧振幅変換部60と、端子VCCQおよび変換部60間に接続さ
れ、３．３Ｖの印加に伴って端子VCC の電位が立ち上が
った後に端子VCCQの電位を変換部60に供給するスイッチ
ング部70を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は一般に論理信号の電
圧振幅を変換して出力する２電源型集積回路に関し、特
にＮ型半導体基板を用いて形成される２電源型集積回路
に関する。
圧振幅を変換して出力する２電源型集積回路に関し、特
にＮ型半導体基板を用いて形成される２電源型集積回路
に関する。
【０００２】
【従来の技術】コンピュータ機器の分野では、３．３Ｖ
の電圧振幅で論理信号を処理する集積回路が広く利用さ
れている。近年では、省電力化のために論理信号を３．
３Ｖより低い電圧振幅で処理する集積回路も開発される
ようになった。２電源型集積回路は３．３Ｖの電圧振幅
で論理信号を発生し、この論理信号の電圧振幅を例えば
３．３Ｖから２．５Ｖに変換して出力するために用いら
れる。
の電圧振幅で論理信号を処理する集積回路が広く利用さ
れている。近年では、省電力化のために論理信号を３．
３Ｖより低い電圧振幅で処理する集積回路も開発される
ようになった。２電源型集積回路は３．３Ｖの電圧振幅
で論理信号を発生し、この論理信号の電圧振幅を例えば
３．３Ｖから２．５Ｖに変換して出力するために用いら
れる。
【０００３】従来の２電源型集積回路は、図５に示すよ
うにＰ型半導体基板１０を用いて形成される。この集積
回路では、論理処理部１が３．３Ｖの電圧振幅で論理信
号を発生し、電圧振幅変換部２が論理処理部１から供給
される論理信号の電圧振幅を３．３Ｖから２．５Ｖに変
換して出力する。論理処理部１は例えばＮ型ウェルＮＷ
１内に形成されるＰチャネルＭＯＳトランジスタＴＰお
よび半導体基板１０内に形成されるＮチャネルＭＯＳト
ランジスタＴＮを３．３Ｖの電源電圧で動作するよう接
続したＣＭＯＳインバータである。電圧振幅変換部２は
例えばＮ型ウェルＮＷ２内に形成されるＰチャネルＭＯ
ＳトランジスタＴＰおよび半導体基板１０内に形成され
るＮチャネルＭＯＳトランジスタＴＮを２．５Ｖの電源
電圧で動作するよう接続したＣＭＯＳインバータであ
る。半導体基板１０は接地端子ＧＮＤ（＝０Ｖ）にＰ+
型コンタクト領域Ｃ０を介して接続され、ウェルＮＷ１
は電源端子ＶＣＣ（＝３．３Ｖ）にＮ+ 型コンタクト領
域Ｃ１を介して接続され、ウェルＮＷ２は電源端子ＶＣ
ＣＱ（＝２．５Ｖ）にＮ+ 型コンタクト領域Ｃ２を介し
て接続される。
うにＰ型半導体基板１０を用いて形成される。この集積
回路では、論理処理部１が３．３Ｖの電圧振幅で論理信
号を発生し、電圧振幅変換部２が論理処理部１から供給
される論理信号の電圧振幅を３．３Ｖから２．５Ｖに変
換して出力する。論理処理部１は例えばＮ型ウェルＮＷ
１内に形成されるＰチャネルＭＯＳトランジスタＴＰお
よび半導体基板１０内に形成されるＮチャネルＭＯＳト
ランジスタＴＮを３．３Ｖの電源電圧で動作するよう接
続したＣＭＯＳインバータである。電圧振幅変換部２は
例えばＮ型ウェルＮＷ２内に形成されるＰチャネルＭＯ
ＳトランジスタＴＰおよび半導体基板１０内に形成され
るＮチャネルＭＯＳトランジスタＴＮを２．５Ｖの電源
電圧で動作するよう接続したＣＭＯＳインバータであ
る。半導体基板１０は接地端子ＧＮＤ（＝０Ｖ）にＰ+
型コンタクト領域Ｃ０を介して接続され、ウェルＮＷ１
は電源端子ＶＣＣ（＝３．３Ｖ）にＮ+ 型コンタクト領
域Ｃ１を介して接続され、ウェルＮＷ２は電源端子ＶＣ
ＣＱ（＝２．５Ｖ）にＮ+ 型コンタクト領域Ｃ２を介し
て接続される。
【０００４】ところで、Ｎ型半導体基板２０を用いて上
述の２電源型集積回路を形成する場合、電圧振幅変換部
２は図６に示すようにＰチャネルＭＯＳトランジスタＴ
ＰをＮ型半導体基板２０内に形成し、ＮチャネルＭＯＳ
トランジスタＴＮをＰ型ウェルＰＷ内に形成し、半導体
基板２０をＮ+ 型コンタクト領域Ｃ２を介して電源端子
ＶＣＣＱ（＝２．５Ｖ）に接続することにより図５のそ
れと等価となる。
述の２電源型集積回路を形成する場合、電圧振幅変換部
２は図６に示すようにＰチャネルＭＯＳトランジスタＴ
ＰをＮ型半導体基板２０内に形成し、ＮチャネルＭＯＳ
トランジスタＴＮをＰ型ウェルＰＷ内に形成し、半導体
基板２０をＮ+ 型コンタクト領域Ｃ２を介して電源端子
ＶＣＣＱ（＝２．５Ｖ）に接続することにより図５のそ
れと等価となる。
【０００５】
【発明が解決しようとする課題】しかし、論理処理部１
の安定な動作を優先させれば、半導体基板２０をＮ+ 型
コンタクト領域Ｃ１を介して電源端子ＶＣＣ（＝３．３
Ｖ）に接続し、Ｎ+ 型コンタクト領域Ｃ２を電源端子Ｖ
ＣＣＱから電気的に分離しなくてはならない。この分離
は、図２に示すようにＰチャネルＭＯＳトランジスタＴ
ＰのＰ+ 型ソース領域とＮ型半導体基板２０と間のＰＮ
接合により形成されるダイオードＤを確実に逆バイアス
することを難しくする。すなわち、ダイオードＤを逆バ
イアスするには、電源端子ＶＣＣ（＝３．３Ｖ）の電位
が電源端子ＶＣＣＱ（＝２．５Ｖ）の電位よりも先にま
たはこれと同時に立ち上がる必要がある。もし電源端子
ＶＣＣの電位が電源端子ＶＣＣＱの電位よりも遅れて立
ち上がると、ダイオードＤが一時的に順バイアスされ、
過大な順方向電流がダイオードＤおよびこのダイオード
Ｄと電源端子ＶＣＣおよびＶＣＣＱとを結ぶ電流路に流
れる。この電流は、さらに回路ボード上で電源端子ＶＣ
ＣおよびＶＣＣＱと外部の電源装置とを結ぶ電流路にも
流れ、この回路ボードに装着された他の集積回路に影響
を与える。あるいは、ダイオードＤに流れる過大な順方
向電流による素子破壊が発生する可能性がある。
の安定な動作を優先させれば、半導体基板２０をＮ+ 型
コンタクト領域Ｃ１を介して電源端子ＶＣＣ（＝３．３
Ｖ）に接続し、Ｎ+ 型コンタクト領域Ｃ２を電源端子Ｖ
ＣＣＱから電気的に分離しなくてはならない。この分離
は、図２に示すようにＰチャネルＭＯＳトランジスタＴ
ＰのＰ+ 型ソース領域とＮ型半導体基板２０と間のＰＮ
接合により形成されるダイオードＤを確実に逆バイアス
することを難しくする。すなわち、ダイオードＤを逆バ
イアスするには、電源端子ＶＣＣ（＝３．３Ｖ）の電位
が電源端子ＶＣＣＱ（＝２．５Ｖ）の電位よりも先にま
たはこれと同時に立ち上がる必要がある。もし電源端子
ＶＣＣの電位が電源端子ＶＣＣＱの電位よりも遅れて立
ち上がると、ダイオードＤが一時的に順バイアスされ、
過大な順方向電流がダイオードＤおよびこのダイオード
Ｄと電源端子ＶＣＣおよびＶＣＣＱとを結ぶ電流路に流
れる。この電流は、さらに回路ボード上で電源端子ＶＣ
ＣおよびＶＣＣＱと外部の電源装置とを結ぶ電流路にも
流れ、この回路ボードに装着された他の集積回路に影響
を与える。あるいは、ダイオードＤに流れる過大な順方
向電流による素子破壊が発生する可能性がある。
【０００６】本発明の目的は、Ｎ型半導体基板上で安定
に動作する２電源型集積回路を提供することにある。
に動作する２電源型集積回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明によれば、基準電
位端子と、第１電源電圧が基準電位端子との間に印加さ
れる第１電源端子と、第１電源電圧よりも低い第２電源
電圧が基準電位端子との間に印加される第２電源端子
と、第１電源端子に接続されるＮ型半導体基板と、Ｎ型
半導体基板内に形成され基準電位端子に接続されるＰ型
ウェル領域と、Ｎ型半導体基板内およびＰ型ウェル領域
内に形成され第１電源電圧で動作するよう接続されるＣ
ＭＯＳトランジスタを含み、第１電源電圧に対応する電
圧振幅の論理信号を発生する論理処理部と、Ｎ型半導体
基板内およびＰ型ウェル領域内に形成され第２電源電圧
で動作するよう接続されるＣＭＯＳトランジスタを含
み、論理処理部からの論理信号を第２電源電圧に対応す
る電圧振幅に変換する電圧振幅変換部と、第２電源端子
および電圧振幅変換部間に接続され、第１電源電圧の印
加に伴って第１電源端子の電位が立ち上がった後に第２
電源端子の電位を電圧振幅変換部に供給するスイッチン
グ手段とを備える２電源型集積回路が提供される。
位端子と、第１電源電圧が基準電位端子との間に印加さ
れる第１電源端子と、第１電源電圧よりも低い第２電源
電圧が基準電位端子との間に印加される第２電源端子
と、第１電源端子に接続されるＮ型半導体基板と、Ｎ型
半導体基板内に形成され基準電位端子に接続されるＰ型
ウェル領域と、Ｎ型半導体基板内およびＰ型ウェル領域
内に形成され第１電源電圧で動作するよう接続されるＣ
ＭＯＳトランジスタを含み、第１電源電圧に対応する電
圧振幅の論理信号を発生する論理処理部と、Ｎ型半導体
基板内およびＰ型ウェル領域内に形成され第２電源電圧
で動作するよう接続されるＣＭＯＳトランジスタを含
み、論理処理部からの論理信号を第２電源電圧に対応す
る電圧振幅に変換する電圧振幅変換部と、第２電源端子
および電圧振幅変換部間に接続され、第１電源電圧の印
加に伴って第１電源端子の電位が立ち上がった後に第２
電源端子の電位を電圧振幅変換部に供給するスイッチン
グ手段とを備える２電源型集積回路が提供される。
【０００８】この２電源型集積回路によれば、スイッチ
ング手段は第１電源電圧の印加により第１電源端子の電
位が立ち上がるまで第２電源端子の電位を電圧振幅変換
部に供給しない。このため、たとえ第１電源端子の電位
が第２電源端子の電位よりも遅れて立ち上がったとして
も、ＣＭＯＳトランジスタを構成するＰチャネルトラン
ジスタとＮ型半導体基板と間に存在するＰＮ接合からな
るダイオードに過大な順方向電流が流れることがない。
従って、Ｎ型半導体基板を用いて形成される２電源型集
積回路の過電流による素子破壊を防止することができ
る。
ング手段は第１電源電圧の印加により第１電源端子の電
位が立ち上がるまで第２電源端子の電位を電圧振幅変換
部に供給しない。このため、たとえ第１電源端子の電位
が第２電源端子の電位よりも遅れて立ち上がったとして
も、ＣＭＯＳトランジスタを構成するＰチャネルトラン
ジスタとＮ型半導体基板と間に存在するＰＮ接合からな
るダイオードに過大な順方向電流が流れることがない。
従って、Ｎ型半導体基板を用いて形成される２電源型集
積回路の過電流による素子破壊を防止することができ
る。
【０００９】
【発明の実施の形態】以下、本発明の一実施例に係る２
電源型集積回路を図面を参照して説明する。
電源型集積回路を図面を参照して説明する。
【００１０】図１はこの２電源型集積回路の回路構成を
示し、図２はこの２電源型集積回路の断面構造を部分的
に示す。この２電源型集積回路は接地端子ＧＮＤ、電源
端子ＶＣＣ、電源端子ＶＣＣＱ、論理処理部５０、およ
び電圧振幅変換部６０を有する。接地端子ＧＮＤは０Ｖ
の基準電位に設定され、３．３Ｖの第１電源電圧が電源
端子ＶＣＣおよび接地端子ＧＮＤ間に印加され、３．３
Ｖよりも低い２．５Ｖの第２電源電圧が接地端子ＧＮＤ
との間に印加される。論理処理部５０は３．３Ｖの第１
電源電圧に対応する電圧振幅の論理信号を発生する。電
圧振幅変換部６０は論理処理部５０からの論理信号を
２．５Ｖの第２電源電圧に対応する電圧振幅に変換して
出力する。２電源型集積回路はさらに電源端子ＶＣＣＱ
および電圧振幅変換部６０間に接続されるスイッチング
部７０を有する。スイッチング部７０は電源端子ＶＣＣ
の電位の立ち上がり後に電源端子ＶＣＣＱの電位を電圧
振幅変換部６０に供給する。
示し、図２はこの２電源型集積回路の断面構造を部分的
に示す。この２電源型集積回路は接地端子ＧＮＤ、電源
端子ＶＣＣ、電源端子ＶＣＣＱ、論理処理部５０、およ
び電圧振幅変換部６０を有する。接地端子ＧＮＤは０Ｖ
の基準電位に設定され、３．３Ｖの第１電源電圧が電源
端子ＶＣＣおよび接地端子ＧＮＤ間に印加され、３．３
Ｖよりも低い２．５Ｖの第２電源電圧が接地端子ＧＮＤ
との間に印加される。論理処理部５０は３．３Ｖの第１
電源電圧に対応する電圧振幅の論理信号を発生する。電
圧振幅変換部６０は論理処理部５０からの論理信号を
２．５Ｖの第２電源電圧に対応する電圧振幅に変換して
出力する。２電源型集積回路はさらに電源端子ＶＣＣＱ
および電圧振幅変換部６０間に接続されるスイッチング
部７０を有する。スイッチング部７０は電源端子ＶＣＣ
の電位の立ち上がり後に電源端子ＶＣＣＱの電位を電圧
振幅変換部６０に供給する。
【００１１】図２に示すように、この２電源型集積回路
はＮ型半導体基板８０を用いて形成される。このＮ型半
導体基板８０はこの半導体基板８０の一表面内に形成さ
れる複数のＰ型ウェル９０を有する。Ｎ型半導体基板８
０は複数のＮ+ 型コンタクト領域Ｃ１を介して電源端子
ＶＣＣに接続され、これらＰ型ウェル９０はそれぞれ複
数のＰ+ 型コンタクト領域Ｃ０を介して接地端子ＧＮＤ
に接続される。論理処理部５０はＮ型半導体基板８０内
に形成されるＰチャネルＭＯＳトランジスタ５２および
Ｐ型ウェル９０内に形成されるＮチャネルＭＯＳトラン
ジスタ５４を含む。電圧振幅変換部８０はＮ型半導体基
板８０内に形成されるＰチャネルＭＯＳトランジスタ６
２およびＰ型ウェル９０内に形成されるＮチャネルＭＯ
Ｓトランジスタ６４で構成される。ＭＯＳトランジスタ
５２および５４は３．３Ｖの第１電源電圧で動作するＣ
ＭＯＳインバータとして互いに接続され、ＭＯＳトラン
ジスタ６２および６４は２．５Ｖの第２電源電圧で動作
するＣＭＯＳインバータとして互いに接続される。ＭＯ
Ｓトランジスタ５２および５４のドレインは互いに接続
され、ＭＯＳトランジスタ６２および６４のゲートに共
通に接続される。ＭＯＳトランジスタ６２および６４の
ドレインは２．５Ｖの電圧振幅で論理信号を処理する外
部回路を接続するための信号出力端子ＯＵＴに接続され
る。
はＮ型半導体基板８０を用いて形成される。このＮ型半
導体基板８０はこの半導体基板８０の一表面内に形成さ
れる複数のＰ型ウェル９０を有する。Ｎ型半導体基板８
０は複数のＮ+ 型コンタクト領域Ｃ１を介して電源端子
ＶＣＣに接続され、これらＰ型ウェル９０はそれぞれ複
数のＰ+ 型コンタクト領域Ｃ０を介して接地端子ＧＮＤ
に接続される。論理処理部５０はＮ型半導体基板８０内
に形成されるＰチャネルＭＯＳトランジスタ５２および
Ｐ型ウェル９０内に形成されるＮチャネルＭＯＳトラン
ジスタ５４を含む。電圧振幅変換部８０はＮ型半導体基
板８０内に形成されるＰチャネルＭＯＳトランジスタ６
２およびＰ型ウェル９０内に形成されるＮチャネルＭＯ
Ｓトランジスタ６４で構成される。ＭＯＳトランジスタ
５２および５４は３．３Ｖの第１電源電圧で動作するＣ
ＭＯＳインバータとして互いに接続され、ＭＯＳトラン
ジスタ６２および６４は２．５Ｖの第２電源電圧で動作
するＣＭＯＳインバータとして互いに接続される。ＭＯ
Ｓトランジスタ５２および５４のドレインは互いに接続
され、ＭＯＳトランジスタ６２および６４のゲートに共
通に接続される。ＭＯＳトランジスタ６２および６４の
ドレインは２．５Ｖの電圧振幅で論理信号を処理する外
部回路を接続するための信号出力端子ＯＵＴに接続され
る。
【００１２】スイッチング部７０はＰ型ウェル９０内に
形成されるＮチャネルＭＯＳトランジスタ７２と、第１
電源電圧の印加に伴ってこの第１電源電圧を第２電源電
圧の少なくとも２倍の５Ｖまで昇圧しゲート電圧として
ＮチャネルＭＯＳトランジスタ７２に供給する昇圧回路
７４とを含む。ＭＯＳトランジスタ７２のカレントパス
は一端において電源端子ＶＣＣＱに接続され、他端にお
いてＭＯＳトランジスタ６２のカレントパスおよびＭＯ
Ｓトランジスタ６４のカレントパスを順番に介して接地
端子ＧＮＤに接続される。
形成されるＮチャネルＭＯＳトランジスタ７２と、第１
電源電圧の印加に伴ってこの第１電源電圧を第２電源電
圧の少なくとも２倍の５Ｖまで昇圧しゲート電圧として
ＮチャネルＭＯＳトランジスタ７２に供給する昇圧回路
７４とを含む。ＭＯＳトランジスタ７２のカレントパス
は一端において電源端子ＶＣＣＱに接続され、他端にお
いてＭＯＳトランジスタ６２のカレントパスおよびＭＯ
Ｓトランジスタ６４のカレントパスを順番に介して接地
端子ＧＮＤに接続される。
【００１３】昇圧回路７４は、例えばＮチャネルＭＯＳ
トランジスタ７４Ａおよび７４Ｂ、キャパシタ７４Ｃお
よび７４Ｄ、ＣＭＯＳインバータ７４Ｅ、並びにパルス
発振器７４Ｆで構成される。電源端子ＶＣＣはＭＯＳト
ランジスタ７４Ａのソースに接続され、ＭＯＳトランジ
スタ７４ＡのドレインはＭＯＳトランジスタ７４Ｂのソ
ースに接続され、ＭＯＳトランジスタ７４Ｂのドレイン
はＭＯＳトランジスタ７２のゲートに接続される。これ
らＭＯＳトランジスタ７４Ａおよび７４Ｂの各ゲートは
自身のソースに接続される。パルス発振器７４Ｆは所定
周波数のクロックパルスを発生し、これをインバータ７
４Ｅの入力端に供給する。キャパシタ７４Ｃはインバー
タ７４Ｅの出力端とＭＯＳトランジスタ７４Ａおよび７
４Ｂの接続点間に接続される。キャパシタ７４ＤはＭＯ
Ｓトランジスタ７４Ｂのドレインと接地端子ＧＮＤ間に
接続される。尚、パルス発振器７４Ｆは、２電源型集積
回路の外部で発生されたクロックパルスを受け取る入力
パッドに置き換えてもよい。
トランジスタ７４Ａおよび７４Ｂ、キャパシタ７４Ｃお
よび７４Ｄ、ＣＭＯＳインバータ７４Ｅ、並びにパルス
発振器７４Ｆで構成される。電源端子ＶＣＣはＭＯＳト
ランジスタ７４Ａのソースに接続され、ＭＯＳトランジ
スタ７４ＡのドレインはＭＯＳトランジスタ７４Ｂのソ
ースに接続され、ＭＯＳトランジスタ７４Ｂのドレイン
はＭＯＳトランジスタ７２のゲートに接続される。これ
らＭＯＳトランジスタ７４Ａおよび７４Ｂの各ゲートは
自身のソースに接続される。パルス発振器７４Ｆは所定
周波数のクロックパルスを発生し、これをインバータ７
４Ｅの入力端に供給する。キャパシタ７４Ｃはインバー
タ７４Ｅの出力端とＭＯＳトランジスタ７４Ａおよび７
４Ｂの接続点間に接続される。キャパシタ７４ＤはＭＯ
Ｓトランジスタ７４Ｂのドレインと接地端子ＧＮＤ間に
接続される。尚、パルス発振器７４Ｆは、２電源型集積
回路の外部で発生されたクロックパルスを受け取る入力
パッドに置き換えてもよい。
【００１４】上述の２電源型集積回路は３．３Ｖの第１
電源電圧および２．５Ｖの第２電源電圧で動作する。第
１電源電圧の印加に伴い、電源端子ＶＣＣの電位は昇圧
回路７４によって３．３Ｖから５Ｖまで昇圧され、Ｎチ
ャネルＭＯＳトランジスタ７２のゲートに供給される。
これにより、ＭＯＳトランジスタ７２が導通すると、電
源端子ＶＣＣＱの電位がＭＯＳトランジスタ７２を介し
てＭＯＳトランジスタ６２のソースに供給される。ＭＯ
Ｓトランジスタ６２は論理処理部５０が０Ｖの論理信号
を出力したときに導通して信号出力端子ＯＵＴの電位を
２．５Ｖに設定する。他方、ＭＯＳトランジスタ６４は
論理処理部５０が３．３Ｖの論理信号を出力したときに
導通して信号出力端子ＯＵＴの電位を０Ｖに設定する。
電源電圧および２．５Ｖの第２電源電圧で動作する。第
１電源電圧の印加に伴い、電源端子ＶＣＣの電位は昇圧
回路７４によって３．３Ｖから５Ｖまで昇圧され、Ｎチ
ャネルＭＯＳトランジスタ７２のゲートに供給される。
これにより、ＭＯＳトランジスタ７２が導通すると、電
源端子ＶＣＣＱの電位がＭＯＳトランジスタ７２を介し
てＭＯＳトランジスタ６２のソースに供給される。ＭＯ
Ｓトランジスタ６２は論理処理部５０が０Ｖの論理信号
を出力したときに導通して信号出力端子ＯＵＴの電位を
２．５Ｖに設定する。他方、ＭＯＳトランジスタ６４は
論理処理部５０が３．３Ｖの論理信号を出力したときに
導通して信号出力端子ＯＵＴの電位を０Ｖに設定する。
【００１５】本実施例の２電源型集積回路によれば、Ｍ
ＯＳトランジスタ７２が電源端子ＶＣＣの電位の立ち上
がり前に導通しないよう制御される。たとえ電源端子Ｖ
ＣＣＱの電位が電源端子ＶＣＣの電位よりも早く立ち上
がっても、この電源端子ＶＣＣＱの電位がＭＯＳトラン
ジスタ６２のソースに供給されないため、過大な順方向
電流がＰ+ 型領域とＮ型半導体基板８０間に存在するＰ
Ｎ接合からなるダイオードＤに一時的に流れることがな
い。従って、Ｎ型半３導体基板８０を用いて形成される
２電源型集積回路の素子破壊を防止することができる。
ＯＳトランジスタ７２が電源端子ＶＣＣの電位の立ち上
がり前に導通しないよう制御される。たとえ電源端子Ｖ
ＣＣＱの電位が電源端子ＶＣＣの電位よりも早く立ち上
がっても、この電源端子ＶＣＣＱの電位がＭＯＳトラン
ジスタ６２のソースに供給されないため、過大な順方向
電流がＰ+ 型領域とＮ型半導体基板８０間に存在するＰ
Ｎ接合からなるダイオードＤに一時的に流れることがな
い。従って、Ｎ型半３導体基板８０を用いて形成される
２電源型集積回路の素子破壊を防止することができる。
【００１６】ちなみに、本発明者は２電源型集積回路の
電圧振幅変換部を例えば図３に示すように２．５Ｖの電
源電圧で動作する第１および第２のＮチャネルＭＯＳト
ランジスタを用いて構成することにより過大電流の問題
を解決できると考える。具体的には、第１ＭＯＳトラン
ジスタのカレントパスが電源端子ＶＣＣＱおよび信号出
力端子ＯＵＴ間に接続され、第２ＭＯＳトランジスタの
カレントパスが信号出力端子ＯＵＴおよび接地端子ＧＮ
Ｄ間に接続される。信号入力端子は３．３Ｖの電源電圧
で動作するインバータを介して第１ＭＯＳトランジスタ
のゲートに接続されると共に、第２ＭＯＳトランジスタ
のゲートに直接接続される。しかし、この構成では、十
分低い導通抵抗が第１ＭＯＳトランジスタに得られな
い。従って、負荷電流がこの信号出力端子ＯＵＴを介し
て流れたときに、電圧降下がこの負荷電流に対応して第
１ＭＯＳトランジスタで生じ、これが信号出力端子ＯＵ
Ｔの電位を低下させてしまう。
電圧振幅変換部を例えば図３に示すように２．５Ｖの電
源電圧で動作する第１および第２のＮチャネルＭＯＳト
ランジスタを用いて構成することにより過大電流の問題
を解決できると考える。具体的には、第１ＭＯＳトラン
ジスタのカレントパスが電源端子ＶＣＣＱおよび信号出
力端子ＯＵＴ間に接続され、第２ＭＯＳトランジスタの
カレントパスが信号出力端子ＯＵＴおよび接地端子ＧＮ
Ｄ間に接続される。信号入力端子は３．３Ｖの電源電圧
で動作するインバータを介して第１ＭＯＳトランジスタ
のゲートに接続されると共に、第２ＭＯＳトランジスタ
のゲートに直接接続される。しかし、この構成では、十
分低い導通抵抗が第１ＭＯＳトランジスタに得られな
い。従って、負荷電流がこの信号出力端子ＯＵＴを介し
て流れたときに、電圧降下がこの負荷電流に対応して第
１ＭＯＳトランジスタで生じ、これが信号出力端子ＯＵ
Ｔの電位を低下させてしまう。
【００１７】また、この信号出力端子の電位低下はイン
バータからの論理信号の立ち上がりに応答してこの３．
３Ｖの論理信号を５Ｖ程度に昇圧する昇圧回路を図４に
示すように設けることで解決できると考える。しかし、
２電源型集積回路のアクセスタイム特性がこの昇圧回路
の動作のために生じる遅延により劣化する。
バータからの論理信号の立ち上がりに応答してこの３．
３Ｖの論理信号を５Ｖ程度に昇圧する昇圧回路を図４に
示すように設けることで解決できると考える。しかし、
２電源型集積回路のアクセスタイム特性がこの昇圧回路
の動作のために生じる遅延により劣化する。
【００１８】上述した本実施例の２電源型集積回路は、
図３および図４に示す構成に付随する問題を回避するた
めにも有効である。
図３および図４に示す構成に付随する問題を回避するた
めにも有効である。
【００１９】尚、本発明は上述の実施例に限定されず、
その要旨を逸脱しない範囲において様々に変更すること
ができる。例えば、ＶＣＣ＝３．３Ｖ，ＶＣＣＱ＝２．
５ＶをＶＣＣ＝５Ｖ，ＶＣＣＱ＝３．３Ｖのような他の
電圧値に変更しても本発明が成り立つことは自明であ
る。
その要旨を逸脱しない範囲において様々に変更すること
ができる。例えば、ＶＣＣ＝３．３Ｖ，ＶＣＣＱ＝２．
５ＶをＶＣＣ＝５Ｖ，ＶＣＣＱ＝３．３Ｖのような他の
電圧値に変更しても本発明が成り立つことは自明であ
る。
【００２０】
【発明の効果】本発明によれば、Ｎ型半導体基板上で安
定に動作する２電源型集積回路を提供することができ
る。
定に動作する２電源型集積回路を提供することができ
る。
【図１】本発明の一実施例に係る２電源型集積回路の回
路構成を示すブロック図である。
路構成を示すブロック図である。
【図２】図１に示す２電源型集積回路の断面構造を部分
的に示す断面図である。
的に示す断面図である。
【図３】図１および２に示す２電源型集積回路に対する
第１の比較例を説明するための図である。
第１の比較例を説明するための図である。
【図４】図１および２に示す２電源型集積回路に対する
第２の比較例を説明するための図である。
第２の比較例を説明するための図である。
【図５】従来の２電源型集積回路の断面構造を部分的に
示す断面図である。
示す断面図である。
【図６】Ｎ型半導体基板を用いて図５に示す２電源型集
積回路を形成する場合に生じる問題を説明するための断
面図である。
積回路を形成する場合に生じる問題を説明するための断
面図である。
５０…論理処理部 ６０…電圧振幅変換部 ６２…ＰチャネルＭＯＳトランジスタ ６４…ＮチャネルＭＯＳトランジスタ ７０…スイッチング部 ７２…ＮチャネルＭＯＳトランジスタ ７４…昇圧回路 ８０…Ｎ型半導体基板 ９０…Ｐ型ウェル ＶＣＣ…第１電源端子 ＶＣＣＱ…第２電源端子 ＧＮＤ…接地端子 Ｃ０…Ｐ+ 型コンタクト領域 Ｃ１…Ｎ+ 型コンタクト領域 ＯＵＴ…信号出力端子
Claims (2)
- 【請求項１】 基準電位端子と、 第１電源電圧が前記基準電位端子との間に印加される第
１電源端子と、 第１電源電圧よりも低い第２電源電圧が前記基準電位端
子との間に印加される第２電源端子と、 前記第１電源端子に接続されるＮ型半導体基板と、 前記Ｎ型半導体基板内に形成され前記基準電位端子に接
続されるＰ型ウェル領域と、 前記Ｎ型半導体基板内および前記Ｐ型ウェル領域内に形
成され第１電源電圧で動作するよう接続されるＣＭＯＳ
トランジスタを含み、第１電源電圧に対応する電圧振幅
の論理信号を発生する論理処理部と、 前記Ｎ型半導体基板内および前記Ｐ型ウェル領域内に形
成され第２電源電圧で動作するよう接続されるＣＭＯＳ
トランジスタを含み、前記論理処理部からの論理信号を
前記第２電源電圧に対応する電圧振幅に変換する電圧振
幅変換部と、 前記第２電源端子および前記電圧振幅変換部間に接続さ
れ、第１電源電圧の印加に伴って前記第１電源端子の電
位が立ち上がった後に前記第２電源端子の電位を前記電
圧振幅変換部に供給するスイッチング手段とを備えるこ
とを特徴とする２電源型集積回路。 - 【請求項２】 前記スイッチング手段は前記Ｐ型ウェル
領域内に形成されカレントパスが第２電源端子および前
記電圧振幅変換部間に接続されるＮチャネルトランジス
タと、第１電源電圧を第２電源電圧の少なくとも２倍ま
で昇圧しゲート電圧として前記Ｎチャネルトランジスタ
に印加する昇圧回路とを含むことを特徴とする請求項１
に記載の２電源型集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8161631A JPH1012823A (ja) | 1996-06-21 | 1996-06-21 | ２電源型集積回路 |
| US09/011,905 US6018252A (en) | 1996-06-21 | 1997-06-16 | Dual-power type integrated circuit |
| PCT/JP1997/002061 WO2004079820A1 (ja) | 1996-06-21 | 1997-06-16 | 2電源型集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8161631A JPH1012823A (ja) | 1996-06-21 | 1996-06-21 | ２電源型集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1012823A true JPH1012823A (ja) | 1998-01-16 |
Family
ID=15738866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8161631A Pending JPH1012823A (ja) | 1996-06-21 | 1996-06-21 | ２電源型集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6018252A (ja) |
| JP (1) | JPH1012823A (ja) |
| WO (1) | WO2004079820A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6836151B1 (en) * | 1999-03-24 | 2004-12-28 | Altera Corporation | I/O cell configuration for multiple I/O standards |
| US6271679B1 (en) * | 1999-03-24 | 2001-08-07 | Altera Corporation | I/O cell configuration for multiple I/O standards |
| US6323687B1 (en) | 2000-11-03 | 2001-11-27 | Fujitsu Limited | Output drivers for integrated-circuit chips with VCCQ supply compensation |
| KR100452322B1 (ko) * | 2002-06-26 | 2004-10-12 | 삼성전자주식회사 | 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로 |
| CN1906852A (zh) * | 2004-01-19 | 2007-01-31 | 皇家飞利浦电子股份有限公司 | Mos开关电路 |
| JP3914933B2 (ja) * | 2004-03-24 | 2007-05-16 | エルピーダメモリ株式会社 | レベル変換回路 |
| KR100642402B1 (ko) * | 2004-11-15 | 2006-11-08 | 주식회사 하이닉스반도체 | 반도체 장치의 초기화 신호 발생회로 |
| JP2006203801A (ja) * | 2005-01-24 | 2006-08-03 | Fujitsu Ltd | バッファ回路及び集積回路 |
| US20100045364A1 (en) * | 2008-08-25 | 2010-02-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Adaptive voltage bias methodology |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4656373A (en) * | 1984-11-26 | 1987-04-07 | Rca Corporation | High-speed voltage level shift circuit |
| JPH02196469A (ja) * | 1989-01-25 | 1990-08-03 | Fujitsu Ltd | 半導体装置 |
| JPH03291015A (ja) * | 1990-04-06 | 1991-12-20 | Mitsubishi Electric Corp | 半導体デバイスの出力回路 |
| US5221865A (en) * | 1991-06-21 | 1993-06-22 | Crosspoint Solutions, Inc. | Programmable input/output buffer circuit with test capability |
| JP2730450B2 (ja) * | 1992-06-24 | 1998-03-25 | 日本電気株式会社 | 半導体装置 |
| JPH0774616A (ja) * | 1993-07-06 | 1995-03-17 | Seiko Epson Corp | 信号電圧レベル変換回路及び出力バッファ回路 |
| US5668483A (en) * | 1995-06-21 | 1997-09-16 | Micron Quantum Devices, Inc. | CMOS buffer having stable threshold voltage |
| US5789942A (en) * | 1995-09-07 | 1998-08-04 | Nec Corporation | High speed signal level converting circuit having a reduced consumed electric power |
-
1996
- 1996-06-21 JP JP8161631A patent/JPH1012823A/ja active Pending
-
1997
- 1997-06-16 US US09/011,905 patent/US6018252A/en not_active Expired - Lifetime
- 1997-06-16 WO PCT/JP1997/002061 patent/WO2004079820A1/ja active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| US6018252A (en) | 2000-01-25 |
| WO2004079820A1 (ja) | 2004-09-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7339417B2 (en) | Current source circuit | |
| JP3118071B2 (ja) | レベル変換回路 | |
| US7466187B2 (en) | Booster circuit | |
| US7893734B2 (en) | Power-on reset circuit | |
| JPH09326688A (ja) | 半導体集積回路装置 | |
| US6781413B2 (en) | Level conversion circuit for which an operation at power voltage rise time is stabilized | |
| US6066975A (en) | Level converter circuit | |
| US6366482B1 (en) | Voltage conversion circuit | |
| US20030151448A1 (en) | Negative voltage output charge pump circuit | |
| US6977523B2 (en) | Voltage level shifting circuit | |
| US20210184667A1 (en) | Semiconductor integrated circuit and control method of semiconductor integrated circuit | |
| JPH1012823A (ja) | ２電源型集積回路 | |
| US20030193765A1 (en) | Electrostatic breakdown prevention circuit for semiconductor device | |
| JPH1139048A (ja) | 中間電位生成回路 | |
| US7218145B2 (en) | Level conversion circuit | |
| US6023183A (en) | Voltage conversion circuit and method | |
| JP2006086477A (ja) | 半導体装置 | |
| US7541860B2 (en) | Current control circuit used for voltage booster circuit | |
| KR100210553B1 (ko) | 반도체 집적 회로 | |
| JPH0823269A (ja) | アナログスイッチ回路 | |
| JP2000349617A (ja) | 半導体集積回路装置 | |
| WO1997045957A1 (fr) | Dispositif semiconducteur | |
| JPS5834514Y2 (ja) | Ｍｏｓ自動リセツト回路 | |
| JPH03217915A (ja) | 半導体集積回路装置 | |
| JPH0983334A (ja) | 半導体集積回路 |