WO2004079820A1 - 2電源型集積回路 - Google Patents

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WO2004079820A1 PCT/JP1997/002061 JP9702061W WO2004079820A1 WO 2004079820 A1 WO2004079820 A1 WO 2004079820A1 JP 9702061 W JP9702061 W JP 9702061W WO 2004079820 A1 WO2004079820 A1 WO 2004079820A1
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power supply
terminal
voltage
integrated circuit
voltage amplitude
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Inventor
Masato Imaizumi
Original Assignee
Masato Imaizumi
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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/01855—Interface arrangements synchronous, i.e. using clock signals

Definitions

  • the present invention generally relates to a dual power supply integrated circuit that converts and outputs a voltage amplitude of a logic signal, and more particularly to a dual power supply integrated circuit formed using an N-type semiconductor substrate.
  • the two-power-supply integrated circuit generates a logic signal with a voltage amplitude of 3.3 V, and is used to convert the voltage amplitude of this logic signal from, for example, 3.3 V to 2.5 V and output it.
  • a conventional dual power supply integrated circuit is formed using a P-type semiconductor substrate 1 ° as shown in FIG.
  • the logic processing unit 1 generates a logic signal with a voltage amplitude of 3.3 V
  • the voltage amplitude conversion unit 2 changes the voltage amplitude of the logic signal supplied from the logic processing unit 1 from 3.3 V to 2 V Convert to 5 V and output.
  • the logic processing unit 1 operates, for example, a P-channel MOS transistor TP formed in the N-type well NW 1 and an N-channel MOS transistor TN formed in the semiconductor substrate 10 at a power supply voltage of 3.3 V. It is a CMOS inverter connected in such a way.
  • the voltage amplitude converter 2 operates, for example, a P-channel MOS transistor T formed in the N-type well NW2 and an N-channel MOS transistor TN formed in the semiconductor substrate 10 with a power supply voltage of 2.5 V. It is a CMOS inverter connected to make.
  • An object of the present invention is to provide a dual power supply integrated circuit that operates stably on an N-type semiconductor substrate.
  • the dual power supply integrated circuit includes a reference power supply terminal, a first power supply terminal to which the first power supply voltage is applied between the reference power supply terminal, and a second power supply voltage lower than the first power supply voltage.
  • a second power supply terminal applied between the electric potential terminal, an N-type semiconductor substrate connected to the first power supply terminal, and a P-type well formed in the N-type semiconductor substrate and connected to the reference potential terminal.
  • a logic circuit for generating a logic signal having a voltage amplitude corresponding to the first power supply voltage including a CMOS transistor formed in the N-type semiconductor substrate and the P-type well region and connected to operate at the first power supply voltage.
  • FIG. 1 is a block diagram showing a circuit configuration of a dual power supply type integrated circuit according to one embodiment of the present invention.
  • FIG. 2 is a sectional view partially showing a sectional structure of the dual power supply type integrated circuit shown in FIG.
  • FIG. 3 is a diagram for explaining a first comparative example for the dual power supply type integrated circuit shown in FIGS.
  • FIG. 4 is a diagram for explaining a second comparative example for the dual power supply type integrated circuit shown in FIGS.
  • FIG. 5 is a cross-sectional view partially showing a cross-sectional structure of a conventional dual power supply type integrated circuit.
  • FIG. 6 is a cross-sectional view for explaining a problem that occurs when the dual power supply type integrated circuit shown in FIG. 5 is formed using an N-type semiconductor substrate.
  • FIG. 1 shows a circuit configuration of the dual power supply integrated circuit
  • FIG. 2 partially shows a cross-sectional structure of the dual power supply integrated circuit.
  • This dual power supply integrated circuit has a ground terminal GND, a power terminal VCC, a power terminal VCCQ, a logic processor 50, and a voltage amplitude converter 60.
  • the ground terminal GND is set to the reference potential of OV
  • the first power supply voltage of 3.3 V is applied between the power terminal VCC and the ground terminal GND
  • the first power supply voltage of 3.3 V lower than 3.3 V 2 The power supply voltage is applied between this terminal and the ground terminal GND.
  • the logic processing unit 50 generates a logic signal having a voltage amplitude corresponding to the first power supply voltage of 3.3 V.
  • the voltage amplitude converter 60 converts the logic signal from the logic processor 50 into a voltage amplitude corresponding to the second power supply voltage of 2.5 V and outputs the converted signal.
  • the dual power supply integrated circuit further includes a switching unit 70 connected between the power supply terminal VCCQ and the voltage amplitude conversion unit 60. The switching unit 70 supplies the potential of the power supply terminal VCCQ to the voltage amplitude conversion unit 60 after the rise of the potential of the power supply terminal VCC.
  • this dual power supply integrated circuit is formed using an N-type semiconductor substrate 80.
  • the N-type semiconductor substrate 80 has a plurality of P-type holes 9 ° formed on one surface of the semiconductor substrate 80.
  • the N-type semiconductor substrate 80 is connected to the power supply terminal VCC through a plurality of N + type contact areas C 1, and each of the P-type transistors 90 is connected to the ground terminal GND through a plurality of P + type contact areas C 0. Connected.
  • the 50 includes a P-channel MOS transistor 52 formed in an N-type semiconductor substrate 80 and an N-channel MOS transistor 54 formed in a P-type transistor 90.
  • the voltage amplitude conversion section 80 is composed of a P-channel MOS transistor 62 formed in the N-type semiconductor substrate 8 ° and an N-channel MOS transistor 64 formed in the P-type well 90.
  • the MOS transistors 52 and 54 are connected together as a CMOS inverter operating at a first power supply voltage of 3.3 V,
  • the drains of the MOS transistors 52 and 54 are connected to each other and commonly connected to the gates of the MOS transistors 62 and 64.
  • the drains of the MOS transistors 62 and 64 are connected to a signal output terminal OUT for connecting an external circuit that processes a logic signal with a voltage amplitude of 2.5 V.
  • the switching section 70 includes an N-channel MOS transistor 72 formed in the P-type well 90, and boosts the first power supply voltage to 5 V which is at least twice the second power supply voltage when the first power supply voltage is applied. And a booster circuit 74 for supplying a gate voltage to the N-channel MOS transistor 72.
  • MO S transistor 72 One end is connected to the power supply terminal VCCQ at one end, and the other end is connected to the ground terminal GND via the power path of the MOS transistor 62 and the current path of the MOS transistor 64 in order.
  • the booster circuit 74 includes, for example, N-channel MOS transistors 74A and 74B, capacitors 74C and 74D, a CMOS inverter 74E, and a pulse oscillator 74F.
  • the power supply terminal VCC is connected to the source of the MOS transistor 74A
  • the drain of the MOS transistor 74A is connected to the source of the MOS transistor 74B
  • the drain of the MOS transistor 74 is connected to the gate of the MOS transistor 72.
  • Each gate of these MOS transistors 74A and 74B is connected to its own source.
  • the pulse oscillator 4F generates a clock pulse having a predetermined frequency and supplies the clock pulse to the input terminal of the inverter 74E.
  • Capacitor 74C is connected between the output terminal of inverter 74E and the connection point of MOS transistors 74A and 74B.
  • the capacitor 74D is connected between the drain of the MOS transistor 74B and the ground terminal GND.
  • the pulse oscillator 74F may be replaced with an input pad that receives a clock pulse generated outside the dual power supply type integrated circuit.
  • the dual-supply integrated circuit described above operates with a first supply voltage of 3.3 V and a second supply voltage of 2.5 V. With the application of the first power supply voltage, the potential of the power supply terminal VCC is boosted from 3.3 V to 5 V by the booster 74 and supplied to the gate of the N-channel MOS transistor 72.
  • the MOS transistor 2 becomes conductive, the potential of the power supply terminal V CCQ is supplied to the source of the MOS transistor 62 via the MOS transistor 72.
  • the MOS transistor 62 conducts when the logic processing section 50 outputs a logic signal of 0 V, and sets the potential of the signal output terminal OUT to 2.5 V.
  • the MOS transistor 64 is turned on when the logic processing section 50 outputs a 3.3 V logic signal, and sets the potential of the signal output terminal OUT to 0 V.
  • the MOS transistor 72 is controlled so as not to conduct before the potential of the power supply terminal V CC rises. Even if the potential of the power supply terminal VCC Q rises earlier than the potential of the power supply terminal VCC, the potential of the power supply terminal VC CQ is not supplied to the source of the MOS transistor 62. Consisting of a PN junction existing between the semiconductor substrates 80 —Does not flow temporarily to D. Therefore, it is possible to prevent element destruction of a dual power supply type integrated circuit formed using the N-type semiconductor substrate 80.
  • the present inventor configured the voltage amplitude converter of the dual power supply type integrated circuit using, for example, first and second N-channel MOS transistors operating at a power supply voltage of 2.5 V as shown in FIG. It is thought that the problem of the excessive current can be solved by doing so.
  • the current path of the first MOS transistor is connected between the power supply terminal VCCQ and the signal output terminal OUT
  • the current path of the second MOS transistor is connected between the signal output terminal OUT and the ground terminal GND.
  • the signal input terminal is connected to the gate of the first MOS transistor via an inverter operating at a power supply voltage of 3.3 V and directly to the gate of the second MOS transistor.
  • a booster circuit that boosts this 3.3 V logic signal to about 5 V in response to the rise of the logic signal from the inverter in response to the potential drop of this signal output terminal should be provided. I think that can be solved. However, the access time characteristic of the dual power supply integrated circuit is degraded by the delay caused by the operation of the booster circuit.
  • the dual power supply type integrated circuit of the present embodiment described above is also effective for avoiding problems associated with the configurations shown in FIGS.
  • the present invention is not limited to the above-described embodiment, and can be variously modified without departing from the gist thereof.
  • the dual power supply type integrated circuit of the present invention it is possible to operate stably on an N-type semiconductor substrate.

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Description

2電源型集積回路 技 術 分 野
本発明は一般に論理信号の電圧振幅を変換して出力する 2電源型集積回路に関 し、 特に N型半導体基板を用いて形成される 2電源型集積回路に関する。 背 景 技 術
コンピュータ機器の分野では、 3. 3 Vの電圧振幅で論理信号を処理する集積 回路が広く利用されている。 近年では、 省電力化のために論理信号を 3. 3Vよ リ低い電圧振幅で処理する集積回路も開発されるようになった。 2電源型集積回 路は 3. 3 Vの電圧振幅で論理信号を発生し、 この論理信号の電圧振幅を例えば 3. 3 Vから 2. 5 Vに変換して出力するために用いられる。
従来の 2電源型集積回路は、 図 5に示すように P型半導体基板 1 ◦を用いて形 成される。 この集積回路では、 論理処理部 1が 3. 3 Vの電圧振幅で論理信号を 発生し、 電圧振幅変換部 2が論理処理部 1から供給される論理信号の電圧振幅を 3. 3 Vから 2. 5 Vに変換して出力する。 論理処理部 1 は例えば N型ゥエル N W 1内に形成される Pチャネル MO S卜ランジスタ T Pおよび半導体基板 1 0内 に形成される Nチャネル MO S トランジスタ T Nを 3. 3 Vの電源電圧で動作す るよう接続した CMOSインバ一タである。 電圧振幅変換部 2は例えば N型ゥェ ル NW2内に形成される Pチャネル MO S トランジスタ丁 Pおよび半導体基板 1 0内に形成される Nチャネル MOS トランジスタ TNを 2. 5 Vの電源電圧で動 作するよう接続した CMOSインバータである。 半導体基板 1 0は接地端子 GN D (=0 V) に P+型コンタク ト領域 COを介して接続され、 ゥエル NW1は電源 端子 VCC (=3. 3 V) に N+型コンタク 卜領域 C 1 を介して接続され、 ゥエル NW2は電源端子 VCCQ (=2. 5 V) に N+型コンタク ト領域 C 2を介して接 続される。
ところで、 N型半導体基板 20を用いて上述の 2電源型集積回路を形成する場 合、 電圧振幅変換部 2は図 6に示すように Pチャネル MO Sトランジスタ T Pを N型半導体基板 20内に形成し、 Nチャネル M〇S トランジスタ T Nを P型ゥェ ル PW内に形成し、半導体基板 20を N+型コンタク ト領域 C2を介して電源端子 VCCQ (=2. 5 V) に接続することにより図 5のそれと等価となる。
しカヽし、論理処理部 1の安定な動作を優先させれば、半導体基板 20を N+型コ ンタク ト領域 C1 を介して電源端子 VCC (=3. 3 V) に接続し、 N+型コンタ ク 卜領域 C2を電源端子 VCCQから電気的に分離しなくてはならない。 この分 離は、図 2に示すように Pチャネル MOSトランジスタ T Pの P+型ソース領域と N型半導体基板 20と間の P N接合により形成されるダイオード Dを確実に逆バ ィァスすることを難しくする。 すなわち、 ダイ才一ド Dを逆バイアスするには、 電源端子 VCC (=3. 3 V) の電位が電源端子 VCCQ (=2. 5 V) の電位 よリも先にまたはこれと同時に立ち上がる必要がある。 もし電源端子 V C Cの電 位が電源端子 VCCQの電位よりも遅れて立ち上がると、 ダイォード Dが一時的 に順バイアスされ、 過大な順方向電流がダイォード Dおよびこのダイォード Dと 電源端子 V C Cおよび V C C Qとを結ぷ電流路に流れる。 この電流は、 さらに回 路ボード上で電源端子 V C Cおよび V C C Qと外部の電源装置とを結ぶ電流路に も流れ、 この回路ボードに装着された他の集積回路に影響を与える。 あるいは、 ダイォード Dに流れる過大な順方向電流による素子破壊が発生する可能性がある。 本発明の目的は、 N型半導体基板上で安定に動作する 2電源型集積回路を提供 することにある。
発 明 の 開 示
本発明の 2電源型集積回路は、 基準電位端子と、 第 1電源電圧が基準電位端子 との間に印加される第 1電源端子と、 第 1電源電圧よりも低い第 2電源電圧が基 準電位端子との間に印加される第 2電源端子と、 第 1電源端子に接続される N型 半導体基板と、 N型半導体基板内に形成され基準電位端子に接続される P型ゥェ ル.領域と、 N型半導体基板内および P型ゥエル領域内に形成され第 1電源電圧で 動作するよう接続される CM OS トランジスタを含み、 第 1電源電圧に対応する 電圧振幅の論理信号を発生する論理処理部と、 N型半導体基板内および P型ゥェ ル領域内に形成され第 2電源電圧で動作するよう接続される CMOS トランジス タを含み、 論理処理部からの論理信号を第 2電源電圧に対応する電圧振幅に変換 する電圧振幅変換部と、 第 2電源端子および電圧振幅変換部間に接続され、 第 1 電源電圧の印加に伴って第 1電源端子の電位が立ち上がった後に第 2電源端子の 電位を電圧振幅変換部に供給するスイッチング手段とを備えることを特徴とする。 この 2電源型集積回路によれば、 スイッチング手段は第 1電源電圧の印加によ り第 1電源端子の電位が立ち上がるまで第 2電源端子の電位を電圧振幅変換部に 供給しない。 このため、 たとえ第 1電源端子の電位が第 2電源端子の電位よりも 遅れて立ち上がったとしても、 C M O S トランジスタを構成する Pチャネルトラ ンジスタと N型半導体基板と間に存在する P N接合からなるダイォードに過大な 順方向電流が流れることがない。 従って、 N型半導体基板を用いて形成される 2 電源型集積回路の過電流による素子破壊を防止することができる。 図面の簡単な説明
図 1 は本発明の一実施例に係る 2電源型集積回路の回路構成を示すブロック図 である。
図 2は図 1に示す 2電源型集積回路の断面構造を部分的に示す断面図である。 図 3は図 1および 2に示す 2電源型集積回路に対する第 1の比較例を説明する ための図である。
図 4は図 1および 2に示す 2電源型集積回路に対する第 2の比較例を説明する ための図である。
図 5は従来の 2電源型集積回路の断面構造を部分的に示す断面図である。
図 6は N型半導体基板を用いて図 5に示す 2電源型集積回路を形成する場合に 生じる問題を説明するための断面図である。 発明を実施するための最良態様
以下、 本発明の一実施例に係る 2電源型集積回路を図面を参照して説明する。 図 1 はこの 2電源型集積回路の回路構成を示し、 図 2はこの 2電源型集積回路 の断面構造を部分的に示す。 この 2電源型集積回路は接地端子 G N D、 電源端子 V C C、 電源端子 V C C Q、 論理処理部 5 0、 および電圧振幅変換部 6 0を有す る。 接地端子 GN Dは OVの基準電位に設定され、 3. 3 Vの第 1電源電圧が電 源端子 VCCおよび接地端子 GN D間に印加され、 3. 3 Vよりも低い 2. 5 V の第 2電源電圧が接地端子 GN Dとの間に印加される。 論理処理部 50は 3. 3 Vの第 1電源電圧に対応する電圧振幅の論理信号を発生する。 電圧振幅変換部 6 0は論理処理部 50からの論理信号を 2. 5 Vの第 2電源電圧に対応する電圧振 幅に変換して出力する。 2電源型集積回路はさらに電源端子 VCCQおよび電圧 振幅変換部 60間に接続されるスイッチング部 70を有する。 スイッチング部 7 0は電源端子 V C Cの電位の立ち上がリ後に電源端子 V C C Qの電位を電圧振幅 変換部 60に供給する。
図 2に示すように、 この 2電源型集積回路は N型半導体基板 80を用いて形成 される。 この N型半導体基板 80はこの半導体基板 80の一表面内に形成される 複数の P型ゥエル 9◦を有する。 N型半導体基板 80は複数の N+型コンタク ト領 域 C 1 を介して電源端子 VCCに接続され、 これら P型ゥヱル 90はそれぞれ複 数の P+型コンタク ト領域 C 0を介して接地端子 G N Dに接続される。論理処理部
50は N型半導体基板 80内に形成される Pチャネル MO S トランジスタ 52お よび P型ゥヱル 90内に形成される Nチャネル MO S 卜ランジスタ 54を含む。 電圧振幅変換部 80は N型半導体基板 8◦内に形成される Pチャネル MO S トラ ンジスタ 62および P型ゥエル 90内に形成される Nチャネル MO S卜ランジス タ 64で構成される。 MO S トランジスタ 52および 54は 3. 3 Vの第 1電源 電圧で動作する CMOSインバータとして互いに接続され、 MO S トランジスタ
62および 64は 2. 5 Vの第 2電源電圧で動作する CMO Sインバ一タとして 互いに接続される。 MOS トランジスタ 52および 54のドレインは互いに接続 され、 MO S トランジスタ 62および 64のゲー卜に共通に接続される。 MO S トランジスタ 62および 64のドレインは 2. 5 Vの電圧振幅で論理信号を処理 する外部回路を接続するための信号出力端子 OU Tに接続される。
スィツチング部 70は P型ゥエル 90内に形成される Nチャネル MO S トラン ジスタ 72と、 第 1電源電圧の印加に伴ってこの第 1電源電圧を第 2電源電圧の 少なくとも 2倍の 5 Vまで昇圧しゲー卜電圧として Nチャネル MOS卜ランジス タ 7 2に供給する昇圧回路 74とを含む。 MO S トランジスタ 72の力レントパ スは一端において電源端子 VCCQに接続され、 他端において MOSトランジス タ 62の力レン卜パスおよび MO Sトランジスタ 64のカレントパスを順番に介 して接地端子 GN Dに接続される。
昇圧回路 74は、 例えば Nチャネル MOS トランジスタ 74 Aおよび 74 B、 キャパシタ 74 Cおよび 74 D、 CMO Sインバ一タ 74 E、 並びにパルス発振 器 74 Fで構成される。 電源端子 VCCは MOS トランジスタ 74 Aのソースに 接続され、 MOS トランジスタ 74Aのドレインは MOSトランジスタ 74 Bの ソースに接続され、 MO S卜ランジスタ 74巳のドレインは MO S トランジスタ 72のゲー卜に接続される。 これら MO S 卜ランジスタ 74 Aおよび 74 Bの各 ゲートは自身のソースに接続される。 パルス発振器フ 4 Fは所定周波数のクロッ クパルスを発生し、 これをインバータ 74 Eの入力端に供給する。 キャパシタ 7 4Cはインバ一タ 74 Eの出力端と MOS トランジスタ 74 Aおよび 74Bの接 続点間に接続される。 キャパシタ 74Dは MOS トランジスタ 74 Bのドレイン と接地端子 GND間に接続される。 尚、 パルス発振器 74 Fは、 2電源型集積回 路の外部で発生されたクロックパルスを受け取る入力パッドに置き換えてもよい。 上述の 2電源型集積回路は 3. 3 Vの第 1電源電圧および 2. 5 Vの第 2電源 電圧で動作する。 第 1電源電圧の印加に伴い、 電源端子 VCCの電位は昇圧回路 74によって 3. 3 Vから 5 Vまで昇圧され、 Nチャネル MO S トランジスタ 7 2のゲートに供給される。 これにより、 MO S トランジスタフ 2が導通すると、 電源端子 V CCQの電位が MO S トランジスタ 72を介して MOS トランジスタ 62のソースに供給される。 MO S トランジスタ 62は論理処理部 50が 0 Vの 論理信号を出力したときに導通して信号出力端子 O U Tの電位を 2. 5 Vに設定 する。 他方、 MOS トランジスタ 64は論理処理部 50が 3. 3 Vの論理信号を 出力したときに導通して信号出力端子 O U Tの電位を 0 Vに設定する。
本実施例の 2電源型集積回路によれば、 MOS 卜ランジスタ 72が電源端子 V C.Cの電位の立ち上がり前に導通しないよう制御される。 たとえ電源端子 VCC Qの電位が電源端子 VCCの電位よりも早く立ち上がっても、 この電源端子 V C CQの電位が MOS トランジスタ 62のソースに供給されないため、 過大な順方 向電流が P+型領域と N型半導体基板 80間に存在する P N接合からなるダイォ —ド Dに一時的に流れることがない。 従って、 N型半導体基板 80を用いて形成 される 2電源型集積回路の素子破壊を防止することができる。
ちなみに、 本発明者は 2電源型集積回路の電圧振幅変換部を例えば図 3に示す ように 2. 5 Vの電源電圧で動作する第 1および第 2の Nチャネル M OSトラン ジスタを用いて構成することにより過大電流の問題を解決できると考える。 具体 的には、 第 1 MOS トランジスタのカレン卜パスが電源端子 VCCQおよび信号 出力端子 OUT間に接続され、 第 2MOSトランジスタのカレン卜パスが信号出 力端子 OU Tおよび接地端子 GN D間に接続される。 信号入力端子は 3. 3Vの 電源電圧で動作するインバ一タを介して第 1 MOS トランジスタのゲートに接続 されると共に、 第 2MOS トランジスタのゲートに直接接続される。 しかし、 こ の構成では、十分低い導通抵抗が第 1 MOS トランジスタに得られない。従って、 負荷電流がこの信号出力端子 OUTを介して流れたときに、 電圧降下がこの負荷 電流に対応して第 1 MO S 卜ランジスタで生じ、 これが信号出力端子◦ U Tの電 位を低下させてしまう。
また、 この信号出力端子の電位低下はィンバータからの論理信号の立ち上がリ に応答してこの 3. 3 Vの論理信号を 5 V程度に昇圧する昇圧回路を図 4に示す ように設けることで解決できると考える。 しかし、 2電源型集積回路のアクセス タイム特性がこの昇圧回路の動作のために生じる遅延により劣化する。
上述した本実施例の 2電源型集積回路は、 図 3および図 4に示す構成に付随す る問題を回避するためにも有効である。
尚、 本発明は上述の実施例に限定されず、 その要旨を逸脱しない範囲において 様々に変更することができる。 例えば、 V C C= 3. 3 V, V CCQ二 2. 5 V を VCC=5V, VCCQ=3. 3 Vのような他の電圧値に変更しても本発明が 成り立つことは自明である。
. 産業上の利用可能性
本発明の 2電源型集積回路によれば、 N型半導体基板上で安定に動作すること ができる。

Claims

請 求 の 範 囲
1 . 基準電位端子と、
第 1電源電圧力前記基準電位端子との間に印加される第 1電源端子と、 第 1電源電圧よりも低い第 2電源電圧が前記基準電位端子との間に印加される 第 2電源端子と、
前記第 1電源端子に接続される N型半導体基板と、
前記 N型半導体基板内に形成され前記基準電位端子に接続される P型ゥエル領 域と、
前記 N型半導体基板内および前記 P型ゥエル領域内に形成され第 1電源電圧で 動作するよう接続される C M O S トランジスタを含み、 第 1電源電圧に対応する 電圧振幅の論理信号を発生する論理処理部と、
前記 N型半導体基板内および前記 P型ゥェル領域内に形成され第 2電源電圧で 動作するよう接続される C M O S トランジスタを含み、 前記論理処理部からの論 理信号を前記第 2電源電圧に対応する電圧振幅に変換する電圧振幅変換部と、 前記第 2電源端子および前記電圧振幅変換部間に接続され、 第 1電源電圧の印 加に伴って前記第 1電源端子の電位が立ち上がった後に前記第 2電源端子の電位 を前記電圧振幅変換部に供給するスィッチング手段とを備える 2電源型集積回路。
2 . 前記スイッチング手段は前記 P型ゥエル領域内に形成され力レントパス が第 2電源端子および前記電圧振幅変換部間に接続される Nチャネルトランジス タと、 第 1電源電圧を昇圧しゲー卜電圧として前記 Nチャネルトランジスタに印 加する昇圧回路とを含む請求項 1に記載の 2電源型集積回路。
PCT/JP1997/002061 1996-06-21 1997-06-16 2電源型集積回路 WO2004079820A1 (ja)

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6271679B1 (en) * 1999-03-24 2001-08-07 Altera Corporation I/O cell configuration for multiple I/O standards
US6836151B1 (en) 1999-03-24 2004-12-28 Altera Corporation I/O cell configuration for multiple I/O standards
US6323687B1 (en) 2000-11-03 2001-11-27 Fujitsu Limited Output drivers for integrated-circuit chips with VCCQ supply compensation
KR100452322B1 (ko) * 2002-06-26 2004-10-12 삼성전자주식회사 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로
WO2005078931A1 (en) * 2004-01-19 2005-08-25 Koninklijke Philips Electronics N.V. Mos switching circuit
JP3914933B2 (ja) * 2004-03-24 2007-05-16 エルピーダメモリ株式会社 レベル変換回路
KR100642402B1 (ko) * 2004-11-15 2006-11-08 주식회사 하이닉스반도체 반도체 장치의 초기화 신호 발생회로
JP2006203801A (ja) * 2005-01-24 2006-08-03 Fujitsu Ltd バッファ回路及び集積回路
US20100045364A1 (en) * 2008-08-25 2010-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Adaptive voltage bias methodology

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02196469A (ja) * 1989-01-25 1990-08-03 Fujitsu Ltd 半導体装置
JPH03291015A (ja) * 1990-04-06 1991-12-20 Mitsubishi Electric Corp 半導体デバイスの出力回路
JPH0677314A (ja) * 1992-06-24 1994-03-18 Nec Corp 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4656373A (en) * 1984-11-26 1987-04-07 Rca Corporation High-speed voltage level shift circuit
US5221865A (en) * 1991-06-21 1993-06-22 Crosspoint Solutions, Inc. Programmable input/output buffer circuit with test capability
JPH0774616A (ja) * 1993-07-06 1995-03-17 Seiko Epson Corp 信号電圧レベル変換回路及び出力バッファ回路
US5668483A (en) * 1995-06-21 1997-09-16 Micron Quantum Devices, Inc. CMOS buffer having stable threshold voltage
US5789942A (en) * 1995-09-07 1998-08-04 Nec Corporation High speed signal level converting circuit having a reduced consumed electric power

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02196469A (ja) * 1989-01-25 1990-08-03 Fujitsu Ltd 半導体装置
JPH03291015A (ja) * 1990-04-06 1991-12-20 Mitsubishi Electric Corp 半導体デバイスの出力回路
JPH0677314A (ja) * 1992-06-24 1994-03-18 Nec Corp 半導体装置

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