KR100807950B1 - 저전력 소모 씨모스 반도체 회로 - Google Patents

저전력 소모 씨모스 반도체 회로 Download PDF

Info

Publication number
KR100807950B1
KR100807950B1 KR1020050133176A KR20050133176A KR100807950B1 KR 100807950 B1 KR100807950 B1 KR 100807950B1 KR 1020050133176 A KR1020050133176 A KR 1020050133176A KR 20050133176 A KR20050133176 A KR 20050133176A KR 100807950 B1 KR100807950 B1 KR 100807950B1
Authority
KR
South Korea
Prior art keywords
voltage
circuit
power supply
vss
vdd
Prior art date
Application number
KR1020050133176A
Other languages
English (en)
Other versions
KR20070070536A (ko
Inventor
강구창
Original Assignee
강구창
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 강구창 filed Critical 강구창
Priority to KR1020050133176A priority Critical patent/KR100807950B1/ko
Publication of KR20070070536A publication Critical patent/KR20070070536A/ko
Application granted granted Critical
Publication of KR100807950B1 publication Critical patent/KR100807950B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

같은 면적의 씰리콘(silicon, Si) 위에 보다 많은 모스(Metal Oxide Silicon, MOS)를 집적 시키기 위해서는 모스의 최소 길이(length)를 나타내는 디자인 룰(design rule)이 낮은 제조 공정을 사용하여야 한다. 그런 이유로 반도체 제조 기술은 점점 더 낮은 디자인 룰을 사용하는 제조 기술로 발전하여 가고 있고, 낮은 디자인 룰의 제조 기술을 사용하면서 보다 높은 집적도의 반도체 집적회로 (Integrated Circuit, IC)의 제조를 가능케 하여 같은 면적의 씰리콘 상에 보다 많은 집적회로의 제작이 가능하므로 결과적으로 집적회로의 원가를 낮출 수 있다. 그러나 디자인 룰이 0.13um 이하(0.13um, 90nm, 65nm, 등등)로 내려감으로써 이전 기술까지는 그 영향이 미비했던 누설전류(leakage current)가 전체 소비전류(current consumption)에서 차지하는 비율이 높아져서 결과적으로 집적회로(IC)의 소비전력이 높아지고있다. 본 발명은 누설전류의 비중이 높아지는 0.13um 이하의 디자인 룰을 사용하는 CMOS IC(Complementary Metal Oxide Silicon Integrated Circuit)에서 누설전류의 양을 줄임으로써 결과적으로 집적회로의 소비전력을 낮추는 회로이다.
저전류, 저전력, 누설전류, IC, CMOS, leakage current

Description

저전력 소모 씨모스 반도체 회로{Low power consumption circuit for CMOS Integrated Circuit}
도 1은 엔모스의 온/오프 동작 조건의 설명에 참조되는 도면,
도 2는 피모스의 온/오프 동작 조건의 설명에 참조되는 도면,
도 3은 모스의 길이(length, L)와 폭(width, W)의 설명에 참조되는 도면,
도 4는 HVT 모스를 이용한 CMOS 회로와 LVT 모스를 이용한 CMOS 회로의 일 예,
도 5는 종래의 방법을 이용한 회로 설계의 일 예,
도 6은 도 5의 회로에서 동작 모드와 대기 모드의 신호도,
도 7은 본 발명의 일실시예에 따른 반도체 회로의 회로도,
도 8은 본 발명에 따른 반도체 회로를 이용한 회로 설계의 예,
도 9는 본 발명에 따른 반도체 회로에서 사용된 신호들의 신호도,
도 10은 본 발명의 변형 회로 1을 사용한 회로 설계의 예,
도 11은 본 발명의 변형 회로 1에서의 신호도,
도 12 는 본 발명의 변형 회로 2를 이용한 회로 설계의 예,
도 13 은 본 발명의 변형 회로 2에서의 신호도,
도 14 는 본 발명의 변형 회로 3을 이용한 회로 설계의 예, 그리고
도 15는 본 발명의 변형 회로 3에서의 신호도이다.
본 발명은 반도체 회로에 관한 것으로, 더욱 상세하게는 저전력 소모가 가능한 CMOS 반도체 회로에 관한 것이다.
일반적으로 소비전력은 다음의 [수학식 1]에서와 같이 소비전류 곱하기 전원 전압으로 산출할 수 있다.
Figure 112005077708547-pat00001
여기서, P는 소비전력, I는 소비전류, 그리고 V는 동작전원전압(VDD)을 나타낸다.
그런데 [수학식 1]에서 집적회로의 입력 신호들이 변하는 동작시의 소비전류 I dynamic 는 CMOS에서 다음의 [수학식 2]와 같이 나타난다.
I dynamic = I leakage + I sc + I charge
여기서 I leakage 는 집적회로에 전원이 가해지면 기본적으로 흐르는 누설전류(leakage current), I sc 는 CMOS 집적회로에서 값이 하이(high)에서 로우(low), 혹 은 로우(low)에서 하이(high)로 바뀔 때, 즉 상태(state)가 변화(switching)할 때 순간적으로 전원(VDD)과 접지(VSS)가 쇼트(short)되어 흐르는 쇼트써킷 전류(short circuit current)를 나타낸다. 그리고, I charge 는 집적회로내의 부하(load)들을 상태(state)에 따라 하이(high)일 때는 충전(charge)시키고 로우(low)일 때는 방전(discharge) 시키는데 소모되는 충전 전류(charging current)를 나타낸다.
한편, 집적회로의 대기 전류 즉, 집적회로에 전원만 가해지고 입력 신호들은 변하지 않는 동작하지 않을 때의 소비전류는 다음의 [수학식 3]과 같이 된다.
I static = I leakage
따라서 CMOS 집적회로의 동작 시 소비되는 전력은, [수학식 1]과 [수학식 2]에 의해 다음의 [수학식 4]와 같이 되고, CMOS 집적회로의 대기 시 소비되는 전력은 [수학식 1]과 [수학식 3]에 의해 다음의 [수학식 5]와 같이 된다.
P operating = (I leakage + I sc + I charge ) * VDD
P static = I leakage * VDD
여기서, VDD 는 집적회로(IC)의 동작 전원 전압이다.
[수학식 4], [수학식 5]에서 보듯이 CMOS 집적회로의 누설 전류(leakage current)는 CMOS 집적회로의 대기전력과 동작전력에 모두에 영향을 주고 있으며, 근래에 디자인 룰이 작아지면서 전체 소비전력에서의 비중이 더욱 커지고 있으며 특히, 디자인 룰 0.13um 이하에서는 더 이상 무시할 수 없는 소비전력의 주요 요인이 되었다.
특히 PDA, PMP, DMV, 노트북(notebook)과 같은 휴대용(portable) 전자 제품이나 휴대폰 등 이동 통신용 전자 제품 등 소형 전자제품에서는 제품 자체의 크기가 작아 거기에 사용될 반도체의 크기가 작아야 하고, 또한 건전지로 동작되기에 전력소모가 적어야 한다. 낮은 디자인 룰의 제조기술(process technology)을 사용하게 되면, 같은 개수의 트랜지스터를 보다 적은 면적의 씰리콘 위에 제조할 수 있어 보다 작은 반도체 칩(chip)의 제조가 가능해 진다. 또한, 디자인 룰이 작은 제조기술 일수록 사용하는 전원 전압이 낮아 [수학식 1]에서 보듯이 소비전력을 낮출 수 있어 휴대용이나 이동통신용의 건전지를 사용하는 전자제품에서 필요로 하는 두 가지 요구사항을 충족시키므로 더욱 작은 디자인 룰의 제조기술을 선호하게 된다.
그런데 어떤 이유로든 소비전력이 높아지면, 건전지의 전력을 빨리 소비하여 동작시간이 줄어들고, 또한 열의 발생량이 높아져서 칩에 방열판을 부착하여야 하기에 결국 칩의 크기가 커져서 애초에 작은 디자인 룰을 사용하는 두 가지 장점을 모두 잃어버리게 된다.
이러한 점을 보다 상세히 설명하기 위해서, 간단히 모스 트랜지스터(MOSFET)의 동작을 살펴보면 다음과 같다. NMOS 트랜지스터는 도 1에서처럼 게이트(gate)와 소스(source)간의 전압차이가 MOS의 문턱 전압(threshold voltage) VT 보다 클 때 온(on) 되어 전류가 드레인(drain)에서 소스로 흐르게 된다. 즉, 게이트와 소스의 전압 차이 VG - VS >= VT 이면 NMOS 트랜지스터가 온 되고, VG - VS < VT 이면 NMOS 트랜지스터는 오프(off) 되어 전류가 흐르지 않는다. NMOS 트랜지스터에서 드레인과 소스는 물질적으로 아무런 차이가 없고 단지 전압이 높은 쪽을 드레인, 전압이 낮은 쪽을 소스라 한다.
PMOS 트랜지스터에서는 전압이 높은 쪽을 소스, 낮은 쪽을 드레인이라 하므로, 도 2에서처럼 게이트와 소스사이의 전압 VGS 가 문턱 전압 VT 보다 작으면 역시 온 되고, 소스쪽의 전압이 드레인쪽 전압보다 높기에 전류는 소스에서 드레인 쪽으로 흐르게 된다. 단 PMOS 트랜지스터에서 문턱 전압은 음(negative)의 값을, NMOS트랜지스터에서는 양(positive)의 값을 가진다.
NMOS 트랜지스터에서는 문턱 전압이 양의 값이고, 전압이 높은 쪽이 드레인 낮은 쪽이 소스가 되는 반면 PMOS 트랜지스터에서는 문턱 전압이 음이고 전압이 높은 쪽이 소스, 낮은 쪽이 드레인이 되기에 전류의 부호가 서로 반대가 되므로 절대값을 취해 생각하면 같아진다. 즉, NMOS 트랜지스터나 PMOS 트랜지스터 둘 다 게이트와 소스사이의 전압 VGS의 절대 값 | VGS | 이 문턱 전압 VT의 절대 값 | VT | 보다 낮으면 오프(off)가 되고, | VGS | 가 | VT| 보다 크면 온(on) 된다.
NMOS 트랜지스터나 PMOS 트랜지스터 모두 온 되었을 때, 소스와 드레인 사이에 흐르는 전류의 절대값 | IDS |는 드레인과 소스간의 전압차이가 클수록 커지고, 게이트에 걸리는 전압과 문턱 전압의 차이가 크면 클수록 많이 흐른다. 그리고 게이트 전압과 소스 드레인의 전압이 같다면, 도 3에서 모스의 폭(width) W가 클수록, 모스의 길이(length)가 작을수록 | IDS | 가 커진다. 이를 수식으로 나타내면 아래와 같다.
| I DS | ∝ | V DS | = | V D - V S |
| I DS | ∝ | V GS | - | V T |
| I DS | ∝ W / L
누설전류(leakage current)는 NMOS 트랜지스터 이건 PMOS 트랜지스터 이건 무관하게 모스(MOS)가 오프 상태일 때, 드레인과 소스 사이에 흐르는 전류를 지칭한다. 모스의 관점에서는 이렇고 반도체 칩(chip)의 관점에서 보면 칩이 동작하지 않고 단지 전원만 들어왔을 때 흐르는 전류가 바로 이 누설 전류이다.
이 누설 전류는 다음 3가지 조건에서 더 많이 흐르게 된다.
(1) 모스의 문턱 전압이 낮을수록 많이 흐른다. 즉
| I leakage | ∝ 1 / | V T |
(2) 도 3에서, 모스의 길이(length) L이 작을수록 많이 흐른다.
(3) 도 3에서, 모스의 폭(width) W가 클수록 많이 흐른다. 즉
| I leakage | ∝ W / L
그런데 작은 디자인 룰의 제조 기술에서는 전원전압이 낮아 원하는 동작 속도를 만족시키려면 모스의 문턱전압을 낮추어야만 한다. 그리고 작은 디자인 룰이란 도 3에서 모스의 L이 작다는 것을 의미한다. 즉, 누설전류가 커지는 (1), (2) 조건을 충족시켜서 누설전류가 많이 흐르게 된다. 이는 [수학식 1]에서 전원 전압 V를 낮추어 소비 전력을 낮추는 효과가 [수학식 4], [수학식 5]에서 I leakage 가 커져서 결국엔 소비 전력을 낮추는 효과가 줄어들게 된다. 더구나 0.13um 이하의 디자인 룰 제조기술에선 I leakage 의 영향이 심각하게 커지고 있다.
이상에서 설명한 바와 같이 0.13um 이하의 디자인 룰 제조공정에서는 누설전류가 CMOS 반도체 칩의 전체 소비전력에 미치는 영향이 중대하여 제조기술과 설계기술 공히 이 문제를 해결하기 위해 노력해 왔다. 먼저, 제조기술(process technology)에서는 문턱 전압이 2가지인 모스를 제공하여, 도 4에서처럼 동작속도 가 빨라야 하는 회로에는 문턱전압의 절대값 | VT | 가 낮은 LVT(Low Threshold Voltage) 모스를 이용하여 설계하고, 동작속도가 빠를 필요가 없는 회로에는 문턱전압의 절대값 | VT | 가 높은 HVT(High Threshold Voltage) 모스를 사용하여 설계를 할 수 있게 하였다.
도 4에서는 편의상 가장 간단한 인버터(inverter)를 나타내었지만, 인버터만이 아니라 낸드 게이트(NAND gate), 노어 게이트(NOR gate), 플립플럽(Flip Flop)등 모든 논리 회로(logic gate)들에 대해서 동일하게 적용할 수 있다. 문턱전압이 높다는 것은 [수학식 9]에서 보듯이 누설전류가 적은 대신 동작속도는 늦어진다.
한편 설계기술 측면에서는 도 4와 같은 보통의 CMOS 로직(CMOS logic)에서 피모스에 직접 전원 전압 VDD를 연결시키는 대신에 도 5에서처럼 가상 전원 V_VDD와 전원 VDD 사이에 피모스를 스위치로 두어 회로 200 이 동작할 때는 도 6에서와 같이 PWRONB 신호를 로우(low)로 주어서 피모스 MP01이 온 되어 가상 전원 V_VDD에 전원 VDD가 전달되어 도 4와 같은 보통의 CMOS 로직처럼 동작하고, 회로 200 이 동작하지 않을 때는 PWRONB 신호를 하이(high)로 주어서 피모스 MP01을 오프시켜 가상 전원 V_VDD와 전원 VDD가 연결되지 않아 회로 200 에는 전원이 연결되지 않게 하여 누설전류를 근원적으로 없애고 단지 전원 VDD에 연결된MP01의 누설전류만 존재하게 하는데 이 MP01은 문턱 전압의 절대값 | VT |가 높은 가지는 피모스이므로 회로 200 내부에서 사용된 201, 202, 203, … 회로에서 사용된 문턱 전압의 절대값 | VT |가 낮은 피모스들에 비하여 같은 W / L 일 때 누설전류의 양이 적다.
따라서 회로 200이 동작하지 않을 때는 HVT PMOS 트랜지스터 MP01의 누설 전류 만큼만 흐르게 되어 전체 누설 전류의 크기가 작게 된다. 그런데 MP01는 회로 200 이 동작할 때 사용할 만큼의 충분한 전류를 공급할 수 있어야 하므로 MP01의 모스 폭 W는 회로 200 내에서 사용된 모든 피모스의 폭 W의 합계와 비슷한 정도로 충분히 커야만 하며, 모스의 폭 W가 크면 위의 [수학식 10]에 따라 누설전류도 커지게 된다는 문제점이 있다.
따라서, 본 발명의 목적은, 회로블럭에 전원 공급을 온/오프하는 스위치 역할을 수행하는 모스 트랜지스터 자체의 누설 전류를 더욱 작게 하면서, 구동해야 할 회로블럭에 충분한 전류를 공급할 수 있는 반도체 회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 회로는, 전원전압(VDD) 단자와 가상 전원전압(V_VDD) 단자 사이를 단속가능하게 접속된 HVT(High Threshold Voltage) PMOS 트랜지스터, 및 상기 PMOS 트랜지스터를 온/오프(On/Off)시키는 제어 신호를 상기 PMOS 트랜지스터의 게이트에 인가하는 제어회로를 포함하며, 상기 제어회로는, 상기 게이트에 접지전압(VSS)보다 소정 제1 전압(V-) 만큼 낮은 전압을 인가하여 상기 PMOS 트랜지스터를 온(On) 시키는 것을 특징으로 한다.
이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
도 7은 본 발명의 일실시예에 따른 반도체 회로의 회로도이고, 도 8은 본 발명의 일실시예에 따른 회로를 이용한 회로의 일 예를 도시한 것이다.
도 7을 참조하면, MP01은 문턱 전압의 절대 값 | VT |가 높은 HVT(High Threshold Voltage) PMOS 트랜지스터이다.
도 8은 본 발명의 회로 100을 활용하는 일례이다. 도 8에서 회로 200은 도 5에서 회로 200 과 동일한 것으로 회로 100 이 구동 시켜야 할 회로 블록(circuit block)이다. 이 회로 블럭(200)은 201, 202, 203, … 과 같은 게이트(gate)들로 이루어져 있다. 회로 201은 인버터(inverter) 회로를 보여주는데, 게이트들은 인버터 이외에 낸드 게이트(NAND gate), 노아 게이트(NOR gate), 플립플럽(Flip Flop)등도 포함된다. 회로 블럭(200)에는 이런 게이트들 외에 메모리(memory), MCU(Micro Controller Unit), DSP(Digital Signal Processor)등과 같은 IP(Intellectual Property)들도 포함될 수 있다.
또한, 회로 블록(200)에는 이런 게이트나 IP가 한 개 일수도 있고 여러 개일 수도 있다. PWRON은 도 9에서 보듯이 회로 블럭(200)이 동작할 때는 하이(high)가 되고 회로 블럭(200)이 동작하지 않을 때는 로우(low)가 되는 신호이다. 회로 110은 회로 200에 전원 전압 VDD를 단속하는 스위치 역할을 하는 HVT PMOS 트랜지스터 MP01의 게이트에 전압 VG를 인가하는 회로로서, 회로 블럭(200)이 동작하지 않을 때는 하이 신호로 전원 전압 VDD를 VG로 출력하고, 회로 블럭(200)이 동작할 때는 접지 전압 VSS보다 V- 만큼 낮은 전압을 VG로 출력하는 부트스트랩(bootstrap) 회로 120 을 포함하는 제어 회로를 나타낸다.
본 발명의 회로 동작을 도 8과 도 9를 참조하여 설명하면 다음과 같다. RSTN은 리셋(reset) 신호로 로우일 때 리셋이 걸린 것이다. 리셋 시에는 PWRON 는 로우 상태, VG는 하이 상태에 놓인다. 회로 블록(200)이 동작하지 않을 때는 PWRON이 로우 상태로 있다. 이때 전원 VDD와 가상 전원 V_VDD를 연결하는 HVT PMOS MP01의 게이트에 인가되는 전압 VG는 하이가 되어 MP01은 오프(Off) 되어, 블록 200에 전원이 가해지지 않는다. 이때는 오로지 MP01의 누설전류만이 흐르게 된다.
이때, 도 8의 MP01은 종래의 회로 도 5의 MP01 보다 모스 길이 L 이 더 큰 값을 사용하거나, 모스 폭 W를 작은 값을 사용하거나, 혹은 W를 작게 하고 L를 크게 하는 두 가지 모두다 복합적으로 사용하여 [수학식 10]에서 나타내듯이 누설전류의 값을 도 5의 회로에서 보다 더 줄인다.
회로 블록(200)이 동작할 때는 PWRON 신호가 하이가 되고 제어회로(110)에 의해 VG는 접지 전원 VSS보다 V+ 만큼 높은 전압을 출력시켜 PMOS 트랜지스터 MP01을 약하게 온 시킨다. 이때 바로 VSS를 인가하여 PMOS 트랜지스터 MP01을 온 시키지 않고 VSS보다 V+ 만큼 높은 전압을 인가하여 PMOS 트랜지스터 MP01을 약하게 온 시키는 이유는, 갑자기 전원 전압 VDD가 가상의 전원 V_VDD에 가해짐으로 인해 V_VDD에 전원 잡음(di/dt noise)이 생기는 것을 방지하기 위하여 약하게 MP01을 온 시켜서 서서히 전원 전압까지 끌어 올리기 위함이다. 제어회로의 셋업(set up) 시간 Ts가 지난 뒤 부트스트랩 회로(120)에 의해 VG는 VSS 보다 V- 만큼 낮은 전압을 출력하여 MP01의 게이트에 접지 전압 VSS를 인가했을 때보다 더 강하게 온 시킨다. VG가 낮을수록 MP01의 | VGS | 가 커져서 [수학식 7]에서 보듯이 PMOS 트랜지스터 MP01에 흐르는 전류의 크기가 커진다. 이것은 도 5의 종래의 회로에서 사용한 PMOS 트랜지스터 MP01의 모스 폭 W 보다 작은 값으로 혹은 모스의 길이 L 이 큰 값으로도 도 5의 MP01 만큼의 전류를 흐르게 할 수 있다.
따라서, 도 8의 PMOS 트랜지스터 MP01은 도 5의 PMOS 트랜지스터 MP01보다 작은 W 또는 더 큰 L 혹은 이 두 가지를 혼합하여 W / L 이 작은 모스를 사용할 수 있으므로, 회로 블럭(200)이 동작하지 않을 때, [수학식 10]에 따라 적은 누설 전류를 소모하면서도 회로 블록(200)이 동작할 때는 [수학식 7]에 따라 VG를 VSS보다 V- 만큼 낮은 전압을 출력함으로써 회로 블록(200)이 동작하는데 필요한 충분한 전류를 공급할 수 있다.
V+, V- 는 회로 200과 회로 100의 PMOS 트랜지스터 MP01의 특성에 맞추어 적절히 조정이 가능하다. 또한 Ts, V+, V- 는 블록 200의 특성에 따라 달라지므로 제어회로 110과 부트스트랩 회로(120)을 적절하게 설계하여 얼마든지 필요에 따라 변경할 수 있다.
Th 은 회로 블럭(200)이 동작 모드에서 대기 모드로 바뀔 때 블록 200주변의 다른 회로들이 회로 블럭(200)이 대기 모드로 바뀌기 전에 회로 블럭(200)의 출력을 받아오는 등의 필요한 조치를 취하기 위한 시간으로 이 시간 만큼 PWRON이 하이 상태를 지속(hold)해야 하는 시간이다.
도 10은 본 발명의 다른 실시예에 따른 회로도이다.
본 발명은 도 10에서 와 같이 접지 VSS와 가상의 접지 V_VSS사이에 스위치로 | VT | 가 높은 HVT NMOS 트랜지스터 MN01을 사용하고 회로 블럭(400)이 동작할 때는, 도 11에서와 같이 VDD보다 V+ 만큼 높은 전압을 VG로 출력하는 제어회로(310), 부트스트랩 회로(320)을 포함하는 회로 300으로 변형하여 사용할 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 회로도이다.
본 발명은 도 12에서 와 같이 클럭이 없는 비동기 회로로 전원 VDD와 가상 전압 V_VDD사이에 스위치로 | VT | 가 높은 HVT PMOS 트랜지스터 MP01을 사용하고 블록 200이 동작할 때는 도 13에서와 같이 VSS보다 V- 만큼 낮은 전압을 VG로 출력하는 제어회로 510, 부트스트랩 회로 520으로 이루어진 회로 500으로 변형하여 사용할 수 있다.
도 14는 본 발명의 제3 변형 실시예에 따른 회로도이다.
본 발명은 도 14에서 와 같이 클럭이 없는 비동기 회로로 접지 VSS와 가상의 접지 V_VSS사이에 스위치로 | VT | 가 높은 HVT NMOS 트랜지스터 MN01을 사용하고 블록 400이 동작할 때는 도 15에서와 같이 VDD보다 V+ 만큼 높은 전압을 VG로 출력하는 제어회로(710), 부트스트랩 회로(720)을 포함하는 회로 700으로 변형하여 사용할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 회로블럭에 전원 공급을 온/오프하는 스위치 역할을 수행하는 모스 트랜지스터 자체의 누설 전류를 더욱 작게 하면서, 구동해야 할 회로블럭에 충분한 전류를 공급할 수 있다.
또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

Claims (12)

  1. 전원전압(VDD) 단자와 가상 전원전압(V_VDD) 단자 사이를 온/오프(On/Off) 가능하게 접속된 HVT(High Threshold Voltage) PMOS 트랜지스터; 및
    상기 PMOS 트랜지스터를 온/오프(On/Off)시키는 제어 신호를 상기 PMOS 트랜지스터의 게이트에 인가하는 제어회로;를 포함하며
    상기 제어회로는, 상기 게이트에 접지전압(VSS)보다 소정 제1 전압(V-) 만큼 낮은 전압을 인가하여 상기 PMOS 트랜지스터를 온(On) 시키는 것을 특징으로 하는 반도체 회로.
  2. 제1항에 있어서,
    상기 제어회로는, 상기 게이트에 상기 접지전압(VSS) 보다 상기 제1 전압(V-) 만큼 낮은 전압을 인가하기 전에, 상기 접지전압(VSS)보다 소정 제2 전압(V+) 만큼 높은 전압을 소정시간 인가하여, 상기 가상전원(V_VDD)에 전원 잡음(di/dt noise)을 최소화하는 것을 특징으로 하는 반도체 회로.
  3. 제1항에 있어서,
    상기 제어회로는, 상기 접지전압(VSS)보다 소정 제1 전압(V-) 만큼 낮은 전압을 발생시키는 부트스트랩 회로를 포함하는 것을 특징으로 하는 반도체 회로.
  4. 제1항에 있어서,
    상기 PMOS 트랜지스터는, 모스 폭 W의 감소, 및 모스 길이 L의 증가 중 적어도 하나에 의해, W/L의 비를 소정 비율로 감소시켜, 오프(Off) 상태에서 누설전류를 감소시킨 것을 특징으로 하는 반도체 회로.
  5. 제1항에 있어서,
    상기 PMOS 트랜지스터의 단속 동작에 따라, 동작시에는 상기 가상 전원(V_VDD) 단자를 통해 상기 전원전압(VDD)을 공급받고, 미동작시에는 상기 전원전압(VDD)의 공급이 차단되는 회로블럭;을 더 포함하는 것을 특징으로 하는 반도체 회로.
  6. 제1항에 있어서,
    상기 제어 신호는, 소정 클럭에 동기 혹은 비동기화 되어 출력되는 것을 특징으로 하는 반도체 회로.
  7. 접지전압(VSS) 단자와 가상 접지전압(V_VSS) 단자 사이를 온/오프(On/Off) 가능하게 접속된 HVT(High Threshold Voltage) NMOS 트랜지스터; 및
    상기 NMOS 트랜지스터를 온/오프(On/Off)시키는 제어신호를 상기 NMOS 트랜지스터의 게이트 인가하는 제어회로;를 포함하며
    상기 제어회로는, 상기 게이트에 전원전압(VDD)보다 소정 제1 전압(V+) 만큼 높은 전압을 인가하여 상기 NMOS 트랜지스터를 온(On) 시키는 것을 특징으로 하는 반도체 회로.
  8. 제7항에 있어서
    상기 제어회로는, 상기 게이트에 상기 전원전압(VDD) 보다 소정 제1 전압(V+ )만큼 높은 전압을 인가하기 전에 상기 전원전압(VDD)보다 소정 제2 전압(V-) 만큼 낮은 전압을 일정시간 인가하여 상기 가상 접지전압(V_VSS)에 접지 잡음(di / dt noise)을 최소화하는 것을 특징으로 하는 반도체 회로.
  9. 제7항에 있어서
    상기 제어회로는, 상기 전원전압(VDD)보다 소정 제1 전압(V+) 만큼 높은 전압을 발생시키는 부트스트랩 회로를 포함하는 것을 특징으로 하는 반도체 회로.
  10. 제7항에 있어서,
    상기 NMOS 트랜지스터는, 모스 폭 W의 감소, 및 모스 길이 L의 증가 중 적어도 하나에 의해, W/L의 비를 소정 비율로 감소시켜, 오프(Off) 상태에서 누설전류를 감소시킨 것을 특징으로 하는 반도체 회로.
  11. 제7항에 있어서,
    상기 NMOS 트랜지스터의 단속 동작에 따라, 동작시에는 상기 가상 접지전원(V_VSS) 단자를 통해 상기 접지전원(VSS)에 접속되고, 미동작시에는 상기 접지전압(VSS)과의 접속이 차단되는 회로블럭;을 더 포함하는 것을 특징으로 하는 반도체 회로.
  12. 제7항에 있어서,
    상기 제어 신호는, 소정 클럭에 동기 혹은 비동기화 되어 출력되는 것을 특징으로 하는 반도체 회로.
KR1020050133176A 2005-12-29 2005-12-29 저전력 소모 씨모스 반도체 회로 KR100807950B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050133176A KR100807950B1 (ko) 2005-12-29 2005-12-29 저전력 소모 씨모스 반도체 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050133176A KR100807950B1 (ko) 2005-12-29 2005-12-29 저전력 소모 씨모스 반도체 회로

Publications (2)

Publication Number Publication Date
KR20070070536A KR20070070536A (ko) 2007-07-04
KR100807950B1 true KR100807950B1 (ko) 2008-02-28

Family

ID=38505813

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050133176A KR100807950B1 (ko) 2005-12-29 2005-12-29 저전력 소모 씨모스 반도체 회로

Country Status (1)

Country Link
KR (1) KR100807950B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002118176A (ja) 2000-10-05 2002-04-19 Nec Corp 半導体装置
JP2003242797A (ja) 2002-02-18 2003-08-29 Matsushita Electric Ind Co Ltd 信号伝送回路
JP2005123865A (ja) 2003-10-16 2005-05-12 Sony Corp バッファ回路および表示装置
JP2006005182A (ja) 2004-06-18 2006-01-05 Mitsubishi Electric Corp 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002118176A (ja) 2000-10-05 2002-04-19 Nec Corp 半導体装置
JP2003242797A (ja) 2002-02-18 2003-08-29 Matsushita Electric Ind Co Ltd 信号伝送回路
JP2005123865A (ja) 2003-10-16 2005-05-12 Sony Corp バッファ回路および表示装置
JP2006005182A (ja) 2004-06-18 2006-01-05 Mitsubishi Electric Corp 半導体装置

Also Published As

Publication number Publication date
KR20070070536A (ko) 2007-07-04

Similar Documents

Publication Publication Date Title
TWI439051B (zh) 準位轉換正反器及其操作方法
US6191615B1 (en) Logic circuit having reduced power consumption
KR100744640B1 (ko) 클럭 드라이버
US20010052623A1 (en) Semiconductor integrated circuit
US20040178828A1 (en) Circuit for transforming a differential mode signal into a single ended signal with reduced standby current consumption
US20060033530A1 (en) Digital circuits having current mirrors and reduced leakage current
US7908499B2 (en) Semiconductor integrated circuit comprising master-slave flip-flop and combinational circuit with pseudo-power supply lines
US20060012396A1 (en) Level shifter and method thereof
JP3544096B2 (ja) 半導体集積回路装置
US6670841B2 (en) Level shifting circuit
US10158354B2 (en) Apparatus with electronic circuitry having reduced leakage current and associated methods
JP5211889B2 (ja) 半導体集積回路
JPH0963274A (ja) 半導体集積回路装置
US6777981B2 (en) Level shifting circuit
US6259299B1 (en) CMOS level shift circuit for integrated circuits
US8575962B2 (en) Integrated circuit having critical path voltage scaling and method therefor
US7109758B2 (en) System and method for reducing short circuit current in a buffer
US7432754B2 (en) Voltage control circuit having a power switch
KR100735756B1 (ko) 반도체 집적 회로
US6759701B2 (en) Transistor circuit
US20180069552A1 (en) Low power general purpose input/output level shifting driver
US6624663B2 (en) Low threshold voltage silicon-on-insulator clock gates
CN105099428B (zh) 微处理器装置、集成电路以及选择基底偏压的方法
KR100807950B1 (ko) 저전력 소모 씨모스 반도체 회로
CN109150158A (zh) 具有降低的泄漏电流的电子电路的装置及相关方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20130207

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140220

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150209

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160219

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee