JP2006005182A - 半導体装置 - Google Patents
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Abstract
【解決手段】 パワーデバイスの低圧側(112)の電力素子を駆動して高圧側駆動部(111)の電源を供給するブートストラップ回路は、少なくともブートストラップコンデンサに電源を供給する低圧半導体素子部(7)と高圧島ドリフト部(Rn,8)を備え、低圧半導体素子部と高圧島ドリフト部は接合分離され、pch−MOSトランジスタ(Tr7)のバックゲート(16)はダイオードが接続されていないオープン構成としている。
【選択図】 図2
Description
本実施の形態1の特徴は、ブートストラップ回路内の充電可能な半導体素子部を構成するPch−MOSトランジスタ領域(7)において、n−半導体層(106)内に第1のp+層(20)と第2のp+層(17)とバックゲートn+層(16)を埋設し、このバックゲートn+層(16)には、従来はPch−MOSトランジスタがOFFの際に電荷流出を防止するためのダイオードが接続されていたが、本実施の形態1ではこのような電荷流出防止用のダイオードを設けることなく、バックゲートn+層(16)をオープン構成としたことである。
図3は変形例1に係るブートストラップ回路要部の断面構造を示す。図2に示す実施の形態1の構成では、高圧島n−ドリフト層Rn領域8において、空乏層を広げ、高圧島開口部のn+層12の電界集中を緩和させるために、p−基板と同電位に固定された一対のp+層13,14を設けているが、図3に示す変形例1のように、一方のp+層13を省略し、p+層14のみを設けた構成としてもよい。
図4及び図5は変形例2(A),(B)に係るブートストラップ回路要部の断面構造を示し、その基本構成は図1乃至図2に示す実施の形態1と同様である。実施の形態1との相違点は、図4に示すように変形例2(A)の構成では、高圧島n−ドリフト層Rn領域8において、新たな埋込p+層19を高圧島のn−半導体層106とp−基板105との間に介在させたことであり、図5に示す変形例2(B)では、高圧島n−ドリフト層Rn領域8において、埋込p+層19を高圧島のn−半導体層106内に埋め込んだ構成である。
変形例3について図6及び図7を用いて説明する。図6及び図7は変形例3(A),(B)の要部断面構造を示し、その基本構成は図4及び図5に示す変形例2と同様である。変形例2との相違点は、変形例3では、変形例1で説明した特徴を変形例2と組合せて適用したことである。
変形例4について図8を用いて説明する。図8は変形例4に係るブートストラップ回路の要部断面構造を示し、その基本構成は例えば図2に示す実施の形態1と同様である。変形例4では、n+層12が高電位となることを回避する別の好ましい構成例を示すものであり、図8に示す高圧島n−ドリフト層Rn領域8において、n+層12の電界集中を緩和させるために、p−基板と同電位に固定された一対のp+層13,14の埋め込み下部及び側面部を囲むようにp−ウェル層23,24を埋設したことである。
変形例5について図9を用いて説明する。図9は変形例5に係るブートストラップ回路の要部断面構造を示し、その基本構成は図8に示す変形例4と同様である。図9に示す変形例5では、一方のp+層13とその下部のp−ウェル層23の対を取り除き、p+層14とその下部のp−ウェル層24の対のみを形成した構成としている。
変形例6について図10及び図11を用いて説明する。図10及び図11は変形例6(A),(B)の要部断面構造を示し、その基本構成は図8に示す変形例4と同様である。図10及び図11に示す変形例6の構成では、上述の図4または図5に示す変形例2の特徴と図8に示す変形例4の特徴を組合せた構成である。
変形例7について図12及び図13を用いて説明する。図12及び図13は変形例7(A),(B)の要部断面構造を示し、その基本構成は図10及び図11に示す変形例6と同様である。図12及び図13に示す変形例7では、一方のp+層13とその下部のp−ウェル層23の対を取り除き、p+層14とその下部のp−ウェル層24の対のみを形成した構成としている。
変形例8について図14を用いて説明する。図14は変形例8に係るブートストラップ回路要部の断面構造を示し、その基本構成は図1及び図2に示す実施の形態1と同様である。実施の形態1との相違点は、図14に示す変形例8では、Pch−MOSトランジスタ領域7のn−半導体層106内に設けられているバックゲートn+層16を、n−半導体層106内の埋込n+層10と部分的に接する深さまで埋設した構成としている。
本発明の実施の形態2について図15及び図16を用いて説明する。図15は本発明の実施の形態2に係る半導体装置とパワーデバイスとを連結した概略回路構成、図16は本実施の形態2に係るブートストラップ回路要部の断面構造を示し、その基本構成は図1乃至図2に示す実施の形態1と同様である。実施の形態1との相違点は、図15及び図16に示す本実施の形態2の構成では、Pch−MOSトランジスタTr7のバックゲートに接続する第1のダイオードD5領域50と第2のダイオードD7領域70をさらにモノシリック高耐圧ICチップに追加搭載したことである。
本発明の実施の形態3について図17及び図18を用いて説明する。図17は本発明の実施の形態3に係る半導体装置とパワーデバイスとを連結した概略回路構成、図18は本実施の形態3に係るブートストラップ回路要部の断面構造を示し、その基本構成は実施の形態1及び2と同様である。
変形例9は、ダイオードD5領域50のn−半導体層106内に設けられたn+層28が、n−半導体層106内の埋込n+層10と部分的に接する深さにまで埋設された構成としている。
変形例10は、ダイオードD5領域50のn−半導体層106内にp−ウェルを設け、p−ウェル内にアノードp+層27とカソードn+層28を設け、埋込n+層10をn−半導体層106とp−基板105間に介在させた構成としている。
変形例11は、ダイオードD5領域50のn−半導体層106内にさらにn+層を設け、ダイオードD5領域50のn−半導体層106内のp−ウェル内のアノードp+層27と接続した構成としている。
変形例12は、前述の変形例9の特徴と変形例11の特徴とを組合せて適用したことである。即ち、ダイオードD5領域50のn−半導体層106内にp−ウェルを設け、p−ウェル内にアノードp+層27とカソードn+層28を設け、埋込n+層10をn−半導体層106とp−基板105間に介在させている。ダイオードD5領域50のn−半導体層106内にさらにn+層を設け、ダイオードD5領域50のn−半導体層106内のp−ウェル内のアノードp+層27と接続している。上記構成において、ダイオードD5領域50のn−半導体層106内に設けられているn+層を、ダイオードD5領域50のn−半導体層106内の埋込n+層10と部分的に接する深さにまで埋設した構成である。
本発明の実施の形態4について図19を用いて説明する。図19は本実施の形態4に係るブートストラップ回路構成を示し、その基本構成は図17に示す実施の形態3と同様である。実施の形態3との相違点は、本実施の形態4では、実施の形態2で説明したダイオードD7領域70を追加搭載する特徴を、実施の形態3の構成に導入したことである。即ち、Pch−MOSトランジスタ領域77とNch−MOSトランジスタ領域41をモノシリック高耐圧ICチップに追加搭載するとともに、ダイオードD7領域70を追加搭載した構成である。これにより、実施の形態2及び3と同様の効果が得られる。
本発明の実施の形態5について図20を用いて説明する。図20は本実施の形態5に係るブートストラップ回路構成を示し、その基本構成は図17に示す実施の形態3と同様である。相違点は、実施の形態3の構成で設けられていたダイオードD5領域50を、本実施の形態5では除去し、Pch−MOSトランジスタ領域7のバックゲートn+層16をオープン構成としたことである。これにより、実施の形態3と同様の効果が得られるとともに、ダイオードD5領域50を取り除いた分だけ、回路面積を縮小することができる。
本発明の実施の形態6について図21と図22を用いて説明する。図21は本実施の形態6に係るブートストラップ回路構成、図22はその要部断面構造を示し、その基本構成は図15乃び図16に示す実施の形態2と類似し、相違点は、本実施の形態6の構成では、ダイオードD7領域70は削除され、Pch−MOSトランジスタ領域7のゲートとPch−MOSトランジスタ領域7の第2のp+層17とが接続されたことである。
本発明の実施の形態7について図23を用いて説明する。図23は本実施の形態7に係るブートストラップ回路構成を示し、その基本構成は図21に示す実施の形態6と同様である。実施の形態6との相違点は、本実施の形態7では、実施の形態2で説明したように、ダイオードD5領域50とダイオードD7領域70をモノシリック高耐圧ICチップに追加搭載したことである。これにより、実施の形態2及び6と同様の効果が得られる。
本発明の実施の形態8について図24を用いて説明する。図24は本実施の形態8に係るブートストラップ回路構成を示し、その基本構成は図21に示す実施の形態6と同様である。実施の形態6との相違点は、本実施の形態8では、ダイオードD5領域50を削除し、Pch−MOSトランジスタ領域7のバックゲートn+層16をオープン構成としたことである。これにより、実施の形態6と同様の効果が得られるとともに、ダイオードD5領域50を取り除いた分だけ、回路面積を縮小することができる。
Claims (9)
- パワーデバイスを駆動する半導体装置であって、前記パワーデバイスの低圧側の電力素子を駆動して高圧側浮遊供給絶対電圧と高圧側浮遊供給オフセット電圧間に接続されたブートストラップコンデンサに高圧側駆動部の電源を供給するブートストラップ回路を有し、
前記ブートストラップ回路は、少なくとも前記ブートストラップコンデンサに電源を供給する低圧半導体素子部と高圧保持部を備え、
前記低圧半導体素子部と前記高圧保持部は接合分離され、前記高圧保持部は高圧島のn−半導体内の高圧側と開口部にそれぞれn+層を設けたn−ドリフト層である半導体装置において、
前記ブートストラップ回路の前記低圧半導体素子部は少なくともPch−MOSトランジスタを備え、前記Pch−MOSトランジスタの第1のp+層が電源電圧に接続され、第2のp+層が前記n−ドリフト層を介して高圧側浮遊供給絶対電圧端子に接続され、前記Pch−MOSトランジスタのバックゲートは、ダイオードが接続されていないオープン構成であることを特徴とする半導体装置。 - 前記第2のp+層とバックゲートのn+層間に形成されるボディ・ドレインダイオードを介して流れる電流と逆方向に、寄生のダイオードが前記第1のp+層とバックゲートn+層間に形成される請求項1に記載の半導体装置。
- パワーデバイスを駆動する半導体装置であって、前記パワーデバイスの低圧側の電力素子を駆動して高圧側浮遊供給絶対電圧と高圧側浮遊供給オフセット電圧間に接続されたブートストラップコンデンサに高圧側駆動部の電源を供給するブートストラップ回路を有し、
前記ブートストラップ回路は、少なくとも前記ブートストラップコンデンサに電源を供給する低圧半導体素子部と高圧保持部を備え、
前記低圧半導体素子部と前記高圧保持部は接合分離され、前記高圧保持部は高圧島のn−半導体内の高圧側と開口部にそれぞれn+層を設けたn−ドリフト層である半導体装置において、
前記ブートストラップ回路の前記低圧半導体素子部は少なくともpch−MOSトランジスタを備え、前記Pch−MOSトランジスタの第1のp+層が電源電圧に接続され、第2のp+層が前記n−ドリフト層を介して高圧側浮遊供給絶対電圧端子に接続され、前記Pch−MOSトランジスタのバックゲートに接続する第1のダイオード領域と第2のダイオード領域をさらにモノシリック高耐圧ICチップに追加搭載したことを特徴とする半導体装置。 - 前記Pch−MOSトランジスタ領域の第1のp+層とバックゲートn+層間に第1のダイオードを設けるとともに、第2のp+層とバックゲートn+層間に第2のダイオードを設け、前記第1のダイオードおよび第2のダイオードのカソードはともに前記Pch−MOSトランジスタのバックゲートに接続され、前記第1及び第2のダイオードのアノードは、前記Pch−MOSトランジスタ領域の第1のp+層及び第2のp+層にそれぞれ接続されている請求項3に記載の半導体装置。
- 前記高圧島状n−ドリフト層領域の開口部のn+層は前記Pch−MOSトランジスタの第2のp+層と接続され、該第2のp+層はさらにスイッチを介して前記Pch−MOSトランジスタのゲートに接続され、該Pch−MOSトランジスタのゲートはさらにNch−MOSトランジスタのドレインに接続され、前記Nch−MOSトランジスタの駆動するタイミングと低圧側の電力素子を駆動するタイミングと前記スイッチのOFFするタイミングが同期することを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
- 前記スイッチが第2のPch−MOSトランジスタである請求項5に記載の半導体装置。
- 前記スイッチである第2のPch−MOSトランジスタのゲートと前記Nch−MOSトランジスタのゲートが短絡している請求項6に記載の半導体装置。
- 前記高圧島状n−ドリフト層領域の開口部のn+層は前記Pch−MOSトランジスタの第2のp+層とゲートに接続され、前記Pch−MOSトランジスタのゲートは、前記高圧島状n−ドリフト層領域の開口部のn+層及び前記Pch−MOSトランジスタTr7の第2のp+層以外いずれにも接続されていないことを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置。
- 前記ブートストラップ回路の前記低圧半導体素子部において、埋込n+層をn−半導体層とp−基板間に介在させたことを特徴とする請求項1乃至8のいずれか1項に記載の半導体装置。
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