JP2004047937A - 半導体装置 - Google Patents
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Abstract
【課題】寄生トランジスタのオン動作を防止し、回路消費電流を低減するブートストラップ方式の半導体装置を提供する。
【解決手段】パワーデバイスの低圧側（１１２）の電力素子を駆動して高圧側駆動部（１１１）の電源を供給するブートストラップ回路は、少なくとも充電可能な半導体素子部（Ｄ３，６）と高圧島ドリフト部（Ｒｎ，８）を備え、充電可能な半導体素子部と高圧島ドリフト部は接合分離され、高圧島ドリフト部は高圧島のｎ−半導体内の高圧側と開口部にそれぞれｎ＋層（１１，１２）を設けている。
【選択図】 図２
【解決手段】パワーデバイスの低圧側（１１２）の電力素子を駆動して高圧側駆動部（１１１）の電源を供給するブートストラップ回路は、少なくとも充電可能な半導体素子部（Ｄ３，６）と高圧島ドリフト部（Ｒｎ，８）を備え、充電可能な半導体素子部と高圧島ドリフト部は接合分離され、高圧島ドリフト部は高圧島のｎ−半導体内の高圧側と開口部にそれぞれｎ＋層（１１，１２）を設けている。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明はパワーデバイスを駆動する半導体装置に関し、特に、ブートストラップ回路方式を用い、インバータ等のパワーデバイスを駆動する高耐圧集積回路ＭＯＳ構造の寄生トランジスタのオン動作を防止する半導体装置に関するものである。
【０００２】
【従来の技術】
一般に、ブートストラップダイオード方式では、ブートストラップダイオードは高耐圧ＩＣチップの外部側に設けられていたが、１チップ化を目的としてブートストラップダイオードを高耐圧ＩＣチップ内に搭載したブートストラップダイオード方式が開発されている。このようなブートストラップ回路方式の高耐圧ＩＣチップについて、図２７及び図２８を用いて以下に説明する。図２７は従来のブートストラップダイオードの断面構造を示し、図２８は従来のパワーデバイス（電力変換器）と図２７に示すブートストラップダイオードを搭載した高耐圧ＩＣとを連結した概略回路構成を示す。
【０００３】
図２７に示すブートストラップ方式は、高耐圧ＩＣチップに搭載したブートストラップダイオード部１０１と、高圧側駆動用ＣＭＯＳ領域１０２とを備える。ｐ−基板１０５上に形成されたｎ−半導体層１０６内にｐ−ウェル１０３と層間絶縁膜のｐ＋型拡散層１０４とを離間させて設けられている。これにより、ｐ−ウェル１０３とｐ＋型拡散層１０４間に電源電圧Ｖｃｃを印加でき、高圧ダイオードはブートストラップダイオード（Ｄ１０１）として使用可能としている。ここで、高耐圧ＩＣチップのｐ−基板１０５は通常は接地（ＧＮＤ）電位に接続されている。
【０００４】
図２８において、Ｃ１は外部ブートストラップコンデンサ（以後、「外部コンデンサ」と略称する）であり、上側（高圧側）パワートランジスタＴ１と下側（低圧側）パワートランジスタＴ２は、高電圧端子ＨＶと接地ＧＮＤ間に直列に接続され、これらのトランジスタＴ１とＴ２はそれぞれ固有の基板ダイオードＤ１とＤ２を有する。図示のように、高耐圧ＩＣは、高圧側駆動回路１１１と低圧側駆動回路１１２とレベルシフト回路１１３と遅延回路１１４と高耐圧のブートストラップダイオードＤ１０１を備え、トランジスタＴ１とＴ２等より成るパワーデバイスを駆動するように接続されている。
【０００５】
外部コンデンサＣ１の一端はＩＣチップ上のブートストラップダイオードＤ１０１を介して電源電圧Ｖｃｃに接続され、下側トランジスタＴ２が導通（オン）状態にあるときに出力端子ＯＵＴがほぼ接地電位に維持された場合に、充電電流を外部コンデンサＣ１に流し、外部コンデンサＣ１は電源電圧Ｖｃｃよりも電圧降下分だけ僅かに小さい充電電圧Ｖ１を保持する。これにより、低圧側駆動回路１１２は比較的低い電源電圧Ｖｃｃにより駆動され、高圧側駆動回路１１１は外部コンデンサＣ１に充電された電圧Ｖ１により駆動される。
【０００６】
このように、図２７及び図２８に示す高耐圧ＩＣでは、ブートストラップダイオードＤ１０１のアノード１０７を制限抵抗Ｒ１を介して電源電圧Ｖｃｃに接続し、カソード１０８を高圧側浮遊供給絶対電圧ＶＢ端子に接続し、この高圧側浮遊供給絶対電圧ＶＢ端子と高圧側浮遊供給オフセット電圧ＶＳ端子（出力端子ＯＵＴ）との間に外部コンデンサＣ１を接続している。このような構成において、電力変換器の出力素子の低圧側トランジスタＴ２がオンするときに、高圧であるブートストラップダイオードＤ１０１を通じて外部コンデンサＣ１を充電し、この外部コンデンサＣ１に充電された電圧Ｖ１により高圧側駆動回路１１１を駆動することにより、高圧側浮遊電源を別途設けることを必要としない方式を提供している。
【０００７】
他の従来構成としては、過渡期間中における集積ＬＤＭＯＳ構造の寄生トランジスタのＯＮ防止用のデバイスを有し、集積デバイスの破壊防止を保証する集積ＬＤＭＯＳトランジスタを使用し、ＬＤＭＯＳと下側電力素子のタイミングを同期させたブートストラップ・キャパシタンスの充電回路が開示されている（例えば、特許文献１参照）。
【０００８】
【特許文献１】
特開平９−６５５７１号公報（段落０００９〜００１４、図３〜５）
【０００９】
【発明が解決しようとする課題】
しかし、図２７及び図２８に示すようなブートストラップダイオードＤ１０１を高耐圧ＩＣに搭載したブートストラップ回路方式は、ダイオードＤ１０１のアノード１０７がｐ−基板１０５よりも電源電圧分だけ電位的に高く、高圧を保持するためにＲＥＳＵＲＦ構造となっている。この場合、電源電圧Ｖｃｃを印可すると寄生のＰＮＰトランジスタ１０９がオン動作し、ベース濃度が低いため、寄生のＰＮＰトランジスタの電流増幅率ＨＦＥが大きくなり、アノード１０７からｐ−ウェル１０３及びｎ−半導体層１０６を介してｐ−基板１０５方向に非常に大きな電流が流れてしまうといった問題があった。
【００１０】
本発明は、上記課題を解決するためになされたもので、寄生のトランジスタのオン動作を防止し、回路の消費電流を低減することができるブートストラップ方式による高耐圧ＩＣチップの半導体装置を提供することを目的とする。即ち、高圧保持と充電の役割を接合分離で別々の素子に行うことで、寄生のＰＮＰトランジスタの動作を極力無くすことを主な目的とする。これは、高圧保持部はＲＥＳＵＲＦ構造ではあるが、ｎ−ドリフト層となっているため寄生のＰＮＰトランジスタは発生しないことによる。また、充電するための半導体素子としては、ダイオード型とｐｃｈ−ＭＯＳトランジスタ型の大きく２通りのものを搭載しているが、どちらの型式においても寄生のＰＮＰトランジスタの動作を極力無くすため、埋込みｎ＋層を追加してベース濃度を濃くし、寄生のＰＮＰトランジスタの電流増幅率ＨＦＥを低くしている。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明による半導体装置は、パワーデバイスを駆動する半導体装置であって、前記パワーデバイスの低圧側の電力素子を駆動して高圧側浮遊供給絶対電圧と高圧側浮遊供給オフセット電圧間に接続されたブートストラップコンデンサに高圧側駆動部の電源を供給するブートストラップ回路を有する。ブートストラップ回路は、少なくとも充電可能な半導体素子部と高圧保持部を備え、充電可能な半導体素子部と高圧保持部は接合分離されている。充電可能な半導体素子部は埋込みｎ＋層をｎ−半導体層とｐ−基板間に介在させている。高圧保持部は高圧島のｎ−半導体内の高圧側と開口部にそれぞれｎ＋層を設けたｎ−ドリフト層であり、さらに高圧島開口部のｎ＋層の両側にｐ−基板と同電位である１対のｐ＋層を設けたことを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図２６を用いて、充電可能な半導体素子部と高圧保持用ｎ−ドリフト層を接合分離でモノシリック高耐圧ＩＣ（１チップ構成の高耐圧ＩＣ）チップに搭載したブートストラップ方式を例示して説明する。ただし、本発明はこれに限定されるものではなく、他のＭＯＳトランジスタ等を備える半導体装置にも適用可能である。なお、各図において共通する要素には同一の符号を付し、重複する説明については省略している。
【００１３】
（実施の形態１）
本発明の実施の形態１について図１及び図２を用いて説明する。図１は本発明の実施の形態１に係る半導体装置とパワーデバイスとを連結した概略回路構成、図２は本実施の形態１に係るブートストラップ回路要部の断面構造を示す。図示の構成では、ダイオードＤ３領域６と高圧島を利用したｎ−ドリフト層Ｒｎ領域８をモノシリック高耐圧ＩＣチップに搭載したブートストラップ方式を示す。この方式では、ｎ−ドリフト層Ｒｎは高電圧を保持するために設けられ、ダイオードＤ３のカソード端子２２と高圧側駆動回路１１１の高圧側浮遊供給絶対電圧ＶＢ端子１１との間に接続されている。
【００１４】
上側（高圧側）及び下側（低圧側）パワートランジスタＴ１とＴ２は所定の高周波の繰返しサイクルに対して切換えモードで動作し、１サイクル中の異なる２つの位相期間に各トランジスタが導通駆動（ターンオン）される。上側トランジスタＴ１のダイオードＤ１は、下側トランジスタＴ２がターンオフしたときに出力端子ＯＵＴに生じる正の過渡電圧を制限し、下側トランジスタＴ２のダイオードＤ２は、上側トランジスタＴ１がターンオフしたときに出力端子ＯＵＴに生じる負の過渡電圧を制限する。
【００１５】
高圧側駆動回路１１１は、高圧側入力端子ＨＩＮからレベルシフト回路１１３を介して入力される所定の上側トランジスタ駆動命令信号に応答して、高圧側出力端子ＨＯを介して、規定の位相期間だけ上側トランジスタＴ１をターンオンさせるように駆動制御される。同様に、低圧側駆動回路１１２は、低圧側入力端子ＬＩＮから遅延回路１１４を介して入力される所定の下側トランジスタ駆動命令信号に応答して、低圧側出力端子ＬＯを介して、規定の位相期間だけ下側トランジスタＴ２をターンオンさせるように駆動制御される。上記構成において、低圧側駆動回路１１２とレベルシフト回路１１３と遅延回路１１４の各一端子は接地電位（ＧＮＤ）に接続されている。
【００１６】
一方、ＶＢ端子とＶＳ端子間に接続された外部コンデンサＣ１の一端は、モノシリックＩＣチップ上のｎ−ドリフト層ＲｎとダイオードＤ３領域６を介して、例えば電源電圧１５ＶのＶｃｃに接続され、下側トランジスタＴ２が導通（ＯＮ）状態にあるときに出力端子ＯＵＴがほぼ接地電位に維持された場合に、充電電流を外部コンデンサＣ１に流し、外部コンデンサＣ１は電源電圧Ｖｃｃよりも電圧降下（ＶＦ）分だけ僅かに小さい充電電圧Ｖ１を保持する。これにより、低圧側駆動回路１１２は比較的低い電源電圧Ｖｃｃにより駆動され、高圧側駆動回路１１１は外部コンデンサＣ１に充電された電圧Ｖ１により駆動される。
【００１７】
このように、図１及び図２に示すモノシリック高耐圧ＩＣでは、ダイオードＤ３領域６のアノードｐ＋層２１を電源電圧Ｖｃｃに接続し、カソードｎ＋層２２をｎ−ドリフト層Ｒｎを介して、外部コンデンサＣ１に電流が流れ、外部コンデンサＣ１の充電が行われる。この外部コンデンサＣ１に充電されたＶ１を高圧側駆動回路１１１の電源電圧として使用することにより、高圧側浮遊電源を別途設けることを必要としない方式を提供している。
【００１８】
ここで、図２に示すブートストラップ回路の断面構造では、ダイオードＤ３の領域６と、高圧島ｎ−ドリフト層領域８と高圧側駆動用ＣＭＯＳトランジスタ領域９とを有し、ダイオードＤ３領域６において埋込ｎ＋層１０をｎ−半導体層１０６とｐ−基板１０５との間に介在させている。また、高圧島ｎ−ドリフト層領域８において、ｐ−基板１０５と同電位のｐ＋層１３，１４は、空乏層を広げ、ｎ＋領域１２の電界集中を緩和させるために設けられている。また、ダイオードＤ３領域６と高圧島ｎ−ドリフト層領域８とを接合分離するｐ＋拡散領域１８が層間絶縁膜として、ｎ−半導体層１０６内にｐ−基板１０５に達する深さにまで形成されている。
【００１９】
このように構成されたブートストラップ回路の断面構造から明らかなように、ダイオードＤ３領域６はダイオードＤ３領域６のｎ−半導体層１０６内にアノードｐ＋層２１とカソードｎ＋層２２を設け、埋込ｎ＋層１０をダイオードＤ３領域６のｎ−半導体層１０６とｐ−基板１０５間に介在させたことにより、ベース濃度を濃くして寄生のＰＮＰトランジスタ従来構成における図２７に示した寄生ＰＮＰトランジスタ１０９のＨＦＥを下げ、寄生のＰＮＰトランジスタのＯＮ動作を従来構成より遥かに抑制することができ、アノードｐ＋層２１からダイオードＤ３領域６のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００２０】
一方、高圧島ｎ−ドリフト層領域８は、多重浮遊フィールドプレートＭＦＦＰ（Ｍｕｌｔｉｐｌｅ Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｐｌａｔｅ）の２重埋め込み構造を採用している。即ち、高圧島ｎ−ドリフト層Ｒｎ領域８は、高圧島のｎ−半導体層１０６内の高電位側のｎ＋層１１と開口部のｎ＋層１２の両側に設けられ、ｐ−基板と同電位（接地電位ＧＮＤ）に固定された一対のｐ＋層１３，１４で囲むことにより、空乏層を広げ、開口部のｎ＋層１２の電界集中を緩和させ、高圧側の電力素子がＯＮし低圧側の電力素子がＯＦＦすると、開口部のｎ＋層１２はフロティング電位となるが、その電位を低電位（約４０Ｖ以下）に抑制することができ、高電圧、即ち６００Ｖ以上の高電圧を保持することができる。
【００２１】
このように、本実施の形態１に係るブートストラップ方式では、ダイオードＤ３領域６と高圧島ｎ−ドリフト層領域８を高耐圧ＩＣチップに搭載した構成により、回路消費電流を効果的に低減することが可能となる。また、図２において、ダイオードＤ３領域６と高圧島ｎ−ドリフト層Ｒｎ領域８を接合分離した構成により、モノシリック高耐圧ＩＣチップに搭載可能となる。
【００２２】
（実施の形態２）
本発明の実施の形態２について図３を用いて説明する。図３は本実施の形態２に係るブートストラップ回路の要部断面構造を示し、その基本構成は図１乃至図２に示す実施の形態１と同様である。実施の形態１との相違点は、実施の形態１の構成では、図２に示すように高圧島ｎ−ドリフト層Ｒｎ領域８において、空乏層を広げ、高圧島開口部のｎ＋層１２の電界集中を緩和させるために、ｐ−基板と同電位に固定された一対のｐ＋層１３，１４を設けているが、図３に示す本実施の形態２の構成では、一方のｐ＋層１３を省略し、ｐ＋層１４のみを設けたことである。
【００２３】
このような一方のｐ＋層１３を取り除いた構成においても、ダイオードＤ３領域６と高圧島ｎ−ドリフト層Ｒｎ領域８とを接合分離するｐ＋拡散領域１８がｐ＋層１３の機能を兼ね、上記と同様の役割、即ち、ｎ＋層１２の電界集中を緩和させる役割を果たしている。従って、ｐ＋層１３を取り除いた分だけ、ＩＣチップの高圧島ｎ−ドリフト層領域８の面積を縮小することができる。
【００２４】
（実施の形態３）
本発明の実施の形態３について図４及び図５を用いて説明する。図４及び図５は本実施の形態３に係るブートストラップ回路及びその変形例の要部断面構造を示し、その基本構成は図１乃至図２に示す実施の形態１と同様である。実施の形態１との相違点は、図４に示すように本実施の形態３の構成では、高圧島ｎ−ドリフト層Ｒｎ領域８において、新たな埋込ｐ＋層１９を高圧島のｎ−半導体層１０６とｐ−基板１０５との間に介在させたことでり、図５に示す変形例では、高圧島ｎ−ドリフト層Ｒｎ領域８において、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６内に埋め込んだことである。
【００２５】
即ち、例えば図２に示す実施の形態１の構成では、高圧側の電力素子がＯＮし、低圧側の電力素子がＯＦＦすると、高圧島ｎ−ドリフト層Ｒｎ領域８の開口部ｎ＋層１２の電位はフローティング電位となり、ダイオードＤ３の耐圧を超える恐れがある。そこで、図４及び図５に示すように、本実施の形態３では、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６とｐ−基板１０５との間に介在させるか、またはｐ＋層１９を高圧島のｎ−半導体層１０６内に埋め込むことにより、ｎ＋層１２直下の実効的な空乏層を低減することができ、ｎ＋領域１２が高電位となることを回避することができる。
【００２６】
（実施の形態４）
本発明の実施の形態４について図６及び図７を用いて説明する。図６及び図７は本実施の形態４に係るブートストラップ回路及びその変形例の要部断面構造を示し、その基本構成は図４及び図５に示す実施の形態３と同様である。実施の形態３との相違点は、本実施の形態４では、実施の形態２で説明した特徴を実施の形態３と組合せて適用したことである。
【００２７】
即ち、図４及び図５に示す実施の形態３の構成例では、高圧島ｎ−ドリフト層Ｒｎ領域８において、ｐ−基板と同電位に固定された一対のｐ＋層１３，１４を設けているが、図６または図７に示す本実施の形態４の構成例では、一方のｐ＋層１３を省略し、ｐ＋層１４のみを設けた構成とし、高圧島ｎ−ドリフト層Ｒｎ領域８において、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６とｐ−基板１０５との間に介在（図６）、または、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６内に埋め込んだ（図７）ことを特徴としている。
【００２８】
このような一方のｐ＋層１３を取り除いた構成においても、ダイオードＤ３領域６と高圧島ｎ−ドリフト層Ｒｎ領域８とを接合分離するｐ＋拡散領域１８がｐ＋層１３の機能を兼ね、上記と同様の役割、即ち、ｎ＋層１２の電界集中を緩和させる役割を果たしている。従って、ｐ＋層１３を取り除いた分だけ、ＩＣチップの高圧島ｎ−ドリフト層領域８の面積を縮小することができる。
【００２９】
なお、図４及び図５に示す実施の形態３と図６及び図７に示す実施の形態４において、好ましい実施例では、高圧島ｎ−ドリフト層領域８内に埋込ｐ＋層１９を生成する方法として、高エネルギーイオン注入法により、埋込ｐ＋層１９をｎ−半導体層１０６内に注入形成する方法を用いている。
【００３０】
他の好ましい実施例では、高圧島ｎ−ドリフト層領域８内に埋込ｐ＋層１９を生成する方法として、高圧島ｎ−ドリフト層領域８となるエピタキシャル層を２回に渡って成長させる方法を用いてもよい。具体的には、１回目のエピタキシャル層を成長させた後、Ｐ型不純物を注入し、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６内に形成した後、２回目のエピタキシャル層を成長させる方法である。これにより、ｎ＋層１２直下の実効的な空乏層を低減することができ、ｎ＋領域１２が高電位となることを回避することが可能となる。
【００３１】
（実施の形態５）
本発明の実施の形態５について図８を用いて説明する。図８は本実施の形態５に係るブートストラップ回路の要部断面構造を示し、その基本構成は例えば図２に示す実施の形態１と同様である。本実施の形態５では、ｎ＋層１２が高電位となることを回避する別の好ましい構成例を示すものであり、実施の形態１との相違点は、図８に示す高圧島ｎ−ドリフト層Ｒｎ領域８において、ｎ＋層１２の電界集中を緩和させるために、ｐ−基板と同電位に固定された一対のｐ＋層１３，１４の埋め込み下部及び側面部を囲むようにｐ−ウェル層２３，２４を埋設したことである。
【００３２】
これにより、ｎ＋層１２近傍の実効的な空乏層を低減することができ、ｎ＋層１２が高電位となることを回避できる。なお、ｐ−ウェル層２３，２４のうちいずれか一方のみを埋設することによっても、同様の効果が得られる。
【００３３】
（実施の形態６）
本発明の実施の形態６について図９を用いて説明する。図９は本実施の形態６に係るブートストラップ回路の要部断面構造を示し、その基本構成は図８に示す実施の形態５と同様である。実施の形態５との相違点は、図８に示す実施の形態５の構成では、高圧島ｎ−ドリフト層Ｒｎ領域８において、ｐ−基板と同電位に固定された一対のｐ＋層１３，１４の埋め込み下部及び側面部を囲むようにｐ−基板と同電位に固定されたｐ−ウェル層２３，２４を設けているが、図９に示す本実施の形態６では、一方のｐ＋層１３とその下部のｐ−ウェル層２３の対を取り除き、ｐ＋層１４とその下部のｐ−ウェル層２４の対のみを形成した構成としている。
【００３４】
このような一方のｐ＋層１３とその下部のＰウェル層２３の対を取り除いた構成においても、ダイオードＤ３領域６と高圧島ｎ−ドリフト層Ｒｎ領域８とを接合分離するｐ＋拡散領域１８がｐ＋層１３の機能を兼ね、上記と同様の役割、即ち、ｎ＋層１２の電界集中を緩和させる役割を果たしている。従って、ｐ＋層１３及びその下部のＰウェル層２３を取り除いた分だけ、ＩＣチップの高圧島ｎ−ドリフト層領域８の面積を縮小することができる。
【００３５】
（実施の形態７）
本発明の実施の形態７について図１０及び図１１を用いて説明する。図１０及び図１１は本実施の形態７に係るブートストラップ回路及びその変形例の要部断面構造を示し、その基本構成は図８に示す実施の形態５と同様である。実施の形態５との相違点は、図１０及び図１１に示す本実施の形態７の構成では、上述の図４または図５に示す実施の形態３の特徴と図８に示す実施の形態５の特徴を組合せた構成である。
【００３６】
即ち、本実施の形態７では、ｐ−基板と同電位に固定された一対のｐ＋層１３，１４の埋め込み下部及び側面全体を囲むようにｐ−ウェル層２３，２４を埋設するとともに、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６とｐ−基板１０５の間に介在（図１０）、または、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６内に埋め込んだ（図１１）ことを特徴としている。
【００３７】
これにより、ｎ＋層１２直下及びｎ＋層１２近傍の実効的な空乏層を低減することができ、ｎ＋層１２が高電位となることを回避できる。なお、ｐ−ウェル２３，２４のうちのいずれか一方のみを埋設することによっても、同様の効果が得られる。
【００３８】
（実施の形態８）
本発明の実施の形態８について図１２及び図１３を用いて説明する。図１２及び図１３は本実施の形態８に係るブートストラップ回路及びその変形例の要部断面構造を示し、その基本構成は図１０及び図１１に示す実施の形態７と同様である。実施の形態７との相違点は、図１０及び図１１に示す本実施の形態７の構成では、ｐ−基板と同電位に固定された一対のｐ＋層１３，１４の埋め込み下部及び側面全体を囲むようにｐ−ウェル層２３，２４を設けているが、図１２及び図１３に示す本実施の形態８では、一方のｐ＋層１３とその下部のｐ−ウェル層２３の対を取り除き、ｐ＋層１４とその下部のｐ−ウェル層２４の対のみを形成した構成としている。
【００３９】
このような一方のｐ＋層１３とその下部のＰウェル層２３の対を取り除いた構成においても、ダイオードＤ３領域６と高圧島ｎ−ドリフト層Ｒｎ領域８とを接合分離するｐ＋拡散領域１８がｐ＋層１３の機能を兼ね、上記と同様の役割、即ち、ｎ＋層１２の電界集中を緩和させる役割を果たしている。従って、ｐ＋層１３及びその下部のＰウェル層２３を取り除いた分だけ、ＩＣチップの高圧島ｎ−ドリフト層領域８の面積を縮小することができる。
【００４０】
また、実施の形態７と同様に、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６とｐ−基板１０５の間に介在（図１２）、または、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６内に埋め込んだ（図１３）ことを特徴としている。
【００４１】
これにより、ｎ＋層１２直下及びｎ＋層１２近傍の実効的な空乏層を低減することができ、ｎ＋層１２が高電位となることを回避できる。
【００４２】
（実施の形態９）
本発明の実施の形態９について図１４を用いて説明する。図１４は本実施の形態９に係るブートストラップ回路の要部断面構造を示し、その基本構成は例えば図１乃至図２に示す実施の形態１と同様である。実施の形態１との相違点は、実施の形態１の構成では、図２に示すようにダイオードＤ３領域６において、ダイオードＤ３領域６のｎ−半導体層１０６内にアノードｐ＋層２１とカソードｎ＋層２２を設け、埋込ｎ＋層１０をダイオードＤ３領域６のｎ−半導体層１０６とｐ−基板１０５間に介在させているが、図１４に示す本実施の形態９の構成では、ダイオードＤ３領域６のｎ−半導体層１０６内に設けられているｎ＋層２２が、ｎ−半導体層１０６内の埋込ｎ＋層１０と部分的に接する深さにまで埋設されていることである。
【００４３】
これにより、ベース濃度をより濃くして、寄生のＰＮＰトランジスタ（１０９）のＨＦＥを下げ、寄生のＰＮＰトランジスタのＯＮ動作を抑制することができ、アノードｐ＋層２１からダイオードＤ３領域６のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００４４】
また、自明であるが、本実施の形態９は、ダイオードＤ３領域６の構造のみが実施の形態１と異なっているだけである。従って、高圧島ｎ−ドリフト層Ｒｎ領域８の構造が異なっている実施の形態２乃至８においても図示は省略するが、高圧島ｎ−ドリフト層Ｒｎ領域８の構造において本実施の形態９は適用できる。
【００４５】
（実施の形態１０）
本発明の実施の形態１０について図１５を用いて説明する。図１５は本実施の形態１０に係るブートストラップ回路の要部断面構造を示し、その基本構成は例えば図１乃至図２に示す実施の形態１と同様である。実施の形態１との相違点は、図２に示すように実施の形態１の構成では、ダイオードＤ３領域６において、ダイオードＤ３領域６のｎ−半導体層１０６内にアノードｐ＋層２１とカソードｎ＋層２２を設け、埋込ｎ＋層１０をダイオードＤ３領域６のｎ−半導体層１０６とｐ−基板１０５間に介在させているが、図１５に示す本実施の形態１０の構成では、ダイオードＤ３領域６のｎ−半導体層１０６内にｐ−ウェル２５を設け、ｐ−ウェル２５内にアノードｐ＋層２１とカソードｎ＋層２２を設け、埋込ｎ＋層１０をｎ−半導体層１０６とｐ−基板１０５間に介在させたことである。
【００４６】
これにより、実施の形態１と同等に寄生のＰＮＰトランジスタのＯＮ動作を抑制することができ、アノードｐ＋層２１からダイオードＤ３領域６のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００４７】
また、自明であるが、本実施の形態１０は、ダイオードＤ３領域６の構造のみが実施の形態１と異なっているだけである。従って、高圧島ｎ−ドリフト層Ｒｎ領域８の構造が異なっている実施の形態２乃至８においても図示は省略するが、高圧島ｎ−ドリフト層Ｒｎ領域８の構造において本実施の形態１０を適用することができる。
【００４８】
（実施の形態１１）
本発明の実施の形態１１について図１６を用いて説明する。図１６は本実施の形態１１に係るブートストラップ回路の要部断面構造を示し、その基本構成は図１５に示す実施の形態１０と同様である。実施の形態１０との相違点は、図１５に示すように実施の形態１０の構成では、ダイオードＤ３領域６において、ダイオードＤ３領域６のｎ−半導体層１０６内にｐ−ウェル２５を設け、ｐ−ウェル２５内にアノードｐ＋層２１とカソードｎ＋層２２を設け、埋込ｎ＋層１０をｎ−半導体層１０６とｐ−基板１０５間に介在させているが、本実施の形態１１では、図１６に示すように、ダイオードＤ３領域６のｎ−半導体層１０６内にさらにｎ＋層２６を設け、ダイオードＤ３領域６のｎ−半導体層１０６内のｐ−ウェル２５内のアノードｐ＋層２１と接続したことである。
【００４９】
これにより、寄生のＰＮＰトランジスタ（１０９）の電流増幅率ＨＦＥを遥かに下げ、寄生のＰＮＰトランジスタのＯＮ動作を防止することができ、アノードｐ＋層２１からダイオードＤ３領域６のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００５０】
また、自明であるが、本実施の形態１１は、ダイオードＤ３領域６の構造のみが実施の形態１０と異なっているだけである。従って、高圧島ｎ−ドリフト層Ｒｎ領域８の構造が異なっている実施の形態２乃至８においても図示は省略するが、高圧島ｎ−ドリフト層Ｒｎ領域８の構造において本実施の形態１１は適用できる。
【００５１】
（実施の形態１２）
本発明の実施の形態１２について図１７を用いて説明する。図１７は本実施の形態１２に係るブートストラップ回路の要部断面構造を示し、その基本構成は図１６に示す実施の形態１１と同様である。実施の形態１１との相違点は、本実施の形態１２では、実施の形態９の特徴と実施の形態１１の特徴とを組合せて適用したことである。
【００５２】
即ち、図１６に示す実施の形態１１の構成では、ダイオードＤ３領域６において、ダイオードＤ３領域６のｎ−半導体層１０６内にｐ−ウェル２５を設け、ｐ−ウェル２５内にアノードｐ＋層２１とカソードｎ＋層２２を設け、埋込ｎ＋層１０をｎ−半導体層１０６とｐ−基板１０５間に介在させ、ダイオードＤ３領域６のｎ−半導体層１０６内にさらにｎ＋層２６を設け、ダイオードＤ３領域６のｎ−半導体層１０６内のｐ−ウェル２５内のアノードｐ＋層２１と接続しているが、図１７に示す本実施の形態１２の構成では、ダイオードＤ３領域６のｎ−半導体層１０６内に設けられているｎ＋層２６を、ダイオードＤ３領域６のｎ−半導体層１０６内の埋込ｎ＋層１０と部分的に接する深さにまで埋設したことである。
【００５３】
これにより、ベース濃度をより濃くして寄生のＰＮＰトランジスタ（１０９）の電流増幅率ＨＦＥを遥かに下げ、寄生のＰＮＰトランジスタのＯＮ動作を防止することができ、アノードｐ＋層２１からダイオードＤ３領域６のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００５４】
また、自明であるが、本実施の形態１２は、ダイオードＤ３領域６の構造のみが実施の形態１１と異なっているだけである。従って、高圧島ｎ−ドリフト層Ｒｎ領域８の構造が異なっている実施の形態２乃至８においても図示は省略するが、高圧島ｎ−ドリフト層Ｒｎ領域８の構造において本実施の形態１２は適用できる。
【００５５】
（実施の形態１３）
本発明の実施の形態１３について図１８及び図１９を用いて説明する。図１８は本発明の実施の形態１３に係る半導体装置とパワーデバイスとを連結した概略回路構成、図１９は本実施の形態１３に係るブートストラップ回路要部の断面構造を示し、その基本構成は、例えば図１及び図２に示す実施の形態１と同様である。
【００５６】
実施の形態１との相違点は、図１及び図２に示す実施の形態１の構成では、ダイオードＤ３領域６と高圧島ｎ−ドリフト層Ｒｎ領域８をモノシリック高耐圧ＩＣチップに搭載し、ダイオードＤ３領域６のアノードｐ＋層２１を電源電圧Ｖｃｃに接続し、カソードｎ＋層２２をｎ−ドリフト層Ｒｎを介して、外部コンデンサＣ１に電流が流れ、外部コンデンサＣ１の充電が行われるブートストラップ方式であるが、図１８及び図１９に示す本実施の形態１３では、Ｐｃｈ−ＭＯＳトランジスタ領域７と高圧島ｎ−ドリフト層Ｒｎ領域８をモノシリック高耐圧ＩＣチップに搭載し、Ｐｃｈ−ＭＯＳトランジスタ領域７の第１のｐ＋層２０を電源電圧Ｖｃｃに接続し、第２のｐ＋層１７をｎ−ドリフト層Ｒｎを介して、外部コンデンサＣ１に電流が流れ、外部コンデンサＣ１の充電を行うブートストラップ方式である。
【００５７】
上記構成において、図１８に示すように、遅延回路１１４の一端子はＰｃｈ−ＭＯＳトランジスタ領域７のゲートに接続され、低圧側駆動回路１１２とレベルシフト回路１１３と遅延回路１１４の各一端子は接地電位（ＧＮＤ）に接続されている。このような構成により、電力変換器（パワーデバイス）の出力素子の低圧側トランジスタＴ２がＯＮ動作するのと同期してＰｃｈ−ＭＯＳトランジスタ領域７がＯＮ動作するように駆動制御している。
【００５８】
一方、ＶＢ端子とＶＳ端子間に接続された外部コンデンサＣ１の一端は、モノシリックＩＣチップ上のｎ−ドリフト層ＲｎとＰｃｈ−ＭＯＳトランジスタ領域７を介して、例えば電源電圧１５ＶのＶｃｃに接続され、下側トランジスタＴ２が導通（ＯＮ）状態となり出力端子ＯＵＴがほぼ接地電位に維持されたときに、充電電流を外部コンデンサＣ１に流す。外部コンデンサＣ１は電源電圧Ｖｃｃを電圧降下させずにそのまま充電電圧として保持する。これにより、低圧側駆動回路１１２は比較的低い電源電圧Ｖｃｃにより駆動されるとともに、高圧側駆動回路１１１は外部コンデンサＣ１に充電された電圧Ｖｃｃにより駆動される。
【００５９】
このように、電力変換器の出力素子の低圧側トランジスタＴ２がＯＮするのと同期してＰｃｈ−ＭＯＳトランジスタ領域７がＯＮするように制御することにより、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＮすると、Ｐｃｈ−ＭＯＳトランジスタ領域７の第１のｐ＋層２０と接続されている電源電圧Ｖｃｃからｎ−ドリフト層Ｒｎを介して外部コンデンサＣ１に電流が流れ、外部コンデンサＣ１の充電が行われる。この充電された電圧Ｖｃｃを高圧側駆動回路１１１の電源電圧として使用することにより、高圧側浮遊電源を別途設けることを必要としないブートストラップ方式を提供できる。
【００６０】
ここで、図１９に示すブートストラップ回路の断面構造では、Ｐｃｈ−ＭＯＳトランジスタ領域７と高圧島ｎ−ドリフト層領域８と高圧側駆動用ＣＭＯＳトランジスタ領域９とを有し、Ｐｃｈ−ＭＯＳトランジスタ領域７において、埋込ｎ＋層１０をｎ−半導体層１０６とｐ−基板１０５との間に介在させている。また、高圧島ｎ−ドリフト層領域８において、ｐ−基板１０５と同電位のｐ＋層１３，１４は、空乏層を広げ、ｎ＋領域１２の電界集中を緩和させるために設けられている。また、Ｐｃｈ−ＭＯＳトランジスタ領域７と高圧島状ｎ−ドリフト層領域８とを接合分離するｐ＋拡散領域１８が層間絶縁膜として、ｎ−半導体層１０６内にｐ−基板１０５に達する深さにまで形成されている。
【００６１】
このように構成されたブートストラップ回路の断面構造から明らかなように、Ｐｃｈ−ＭＯＳトランジスタ領域７はＰｃｈ−ＭＯＳトランジスタ領域７のｎ−半導体層１０６内に第１のｐ＋層２０と第２のｐ＋層１７とバックゲートｎ＋層１６を設け、Ｐｃｈ−ＭＯＳトランジスタ領域７の埋込ｎ＋層１０をＰｃｈ−ＭＯＳトランジスタ領域７のｎ−半導体層１０６とｐ−基板１０５間に介在させたことにより、ベース濃度を濃くして寄生のＰＮＰトランジスタ（１０９）の高電界ＨＦＥを下げ、寄生のＰＮＰトランジスタのＯＮ動作を従来構成より遥かに抑制することができ、第１のｐ＋層２０からＰｃｈ−ＭＯＳトランジスタ領域７のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００６２】
また、自明であるが、本実施の形態１３は、充電可能な半導体素子部の構造のみが実施の形態１と異なっているだけである。従って、高圧島ｎ−ドリフト層Ｒｎ領域８の構造が異なっている実施の形態２乃至８においても、図示は省略するが、高圧島ｎ−ドリフト層Ｒｎ領域８の構造において本実施の形態１３は適用できる。
【００６３】
（実施の形態１４）
本発明の実施の形態１４について図２０を用いて説明する。図２０は本実施の形態１４に係るブートストラップ回路要部の断面構造を示し、その基本構成は図１８及び図１９に示す実施の形態１３と同様である。実施の形態１３との相違点は、図１８及び図１９に示す実施の形態１３の構成では、Ｐｃｈ−ＭＯＳトランジスタ領域７において、Ｐｃｈ−ＭＯＳトランジスタ領域７のｎ−半導体層１０６内に第１のｐ＋層２０と第２のｐ＋層１７とバックゲートｎ＋層１６を設け、埋込ｎ＋層１０をＰｃｈ−ＭＯＳトランジスタ領域７のｎ−半導体層１０６とｐ−基板１０５間に介在させているが、図２０に示す本実施の形態１４では、Ｐｃｈ−ＭＯＳトランジスタ領域７のｎ−半導体層１０６内に設けられているバックゲートｎ＋層１６を、ｎ−半導体層１０６内の埋込ｎ＋層１０と部分的に接する深さまで埋設したことである。
【００６４】
これにより、ベース濃度をより濃くして寄生のＰＮＰトランジスタ（１０９）の高電界ＨＦＥを下げ、寄生のＰＮＰトランジスタのＯＮ動作を防止することができ、第１のｐ＋層２０からＰｃｈ−ＭＯＳトランジスタ領域７のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００６５】
また、自明であるが、本実施の形態１４は、充電可能な半導体素子部の構造のみが実施の形態１３と異なっているだけである。従って、高圧島ｎ−ドリフト層Ｒｎ領域８の構造が異なっている実施の形態２乃至８においても、図示は省略するが、高圧島ｎ−ドリフト層Ｒｎ領域８の構造において本実施の形態１４は適用できる。
【００６６】
（実施の形態１５）
本発明の実施の形態１５について図２１及び図２２を用いて説明する。図２１は本発明の実施の形態１５に係る半導体装置とパワーデバイスとを連結した概略回路構成、図２２は本実施の形態１５に係るブートストラップ回路要部の断面構造を示し、その基本構成は図１８及び図１９に示す実施の形態１３と同様である。実施の形態１３との相違点は、図２１及び図２２に示す本実施の形態１５の構成では、Ｐｃｈ−ＭＯＳトランジスタ領域７の第２のｐ＋層１７とバックゲートｎ＋層１６間に、Ｐｃｈ−ＭＯＳトランジスタ領域７のＯＦＦに切り替え時にボディ・ドレインダイオードＤ４を介して流れる逆回復電流とは逆方向にダイオードＤ５領域５を追加搭載したことである。
【００６７】
上記構成において、図２１及び図２２に示すように、ダイオードＤ５領域５は、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＮからＯＦＦに切り替わる際に、Ｐｃｈ−ＭＯＳトランジスタ領域７のボディ・ドレインダイオードＤ４を介して流れる逆回復電流を防止するために設けられ、Ｐｃｈ−ＭＯＳトランジスタ領域７の第１のｐ＋層２０とダイオードＤ５領域５のアノードｐ＋層２７が電源電圧Ｖｃｃに接続され、Ｐｃｈ−ＭＯＳトランジスタ領域７のバックゲートｎ＋層１６とダイオードＤ５領域５のカソードｎ＋層２８が接続されている。その他の構成は図１８及び図１９に示す実施の形態１３と同じである。
【００６８】
ここで、図２２に示すブートストラップ回路の断面構造では、ダイオードＤ５領域５とＰｃｈ−ＭＯＳトランジスタ領域７と高圧島ｎ−ドリフト層領域８と高圧側駆動用ＣＭＯＳトランジスタ領域９とを有し、ダイオードＤ５領域５とＰｃｈ−ＭＯＳトランジスタ領域７において、それぞれ埋込ｎ＋層１０をｎ−半導体層１０６とｐ−基板１０５との間に介在させている。また、高圧島ｎ−ドリフト層領域８において、ｐ−基板１０５と同電位のｐ＋層１３，１４は、空乏層を広げ、ｎ＋領域１２の電界集中を緩和させるために設けられている。また、Ｐｃｈ−ＭＯＳトランジスタ領域７と高圧島状ｎ−ドリフト層領域８とを接合分離するｐ＋拡散領域１８が層間絶縁膜として、ｎ−半導体層１０６内にｐ−基板１０５に達する深さまで形成されている。
【００６９】
このように構成されたブートストラップ回路の断面構造から明らかなように、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＮ状態の時に、端子ＶＢと端子ＶＳ間にに介在するコンデンサＣ１に電源電圧Ｖｃｃを充電することが可能となり、寄生トランジスタのＯＮ動作を従来より遥かに抑制するとともに、ブートストラップ回路をモノシリックＩＣチップに搭載可能となる。さらに、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＦＦ状態のときに、ボディ・ドレインダイオードＤ４を通じて、充電電荷が流出することを防止できる。
【００７０】
また、自明であるが、本実施の形態１５は、充電可能な半導体素子部の構造のみが実施の形態１３と異なっているだけである。従って、高圧島ｎ−ドリフト層Ｒｎ領域８の構造が異なっている実施の形態２乃至８においても、図示は省略するが、高圧島ｎ−ドリフト層Ｒｎ領域８の構造において本実施の形態１５は適用できる。
【００７１】
また、ダイオードＤ５領域５において、図２２に示す構造の他に、実施の形態９乃至１２で述べたダイオードＤ３の構造においても、図示は省略するが、本実施の形態１５のダイオードＤ５領域５は適用できる。さらに、Ｐｃｈ−ＭＯＳトランジスタ領域７において、図２２に示す構造の他に、実施の形態１４で述べたＰｃｈ−ＭＯＳトランジスタ領域７の構造においても、図示は省略するが、本実施の形態１５のＰｃｈ−ＭＯＳトランジスタ領域７は適用できる。
【００７２】
また、図２２に示す構成では、Ｐｃｈ−ＭＯＳトランジスタ領域７とダイオードＤ５領域５は接合分離されているが、それに限定されるものではなく、同じｎ−半導体層１０６内に存在した場合も同様の効果が得られる。
【００７３】
（実施の形態１６）
本発明の実施の形態１６について図２３及び図２４を用いて説明する。図２３は本発明の実施の形態１６に係る半導体装置とパワーデバイスとを連結した概略回路構成、図２４は本実施の形態１６に係るブートストラップ回路要部の断面構造を示し、その基本構成は例えば図２１及び図２２に示す実施の形態１５と同様である。実施の形態１５との相違点は、図２３及び図２４に示す本実施の形態１６の構成では、さらに制限抵抗Ｒ２領域１５とＮｃｈ−ＭＯＳトランジスタ領域４１をモノシリック高耐圧ＩＣチップに追加搭載したことである。
【００７４】
上記構成において、図２３及び図２４に示すように、Ｎｃｈ−ＭＯＳトランジスタ領域４１はＰｃｈ−ＭＯＳトランジスタ領域７を駆動する駆動回路である。制限抵抗Ｒ２領域１５はＰｃｈ−ＭＯＳトランジスタ領域７のゲートとＰｃｈ−ＭＯＳトランジスタ領域７の第２のｐ＋層１７間に接続され、Ｐｃｈ−ＭＯＳトランジスタ領域７のゲートはＮｃｈ−ＭＯＳトランジスタ領域４１を介して接地電位（ＧＮＤ）に接続され、Ｎｃｈ−ＭＯＳトランジスタ領域４１のバックゲートｐ＋層２９とソースｎ＋層３０も接地電位（ＧＮＤ）に接続されている。また、Ｎｃｈ−ＭＯＳトランジスタ領域４１のゲートは遅延回路１１４の一端子に接続されている。その他の構成は、図２１及び図２２に示す実施の形態１５と同じである。
【００７５】
ここで、図２４に示すブートストラップ回路の断面構造では、Ｎｃｈ−ＭＯＳトランジスタ領域４１と制限抵抗Ｒ２領域１５とダイオードＤ５領域５とＰｃｈ−ＭＯＳトランジスタ領域７と高圧島ｎ−ドリフト層領域８と高圧側駆動用ＣＭＯＳトランジスタ領域９とを有し、Ｎｃｈ−ＭＯＳトランジスタ領域４１と制限抵抗Ｒ２領域１５とダイオードＤ５領域５とＰｃｈ−ＭＯＳトランジスタ領域７において、それぞれ埋込ｎ＋層１０をｎ−半導体層１０６とｐ−基板１０５との間に介在させている。また、高圧島ｎ−ドリフト層領域８において、ｐ−基板１０５と同電位のｐ＋層１３，１４は、空乏層を広げ、ｎ＋領域１２の電界集中を緩和させるために設けられている。また、Ｐｃｈ−ＭＯＳトランジスタ領域７と高圧島状ｎ−ドリフト層領域８とを接合分離するｐ＋拡散領域１８が層間絶縁膜として、ｎ−半導体層１０６内にｐ−基板１０５に達する深さまで形成されている。
【００７６】
このように構成されたブートストラップ回路の断面構造から明らかなように、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＮ状態の時に、端子ＶＢと端子ＶＳ間に電源電圧Ｖｃｃを充電することが可能となり、寄生トランジスタのＯＮ動作を従来より遥かに抑制するとともに、ブートストラップ回路をモノシリックＩＣチップに搭載可能となる。また、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＦＦ状態のときに、ボディ・ドレインダイオードＤ４を通じて、充電電荷が流出することを防止できる。さらに、電力変換器の高圧側の出力素子がＯＮ状態の時に、充電とは逆方向にＰｃｈ−ＭＯＳトランジスタ領域７がＯＮするのを防止できる。
【００７７】
また、自明であるが、本実施の形態１６は、充電可能な半導体素子部の構造のみが実施の形態１５と異なっているだけである。従って、高圧島ｎ−ドリフト層Ｒｎ領域８の構造が異なっている実施の形態２乃至８においても、図示は省略するが、高圧島ｎ−ドリフト層Ｒｎ領域８の構造において本実施の形態１６は適用できる。
【００７８】
また、ダイオードＤ５領域５において、図２４に示す構造の他に、実施の形態９乃至１２で述べたダイオードＤ３の構造においても、図示は省略するが、本実施の形態１６のダイオードＤ５領域５は適用できる。さらに、Ｐｃｈ−ＭＯＳトランジスタ領域７において、図２４に示す構造の他に、実施の形態１４で述べたＰｃｈ−ＭＯＳトランジスタ領域７の構造においても、図示は省略するが、本実施の形態１６のＰｃｈ−ＭＯＳトランジスタ領域７は適用できる。
【００７９】
また、図２４に示す構成では、Ｎｃｈ−ＭＯＳトランジスタ領域４１と制限抵抗Ｒ２領域１５とダイオードＤ５領域５とＰｃｈ−ＭＯＳトランジスタ領域７は接合分離されているが、それに限定されるものではなく、同じｎ−半導体層１０６内に存在した場合も同様の効果が得られる。さらに、Ｎｃｈ−ＭＯＳトランジスタ領域４１と制限抵抗Ｒ２領域１５の構造においても、図２４の構造に限定されるものではなく、例えば、制限抵抗として、ベース抵抗、ゲート抵抗、ポリ抵抗、ｐ＋ｉｓｏ抵抗等がある。
【００８０】
（実施の形態１７）
本発明の実施の形態１７について図２５及び図２６を用いて説明する。図２５は本発明の実施の形態１７に係る半導体装置とパワーデバイスとを連結した概略回路構成、図２６は本実施の形態１７に係るブートストラップ回路要部の断面構造を示し、その基本構成は例えば図２３及び図２４に示す実施の形態１６と同様である。実施の形態１６との相違点は、図２５及び図２６に示す本実施の形態１７の構成では、制限抵抗Ｒ２領域１５がＰｃｈ−ＭＯＳトランジスタ領域７のゲートとＰｃｈ−ＭＯＳトランジスタ領域７の第２のｐ＋層１７間に接続され、Ｐｃｈ−ＭＯＳトランジスタ領域７のゲートは制限抵抗Ｒ２領域１５の一端のみと接続されていることである。
【００８１】
図２５及び図２６において、制限抵抗Ｒ２領域１５を高耐圧ＩＣチップに搭載したブートストラップ方式では、制限抵抗Ｒ２を介してＰｃｈ−ＭＯＳトランジスタ領域７の第２のｐ＋層１７と接続されている。一方、ＶＢ端子とＶＳ端子間に接続された外部コンデンサＣ１の一端は、高耐圧ＩＣチップ上のｎ−ドリフト層ＲｎとＰｃｈ−ＭＯＳトランジスタ領域７を介して、例えば電源電圧１５ＶのＶｃｃに接続され、下側トランジスタＴ２が導通（ＯＮ）状態にある時に出力端子ＯＵＴが接地電位に維持されると、それによってＶＢ端子の電位が決まる。ＶＢ端子の電位がＶｃｃ以下の場合には、Ｐｃｈ−ＭＯＳトランジスタ領域７はＯＮ状態となり、充電電流を外部コンデンサＣ１に流し、外部コンデンサＣ１は電源電圧ＶｃｃよりもＰｃｈ−ＭＯＳトランジスタ領域７の閾値分だけ小さい充電電圧Ｖ２を保持する。これにより、低圧側駆動回路１１２は比較的低い電源電圧Ｖｃｃにより駆動され、高圧側駆動回路１１１は外部コンデンサＣ１に充電された電圧Ｖ２により駆動される。
【００８２】
これにより、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＮ状態の時に、端子ＶＢと端子ＶＳ間に電源電圧ＶｃｃよりもＰｃｈ−ＭＯＳトランジスタ領域７の閾値分だけ小さい充電電圧Ｖ２を保持することができ、寄生トランジスタのＯＮ動作を従来より遥かに抑制するとともに、ブートストラップ回路をモノシリックＩＣチップに搭載可能となる。また、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＦＦ状態のときに、ボディ・ドレインダイオードＤ４を通じて、充電電荷が流出することを防止できる。また、電力変換器の高圧側の出力素子がＯＮ状態の時に、充電とは逆方向にＰｃｈ−ＭＯＳトランジスタ領域７がＯＮするのを防止できる。
【００８３】
さらに、Ｐｃｈ−ＭＯＳトランジスタ領域７と電力変換器（パワーデバイス）の出力素子の低圧側トランジスダＴ２がＯＮするタイミングを同期させる必要がないため、Ｐｃｈ−ＭＯＳトランジスタ領域７を駆動するＮｃｈ−ＭＯＳトランジスタ領域４１等の駆動回路やＰｃｈ−ＭＯＳトランジスタ領域７を電力変換器の出力素子の低圧側トランジスタＴ２がＯＮするタイミングを同期させるために必要な遅延回路を必要としない分、大幅に回路面積を縮小することができる。
また、自明であるが、本実施の形態１７は、充電可能な半導体素子部の構造のみが実施の形態１６と異なっているだけである。従って、高圧島ｎ−ドリフト層Ｒｎ領域８の構造が異なっている実施の形態２乃至８においても、図示は省略するが、高圧島ｎ−ドリフト層Ｒｎ領域８の構造において本実施の形態１７は適用できる。
【００８４】
また、ダイオードＤ５領域５において、図２６に示す構造の他に、実施の形態９乃至１２で述べたダイオードＤ３の構造においても、図示は省略するが、本実施の形態１７のダイオードＤ５領域５は適用できる。さらに、Ｐｃｈ−ＭＯＳトランジスタ領域７において、図２６に示す構造の他に、実施の形態１４で述べたＰｃｈ−ＭＯＳトランジスタ領域７の構造においても、図示は省略するが、本実施の形態１７のＰｃｈ−ＭＯＳトランジスタ領域７は適用できる。
【００８５】
また、図２６に示す構成では、制限抵抗Ｒ２領域１５とＰｃｈ−ＭＯＳトランジスタ領域７とダイオードＤ５領域５は接合分離されているが、それに限定されるものではなく、同じｎ−半導体層１０６内に存在した場合も同様の効果が得られる。さらに、制限抵抗Ｒ２領域１５の構造においても、図２６の構造に限定されるものではなく、例えば、制限抵抗として、ベース抵抗、ゲート抵抗、ポリ抵抗、ｐ＋ｉｓｏ抵抗等がある。
【００８６】
【発明の効果】
以上のように、本発明によれば、埋込みｎ＋層を追加してベース濃度を濃くし、高圧保持と充電の役割を接合分離で別々の素子に行うことで、寄生のＰＮＰトランジスタの動作を極力無くすことができ、寄生のトランジスタのオン動作を防止し、回路の消費電流を低減できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図。
【図２】本発明の実施の形態１に係る半導体装置のブートストラップ回路要部の断面図。
【図３】本発明の実施の形態２に係る半導体装置のブートストラップ回路要部の断面図。
【図４】本発明の実施の形態３に係る半導体装置のブートストラップ回路要部の断面図。
【図５】本発明の実施の形態３の変形例の半導体装置のブートストラップ回路要部の断面図。
【図６】本発明の実施の形態４に係る半導体装置のブートストラップ回路要部の断面図。
【図７】本発明の実施の形態４の変形例の半導体装置のブートストラップ回路要部の断面図。
【図８】本発明の実施の形態５に係る半導体装置のブートストラップ回路要部の断面図。
【図９】本発明の実施の形態６に係る半導体装置のブートストラップ回路要部の断面図。
【図１０】本発明の実施の形態７に係る半導体装置のブートストラップ回路要部の断面図。
【図１１】本発明の実施の形態７の変形例の半導体装置のブートストラップ回路要部の断面図。
【図１２】本発明の実施の形態８に係る半導体装置のブートストラップ回路要部の断面図。
【図１３】本発明の実施の形態８の変形例の半導体装置のブートストラップ回路要部の断面図。
【図１４】本発明の実施の形態９に係る半導体装置のブートストラップ回路要部の断面図。
【図１５】本発明の実施の形態１０に係る半導体装置のブートストラップ回路要部の断面図。
【図１６】本発明の実施の形態１１に係る半導体装置のブートストラップ回路要部の断面図。
【図１７】本発明の実施の形態１２に係る半導体装置のブートストラップ回路要部の断面図。
【図１８】本発明の実施の形態１３に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図。
【図１９】本発明の実施の形態１３に係る半導体装置のブートストラップ回路要部の断面図。
【図２０】本発明の実施の形態１４に係る半導体装置のブートストラップ回路要部の断面図。
【図２１】本発明の実施の形態１５に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図。
【図２２】本発明の実施の形態１５に係る半導体装置のブートストラップ回路要部の断面図。
【図２３】本発明の実施の形態１６に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図。
【図２４】本発明の実施の形態１６に係る半導体装置のブートストラップ回路要部の断面図。
【図２５】本発明の実施の形態１７に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図。
【図２６】本発明の実施の形態１７に係る半導体装置のブートストラップ回路要部の断面図。
【図２７】従来の半導体装置のブートストラップ回路要部の断面図。
【図２８】従来の半導体装置とパワーデバイスとを連結した概略回路構成を示す図。
【符号の説明】
６ ダイオード領域、 ７ Ｐｃｈ−ＭＯＳトランジスタ領域、 ８ 高圧島ｎ−ドリフト層、 ９ 高圧側駆動用ＣＭＯＳ領域、 １０，１１，１２，２２ ｎ＋領域、 １３，１４、１７，１９，２０，２１ ｐ＋領域、１８ ｐ＋型拡散層、 ２３，２４，２５ ｐ−ウェル、 １０５ ｐ−基板、 １０６ ｎ−半導体層、 １１１ 高圧側駆動部、 １１２低圧側駆動部、 １１３ レベルシフト回路、 １１４ 遅延回路、 Ｒｎ ドリフト抵抗、 Ｒ１，Ｒ２ 制限抵抗、 Ｄ１，Ｄ２，Ｄ３，Ｄ４ダイオード、 Ｔ１，Ｔ２ 電力素子、 Ｃ１ 外部コンデンサ
【発明の属する技術分野】
本発明はパワーデバイスを駆動する半導体装置に関し、特に、ブートストラップ回路方式を用い、インバータ等のパワーデバイスを駆動する高耐圧集積回路ＭＯＳ構造の寄生トランジスタのオン動作を防止する半導体装置に関するものである。
【０００２】
【従来の技術】
一般に、ブートストラップダイオード方式では、ブートストラップダイオードは高耐圧ＩＣチップの外部側に設けられていたが、１チップ化を目的としてブートストラップダイオードを高耐圧ＩＣチップ内に搭載したブートストラップダイオード方式が開発されている。このようなブートストラップ回路方式の高耐圧ＩＣチップについて、図２７及び図２８を用いて以下に説明する。図２７は従来のブートストラップダイオードの断面構造を示し、図２８は従来のパワーデバイス（電力変換器）と図２７に示すブートストラップダイオードを搭載した高耐圧ＩＣとを連結した概略回路構成を示す。
【０００３】
図２７に示すブートストラップ方式は、高耐圧ＩＣチップに搭載したブートストラップダイオード部１０１と、高圧側駆動用ＣＭＯＳ領域１０２とを備える。ｐ−基板１０５上に形成されたｎ−半導体層１０６内にｐ−ウェル１０３と層間絶縁膜のｐ＋型拡散層１０４とを離間させて設けられている。これにより、ｐ−ウェル１０３とｐ＋型拡散層１０４間に電源電圧Ｖｃｃを印加でき、高圧ダイオードはブートストラップダイオード（Ｄ１０１）として使用可能としている。ここで、高耐圧ＩＣチップのｐ−基板１０５は通常は接地（ＧＮＤ）電位に接続されている。
【０００４】
図２８において、Ｃ１は外部ブートストラップコンデンサ（以後、「外部コンデンサ」と略称する）であり、上側（高圧側）パワートランジスタＴ１と下側（低圧側）パワートランジスタＴ２は、高電圧端子ＨＶと接地ＧＮＤ間に直列に接続され、これらのトランジスタＴ１とＴ２はそれぞれ固有の基板ダイオードＤ１とＤ２を有する。図示のように、高耐圧ＩＣは、高圧側駆動回路１１１と低圧側駆動回路１１２とレベルシフト回路１１３と遅延回路１１４と高耐圧のブートストラップダイオードＤ１０１を備え、トランジスタＴ１とＴ２等より成るパワーデバイスを駆動するように接続されている。
【０００５】
外部コンデンサＣ１の一端はＩＣチップ上のブートストラップダイオードＤ１０１を介して電源電圧Ｖｃｃに接続され、下側トランジスタＴ２が導通（オン）状態にあるときに出力端子ＯＵＴがほぼ接地電位に維持された場合に、充電電流を外部コンデンサＣ１に流し、外部コンデンサＣ１は電源電圧Ｖｃｃよりも電圧降下分だけ僅かに小さい充電電圧Ｖ１を保持する。これにより、低圧側駆動回路１１２は比較的低い電源電圧Ｖｃｃにより駆動され、高圧側駆動回路１１１は外部コンデンサＣ１に充電された電圧Ｖ１により駆動される。
【０００６】
このように、図２７及び図２８に示す高耐圧ＩＣでは、ブートストラップダイオードＤ１０１のアノード１０７を制限抵抗Ｒ１を介して電源電圧Ｖｃｃに接続し、カソード１０８を高圧側浮遊供給絶対電圧ＶＢ端子に接続し、この高圧側浮遊供給絶対電圧ＶＢ端子と高圧側浮遊供給オフセット電圧ＶＳ端子（出力端子ＯＵＴ）との間に外部コンデンサＣ１を接続している。このような構成において、電力変換器の出力素子の低圧側トランジスタＴ２がオンするときに、高圧であるブートストラップダイオードＤ１０１を通じて外部コンデンサＣ１を充電し、この外部コンデンサＣ１に充電された電圧Ｖ１により高圧側駆動回路１１１を駆動することにより、高圧側浮遊電源を別途設けることを必要としない方式を提供している。
【０００７】
他の従来構成としては、過渡期間中における集積ＬＤＭＯＳ構造の寄生トランジスタのＯＮ防止用のデバイスを有し、集積デバイスの破壊防止を保証する集積ＬＤＭＯＳトランジスタを使用し、ＬＤＭＯＳと下側電力素子のタイミングを同期させたブートストラップ・キャパシタンスの充電回路が開示されている（例えば、特許文献１参照）。
【０００８】
【特許文献１】
特開平９−６５５７１号公報（段落０００９〜００１４、図３〜５）
【０００９】
【発明が解決しようとする課題】
しかし、図２７及び図２８に示すようなブートストラップダイオードＤ１０１を高耐圧ＩＣに搭載したブートストラップ回路方式は、ダイオードＤ１０１のアノード１０７がｐ−基板１０５よりも電源電圧分だけ電位的に高く、高圧を保持するためにＲＥＳＵＲＦ構造となっている。この場合、電源電圧Ｖｃｃを印可すると寄生のＰＮＰトランジスタ１０９がオン動作し、ベース濃度が低いため、寄生のＰＮＰトランジスタの電流増幅率ＨＦＥが大きくなり、アノード１０７からｐ−ウェル１０３及びｎ−半導体層１０６を介してｐ−基板１０５方向に非常に大きな電流が流れてしまうといった問題があった。
【００１０】
本発明は、上記課題を解決するためになされたもので、寄生のトランジスタのオン動作を防止し、回路の消費電流を低減することができるブートストラップ方式による高耐圧ＩＣチップの半導体装置を提供することを目的とする。即ち、高圧保持と充電の役割を接合分離で別々の素子に行うことで、寄生のＰＮＰトランジスタの動作を極力無くすことを主な目的とする。これは、高圧保持部はＲＥＳＵＲＦ構造ではあるが、ｎ−ドリフト層となっているため寄生のＰＮＰトランジスタは発生しないことによる。また、充電するための半導体素子としては、ダイオード型とｐｃｈ−ＭＯＳトランジスタ型の大きく２通りのものを搭載しているが、どちらの型式においても寄生のＰＮＰトランジスタの動作を極力無くすため、埋込みｎ＋層を追加してベース濃度を濃くし、寄生のＰＮＰトランジスタの電流増幅率ＨＦＥを低くしている。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明による半導体装置は、パワーデバイスを駆動する半導体装置であって、前記パワーデバイスの低圧側の電力素子を駆動して高圧側浮遊供給絶対電圧と高圧側浮遊供給オフセット電圧間に接続されたブートストラップコンデンサに高圧側駆動部の電源を供給するブートストラップ回路を有する。ブートストラップ回路は、少なくとも充電可能な半導体素子部と高圧保持部を備え、充電可能な半導体素子部と高圧保持部は接合分離されている。充電可能な半導体素子部は埋込みｎ＋層をｎ−半導体層とｐ−基板間に介在させている。高圧保持部は高圧島のｎ−半導体内の高圧側と開口部にそれぞれｎ＋層を設けたｎ−ドリフト層であり、さらに高圧島開口部のｎ＋層の両側にｐ−基板と同電位である１対のｐ＋層を設けたことを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図２６を用いて、充電可能な半導体素子部と高圧保持用ｎ−ドリフト層を接合分離でモノシリック高耐圧ＩＣ（１チップ構成の高耐圧ＩＣ）チップに搭載したブートストラップ方式を例示して説明する。ただし、本発明はこれに限定されるものではなく、他のＭＯＳトランジスタ等を備える半導体装置にも適用可能である。なお、各図において共通する要素には同一の符号を付し、重複する説明については省略している。
【００１３】
（実施の形態１）
本発明の実施の形態１について図１及び図２を用いて説明する。図１は本発明の実施の形態１に係る半導体装置とパワーデバイスとを連結した概略回路構成、図２は本実施の形態１に係るブートストラップ回路要部の断面構造を示す。図示の構成では、ダイオードＤ３領域６と高圧島を利用したｎ−ドリフト層Ｒｎ領域８をモノシリック高耐圧ＩＣチップに搭載したブートストラップ方式を示す。この方式では、ｎ−ドリフト層Ｒｎは高電圧を保持するために設けられ、ダイオードＤ３のカソード端子２２と高圧側駆動回路１１１の高圧側浮遊供給絶対電圧ＶＢ端子１１との間に接続されている。
【００１４】
上側（高圧側）及び下側（低圧側）パワートランジスタＴ１とＴ２は所定の高周波の繰返しサイクルに対して切換えモードで動作し、１サイクル中の異なる２つの位相期間に各トランジスタが導通駆動（ターンオン）される。上側トランジスタＴ１のダイオードＤ１は、下側トランジスタＴ２がターンオフしたときに出力端子ＯＵＴに生じる正の過渡電圧を制限し、下側トランジスタＴ２のダイオードＤ２は、上側トランジスタＴ１がターンオフしたときに出力端子ＯＵＴに生じる負の過渡電圧を制限する。
【００１５】
高圧側駆動回路１１１は、高圧側入力端子ＨＩＮからレベルシフト回路１１３を介して入力される所定の上側トランジスタ駆動命令信号に応答して、高圧側出力端子ＨＯを介して、規定の位相期間だけ上側トランジスタＴ１をターンオンさせるように駆動制御される。同様に、低圧側駆動回路１１２は、低圧側入力端子ＬＩＮから遅延回路１１４を介して入力される所定の下側トランジスタ駆動命令信号に応答して、低圧側出力端子ＬＯを介して、規定の位相期間だけ下側トランジスタＴ２をターンオンさせるように駆動制御される。上記構成において、低圧側駆動回路１１２とレベルシフト回路１１３と遅延回路１１４の各一端子は接地電位（ＧＮＤ）に接続されている。
【００１６】
一方、ＶＢ端子とＶＳ端子間に接続された外部コンデンサＣ１の一端は、モノシリックＩＣチップ上のｎ−ドリフト層ＲｎとダイオードＤ３領域６を介して、例えば電源電圧１５ＶのＶｃｃに接続され、下側トランジスタＴ２が導通（ＯＮ）状態にあるときに出力端子ＯＵＴがほぼ接地電位に維持された場合に、充電電流を外部コンデンサＣ１に流し、外部コンデンサＣ１は電源電圧Ｖｃｃよりも電圧降下（ＶＦ）分だけ僅かに小さい充電電圧Ｖ１を保持する。これにより、低圧側駆動回路１１２は比較的低い電源電圧Ｖｃｃにより駆動され、高圧側駆動回路１１１は外部コンデンサＣ１に充電された電圧Ｖ１により駆動される。
【００１７】
このように、図１及び図２に示すモノシリック高耐圧ＩＣでは、ダイオードＤ３領域６のアノードｐ＋層２１を電源電圧Ｖｃｃに接続し、カソードｎ＋層２２をｎ−ドリフト層Ｒｎを介して、外部コンデンサＣ１に電流が流れ、外部コンデンサＣ１の充電が行われる。この外部コンデンサＣ１に充電されたＶ１を高圧側駆動回路１１１の電源電圧として使用することにより、高圧側浮遊電源を別途設けることを必要としない方式を提供している。
【００１８】
ここで、図２に示すブートストラップ回路の断面構造では、ダイオードＤ３の領域６と、高圧島ｎ−ドリフト層領域８と高圧側駆動用ＣＭＯＳトランジスタ領域９とを有し、ダイオードＤ３領域６において埋込ｎ＋層１０をｎ−半導体層１０６とｐ−基板１０５との間に介在させている。また、高圧島ｎ−ドリフト層領域８において、ｐ−基板１０５と同電位のｐ＋層１３，１４は、空乏層を広げ、ｎ＋領域１２の電界集中を緩和させるために設けられている。また、ダイオードＤ３領域６と高圧島ｎ−ドリフト層領域８とを接合分離するｐ＋拡散領域１８が層間絶縁膜として、ｎ−半導体層１０６内にｐ−基板１０５に達する深さにまで形成されている。
【００１９】
このように構成されたブートストラップ回路の断面構造から明らかなように、ダイオードＤ３領域６はダイオードＤ３領域６のｎ−半導体層１０６内にアノードｐ＋層２１とカソードｎ＋層２２を設け、埋込ｎ＋層１０をダイオードＤ３領域６のｎ−半導体層１０６とｐ−基板１０５間に介在させたことにより、ベース濃度を濃くして寄生のＰＮＰトランジスタ従来構成における図２７に示した寄生ＰＮＰトランジスタ１０９のＨＦＥを下げ、寄生のＰＮＰトランジスタのＯＮ動作を従来構成より遥かに抑制することができ、アノードｐ＋層２１からダイオードＤ３領域６のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００２０】
一方、高圧島ｎ−ドリフト層領域８は、多重浮遊フィールドプレートＭＦＦＰ（Ｍｕｌｔｉｐｌｅ Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｐｌａｔｅ）の２重埋め込み構造を採用している。即ち、高圧島ｎ−ドリフト層Ｒｎ領域８は、高圧島のｎ−半導体層１０６内の高電位側のｎ＋層１１と開口部のｎ＋層１２の両側に設けられ、ｐ−基板と同電位（接地電位ＧＮＤ）に固定された一対のｐ＋層１３，１４で囲むことにより、空乏層を広げ、開口部のｎ＋層１２の電界集中を緩和させ、高圧側の電力素子がＯＮし低圧側の電力素子がＯＦＦすると、開口部のｎ＋層１２はフロティング電位となるが、その電位を低電位（約４０Ｖ以下）に抑制することができ、高電圧、即ち６００Ｖ以上の高電圧を保持することができる。
【００２１】
このように、本実施の形態１に係るブートストラップ方式では、ダイオードＤ３領域６と高圧島ｎ−ドリフト層領域８を高耐圧ＩＣチップに搭載した構成により、回路消費電流を効果的に低減することが可能となる。また、図２において、ダイオードＤ３領域６と高圧島ｎ−ドリフト層Ｒｎ領域８を接合分離した構成により、モノシリック高耐圧ＩＣチップに搭載可能となる。
【００２２】
（実施の形態２）
本発明の実施の形態２について図３を用いて説明する。図３は本実施の形態２に係るブートストラップ回路の要部断面構造を示し、その基本構成は図１乃至図２に示す実施の形態１と同様である。実施の形態１との相違点は、実施の形態１の構成では、図２に示すように高圧島ｎ−ドリフト層Ｒｎ領域８において、空乏層を広げ、高圧島開口部のｎ＋層１２の電界集中を緩和させるために、ｐ−基板と同電位に固定された一対のｐ＋層１３，１４を設けているが、図３に示す本実施の形態２の構成では、一方のｐ＋層１３を省略し、ｐ＋層１４のみを設けたことである。
【００２３】
このような一方のｐ＋層１３を取り除いた構成においても、ダイオードＤ３領域６と高圧島ｎ−ドリフト層Ｒｎ領域８とを接合分離するｐ＋拡散領域１８がｐ＋層１３の機能を兼ね、上記と同様の役割、即ち、ｎ＋層１２の電界集中を緩和させる役割を果たしている。従って、ｐ＋層１３を取り除いた分だけ、ＩＣチップの高圧島ｎ−ドリフト層領域８の面積を縮小することができる。
【００２４】
（実施の形態３）
本発明の実施の形態３について図４及び図５を用いて説明する。図４及び図５は本実施の形態３に係るブートストラップ回路及びその変形例の要部断面構造を示し、その基本構成は図１乃至図２に示す実施の形態１と同様である。実施の形態１との相違点は、図４に示すように本実施の形態３の構成では、高圧島ｎ−ドリフト層Ｒｎ領域８において、新たな埋込ｐ＋層１９を高圧島のｎ−半導体層１０６とｐ−基板１０５との間に介在させたことでり、図５に示す変形例では、高圧島ｎ−ドリフト層Ｒｎ領域８において、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６内に埋め込んだことである。
【００２５】
即ち、例えば図２に示す実施の形態１の構成では、高圧側の電力素子がＯＮし、低圧側の電力素子がＯＦＦすると、高圧島ｎ−ドリフト層Ｒｎ領域８の開口部ｎ＋層１２の電位はフローティング電位となり、ダイオードＤ３の耐圧を超える恐れがある。そこで、図４及び図５に示すように、本実施の形態３では、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６とｐ−基板１０５との間に介在させるか、またはｐ＋層１９を高圧島のｎ−半導体層１０６内に埋め込むことにより、ｎ＋層１２直下の実効的な空乏層を低減することができ、ｎ＋領域１２が高電位となることを回避することができる。
【００２６】
（実施の形態４）
本発明の実施の形態４について図６及び図７を用いて説明する。図６及び図７は本実施の形態４に係るブートストラップ回路及びその変形例の要部断面構造を示し、その基本構成は図４及び図５に示す実施の形態３と同様である。実施の形態３との相違点は、本実施の形態４では、実施の形態２で説明した特徴を実施の形態３と組合せて適用したことである。
【００２７】
即ち、図４及び図５に示す実施の形態３の構成例では、高圧島ｎ−ドリフト層Ｒｎ領域８において、ｐ−基板と同電位に固定された一対のｐ＋層１３，１４を設けているが、図６または図７に示す本実施の形態４の構成例では、一方のｐ＋層１３を省略し、ｐ＋層１４のみを設けた構成とし、高圧島ｎ−ドリフト層Ｒｎ領域８において、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６とｐ−基板１０５との間に介在（図６）、または、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６内に埋め込んだ（図７）ことを特徴としている。
【００２８】
このような一方のｐ＋層１３を取り除いた構成においても、ダイオードＤ３領域６と高圧島ｎ−ドリフト層Ｒｎ領域８とを接合分離するｐ＋拡散領域１８がｐ＋層１３の機能を兼ね、上記と同様の役割、即ち、ｎ＋層１２の電界集中を緩和させる役割を果たしている。従って、ｐ＋層１３を取り除いた分だけ、ＩＣチップの高圧島ｎ−ドリフト層領域８の面積を縮小することができる。
【００２９】
なお、図４及び図５に示す実施の形態３と図６及び図７に示す実施の形態４において、好ましい実施例では、高圧島ｎ−ドリフト層領域８内に埋込ｐ＋層１９を生成する方法として、高エネルギーイオン注入法により、埋込ｐ＋層１９をｎ−半導体層１０６内に注入形成する方法を用いている。
【００３０】
他の好ましい実施例では、高圧島ｎ−ドリフト層領域８内に埋込ｐ＋層１９を生成する方法として、高圧島ｎ−ドリフト層領域８となるエピタキシャル層を２回に渡って成長させる方法を用いてもよい。具体的には、１回目のエピタキシャル層を成長させた後、Ｐ型不純物を注入し、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６内に形成した後、２回目のエピタキシャル層を成長させる方法である。これにより、ｎ＋層１２直下の実効的な空乏層を低減することができ、ｎ＋領域１２が高電位となることを回避することが可能となる。
【００３１】
（実施の形態５）
本発明の実施の形態５について図８を用いて説明する。図８は本実施の形態５に係るブートストラップ回路の要部断面構造を示し、その基本構成は例えば図２に示す実施の形態１と同様である。本実施の形態５では、ｎ＋層１２が高電位となることを回避する別の好ましい構成例を示すものであり、実施の形態１との相違点は、図８に示す高圧島ｎ−ドリフト層Ｒｎ領域８において、ｎ＋層１２の電界集中を緩和させるために、ｐ−基板と同電位に固定された一対のｐ＋層１３，１４の埋め込み下部及び側面部を囲むようにｐ−ウェル層２３，２４を埋設したことである。
【００３２】
これにより、ｎ＋層１２近傍の実効的な空乏層を低減することができ、ｎ＋層１２が高電位となることを回避できる。なお、ｐ−ウェル層２３，２４のうちいずれか一方のみを埋設することによっても、同様の効果が得られる。
【００３３】
（実施の形態６）
本発明の実施の形態６について図９を用いて説明する。図９は本実施の形態６に係るブートストラップ回路の要部断面構造を示し、その基本構成は図８に示す実施の形態５と同様である。実施の形態５との相違点は、図８に示す実施の形態５の構成では、高圧島ｎ−ドリフト層Ｒｎ領域８において、ｐ−基板と同電位に固定された一対のｐ＋層１３，１４の埋め込み下部及び側面部を囲むようにｐ−基板と同電位に固定されたｐ−ウェル層２３，２４を設けているが、図９に示す本実施の形態６では、一方のｐ＋層１３とその下部のｐ−ウェル層２３の対を取り除き、ｐ＋層１４とその下部のｐ−ウェル層２４の対のみを形成した構成としている。
【００３４】
このような一方のｐ＋層１３とその下部のＰウェル層２３の対を取り除いた構成においても、ダイオードＤ３領域６と高圧島ｎ−ドリフト層Ｒｎ領域８とを接合分離するｐ＋拡散領域１８がｐ＋層１３の機能を兼ね、上記と同様の役割、即ち、ｎ＋層１２の電界集中を緩和させる役割を果たしている。従って、ｐ＋層１３及びその下部のＰウェル層２３を取り除いた分だけ、ＩＣチップの高圧島ｎ−ドリフト層領域８の面積を縮小することができる。
【００３５】
（実施の形態７）
本発明の実施の形態７について図１０及び図１１を用いて説明する。図１０及び図１１は本実施の形態７に係るブートストラップ回路及びその変形例の要部断面構造を示し、その基本構成は図８に示す実施の形態５と同様である。実施の形態５との相違点は、図１０及び図１１に示す本実施の形態７の構成では、上述の図４または図５に示す実施の形態３の特徴と図８に示す実施の形態５の特徴を組合せた構成である。
【００３６】
即ち、本実施の形態７では、ｐ−基板と同電位に固定された一対のｐ＋層１３，１４の埋め込み下部及び側面全体を囲むようにｐ−ウェル層２３，２４を埋設するとともに、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６とｐ−基板１０５の間に介在（図１０）、または、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６内に埋め込んだ（図１１）ことを特徴としている。
【００３７】
これにより、ｎ＋層１２直下及びｎ＋層１２近傍の実効的な空乏層を低減することができ、ｎ＋層１２が高電位となることを回避できる。なお、ｐ−ウェル２３，２４のうちのいずれか一方のみを埋設することによっても、同様の効果が得られる。
【００３８】
（実施の形態８）
本発明の実施の形態８について図１２及び図１３を用いて説明する。図１２及び図１３は本実施の形態８に係るブートストラップ回路及びその変形例の要部断面構造を示し、その基本構成は図１０及び図１１に示す実施の形態７と同様である。実施の形態７との相違点は、図１０及び図１１に示す本実施の形態７の構成では、ｐ−基板と同電位に固定された一対のｐ＋層１３，１４の埋め込み下部及び側面全体を囲むようにｐ−ウェル層２３，２４を設けているが、図１２及び図１３に示す本実施の形態８では、一方のｐ＋層１３とその下部のｐ−ウェル層２３の対を取り除き、ｐ＋層１４とその下部のｐ−ウェル層２４の対のみを形成した構成としている。
【００３９】
このような一方のｐ＋層１３とその下部のＰウェル層２３の対を取り除いた構成においても、ダイオードＤ３領域６と高圧島ｎ−ドリフト層Ｒｎ領域８とを接合分離するｐ＋拡散領域１８がｐ＋層１３の機能を兼ね、上記と同様の役割、即ち、ｎ＋層１２の電界集中を緩和させる役割を果たしている。従って、ｐ＋層１３及びその下部のＰウェル層２３を取り除いた分だけ、ＩＣチップの高圧島ｎ−ドリフト層領域８の面積を縮小することができる。
【００４０】
また、実施の形態７と同様に、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６とｐ−基板１０５の間に介在（図１２）、または、埋込ｐ＋層１９を高圧島のｎ−半導体層１０６内に埋め込んだ（図１３）ことを特徴としている。
【００４１】
これにより、ｎ＋層１２直下及びｎ＋層１２近傍の実効的な空乏層を低減することができ、ｎ＋層１２が高電位となることを回避できる。
【００４２】
（実施の形態９）
本発明の実施の形態９について図１４を用いて説明する。図１４は本実施の形態９に係るブートストラップ回路の要部断面構造を示し、その基本構成は例えば図１乃至図２に示す実施の形態１と同様である。実施の形態１との相違点は、実施の形態１の構成では、図２に示すようにダイオードＤ３領域６において、ダイオードＤ３領域６のｎ−半導体層１０６内にアノードｐ＋層２１とカソードｎ＋層２２を設け、埋込ｎ＋層１０をダイオードＤ３領域６のｎ−半導体層１０６とｐ−基板１０５間に介在させているが、図１４に示す本実施の形態９の構成では、ダイオードＤ３領域６のｎ−半導体層１０６内に設けられているｎ＋層２２が、ｎ−半導体層１０６内の埋込ｎ＋層１０と部分的に接する深さにまで埋設されていることである。
【００４３】
これにより、ベース濃度をより濃くして、寄生のＰＮＰトランジスタ（１０９）のＨＦＥを下げ、寄生のＰＮＰトランジスタのＯＮ動作を抑制することができ、アノードｐ＋層２１からダイオードＤ３領域６のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００４４】
また、自明であるが、本実施の形態９は、ダイオードＤ３領域６の構造のみが実施の形態１と異なっているだけである。従って、高圧島ｎ−ドリフト層Ｒｎ領域８の構造が異なっている実施の形態２乃至８においても図示は省略するが、高圧島ｎ−ドリフト層Ｒｎ領域８の構造において本実施の形態９は適用できる。
【００４５】
（実施の形態１０）
本発明の実施の形態１０について図１５を用いて説明する。図１５は本実施の形態１０に係るブートストラップ回路の要部断面構造を示し、その基本構成は例えば図１乃至図２に示す実施の形態１と同様である。実施の形態１との相違点は、図２に示すように実施の形態１の構成では、ダイオードＤ３領域６において、ダイオードＤ３領域６のｎ−半導体層１０６内にアノードｐ＋層２１とカソードｎ＋層２２を設け、埋込ｎ＋層１０をダイオードＤ３領域６のｎ−半導体層１０６とｐ−基板１０５間に介在させているが、図１５に示す本実施の形態１０の構成では、ダイオードＤ３領域６のｎ−半導体層１０６内にｐ−ウェル２５を設け、ｐ−ウェル２５内にアノードｐ＋層２１とカソードｎ＋層２２を設け、埋込ｎ＋層１０をｎ−半導体層１０６とｐ−基板１０５間に介在させたことである。
【００４６】
これにより、実施の形態１と同等に寄生のＰＮＰトランジスタのＯＮ動作を抑制することができ、アノードｐ＋層２１からダイオードＤ３領域６のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００４７】
また、自明であるが、本実施の形態１０は、ダイオードＤ３領域６の構造のみが実施の形態１と異なっているだけである。従って、高圧島ｎ−ドリフト層Ｒｎ領域８の構造が異なっている実施の形態２乃至８においても図示は省略するが、高圧島ｎ−ドリフト層Ｒｎ領域８の構造において本実施の形態１０を適用することができる。
【００４８】
（実施の形態１１）
本発明の実施の形態１１について図１６を用いて説明する。図１６は本実施の形態１１に係るブートストラップ回路の要部断面構造を示し、その基本構成は図１５に示す実施の形態１０と同様である。実施の形態１０との相違点は、図１５に示すように実施の形態１０の構成では、ダイオードＤ３領域６において、ダイオードＤ３領域６のｎ−半導体層１０６内にｐ−ウェル２５を設け、ｐ−ウェル２５内にアノードｐ＋層２１とカソードｎ＋層２２を設け、埋込ｎ＋層１０をｎ−半導体層１０６とｐ−基板１０５間に介在させているが、本実施の形態１１では、図１６に示すように、ダイオードＤ３領域６のｎ−半導体層１０６内にさらにｎ＋層２６を設け、ダイオードＤ３領域６のｎ−半導体層１０６内のｐ−ウェル２５内のアノードｐ＋層２１と接続したことである。
【００４９】
これにより、寄生のＰＮＰトランジスタ（１０９）の電流増幅率ＨＦＥを遥かに下げ、寄生のＰＮＰトランジスタのＯＮ動作を防止することができ、アノードｐ＋層２１からダイオードＤ３領域６のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００５０】
また、自明であるが、本実施の形態１１は、ダイオードＤ３領域６の構造のみが実施の形態１０と異なっているだけである。従って、高圧島ｎ−ドリフト層Ｒｎ領域８の構造が異なっている実施の形態２乃至８においても図示は省略するが、高圧島ｎ−ドリフト層Ｒｎ領域８の構造において本実施の形態１１は適用できる。
【００５１】
（実施の形態１２）
本発明の実施の形態１２について図１７を用いて説明する。図１７は本実施の形態１２に係るブートストラップ回路の要部断面構造を示し、その基本構成は図１６に示す実施の形態１１と同様である。実施の形態１１との相違点は、本実施の形態１２では、実施の形態９の特徴と実施の形態１１の特徴とを組合せて適用したことである。
【００５２】
即ち、図１６に示す実施の形態１１の構成では、ダイオードＤ３領域６において、ダイオードＤ３領域６のｎ−半導体層１０６内にｐ−ウェル２５を設け、ｐ−ウェル２５内にアノードｐ＋層２１とカソードｎ＋層２２を設け、埋込ｎ＋層１０をｎ−半導体層１０６とｐ−基板１０５間に介在させ、ダイオードＤ３領域６のｎ−半導体層１０６内にさらにｎ＋層２６を設け、ダイオードＤ３領域６のｎ−半導体層１０６内のｐ−ウェル２５内のアノードｐ＋層２１と接続しているが、図１７に示す本実施の形態１２の構成では、ダイオードＤ３領域６のｎ−半導体層１０６内に設けられているｎ＋層２６を、ダイオードＤ３領域６のｎ−半導体層１０６内の埋込ｎ＋層１０と部分的に接する深さにまで埋設したことである。
【００５３】
これにより、ベース濃度をより濃くして寄生のＰＮＰトランジスタ（１０９）の電流増幅率ＨＦＥを遥かに下げ、寄生のＰＮＰトランジスタのＯＮ動作を防止することができ、アノードｐ＋層２１からダイオードＤ３領域６のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００５４】
また、自明であるが、本実施の形態１２は、ダイオードＤ３領域６の構造のみが実施の形態１１と異なっているだけである。従って、高圧島ｎ−ドリフト層Ｒｎ領域８の構造が異なっている実施の形態２乃至８においても図示は省略するが、高圧島ｎ−ドリフト層Ｒｎ領域８の構造において本実施の形態１２は適用できる。
【００５５】
（実施の形態１３）
本発明の実施の形態１３について図１８及び図１９を用いて説明する。図１８は本発明の実施の形態１３に係る半導体装置とパワーデバイスとを連結した概略回路構成、図１９は本実施の形態１３に係るブートストラップ回路要部の断面構造を示し、その基本構成は、例えば図１及び図２に示す実施の形態１と同様である。
【００５６】
実施の形態１との相違点は、図１及び図２に示す実施の形態１の構成では、ダイオードＤ３領域６と高圧島ｎ−ドリフト層Ｒｎ領域８をモノシリック高耐圧ＩＣチップに搭載し、ダイオードＤ３領域６のアノードｐ＋層２１を電源電圧Ｖｃｃに接続し、カソードｎ＋層２２をｎ−ドリフト層Ｒｎを介して、外部コンデンサＣ１に電流が流れ、外部コンデンサＣ１の充電が行われるブートストラップ方式であるが、図１８及び図１９に示す本実施の形態１３では、Ｐｃｈ−ＭＯＳトランジスタ領域７と高圧島ｎ−ドリフト層Ｒｎ領域８をモノシリック高耐圧ＩＣチップに搭載し、Ｐｃｈ−ＭＯＳトランジスタ領域７の第１のｐ＋層２０を電源電圧Ｖｃｃに接続し、第２のｐ＋層１７をｎ−ドリフト層Ｒｎを介して、外部コンデンサＣ１に電流が流れ、外部コンデンサＣ１の充電を行うブートストラップ方式である。
【００５７】
上記構成において、図１８に示すように、遅延回路１１４の一端子はＰｃｈ−ＭＯＳトランジスタ領域７のゲートに接続され、低圧側駆動回路１１２とレベルシフト回路１１３と遅延回路１１４の各一端子は接地電位（ＧＮＤ）に接続されている。このような構成により、電力変換器（パワーデバイス）の出力素子の低圧側トランジスタＴ２がＯＮ動作するのと同期してＰｃｈ−ＭＯＳトランジスタ領域７がＯＮ動作するように駆動制御している。
【００５８】
一方、ＶＢ端子とＶＳ端子間に接続された外部コンデンサＣ１の一端は、モノシリックＩＣチップ上のｎ−ドリフト層ＲｎとＰｃｈ−ＭＯＳトランジスタ領域７を介して、例えば電源電圧１５ＶのＶｃｃに接続され、下側トランジスタＴ２が導通（ＯＮ）状態となり出力端子ＯＵＴがほぼ接地電位に維持されたときに、充電電流を外部コンデンサＣ１に流す。外部コンデンサＣ１は電源電圧Ｖｃｃを電圧降下させずにそのまま充電電圧として保持する。これにより、低圧側駆動回路１１２は比較的低い電源電圧Ｖｃｃにより駆動されるとともに、高圧側駆動回路１１１は外部コンデンサＣ１に充電された電圧Ｖｃｃにより駆動される。
【００５９】
このように、電力変換器の出力素子の低圧側トランジスタＴ２がＯＮするのと同期してＰｃｈ−ＭＯＳトランジスタ領域７がＯＮするように制御することにより、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＮすると、Ｐｃｈ−ＭＯＳトランジスタ領域７の第１のｐ＋層２０と接続されている電源電圧Ｖｃｃからｎ−ドリフト層Ｒｎを介して外部コンデンサＣ１に電流が流れ、外部コンデンサＣ１の充電が行われる。この充電された電圧Ｖｃｃを高圧側駆動回路１１１の電源電圧として使用することにより、高圧側浮遊電源を別途設けることを必要としないブートストラップ方式を提供できる。
【００６０】
ここで、図１９に示すブートストラップ回路の断面構造では、Ｐｃｈ−ＭＯＳトランジスタ領域７と高圧島ｎ−ドリフト層領域８と高圧側駆動用ＣＭＯＳトランジスタ領域９とを有し、Ｐｃｈ−ＭＯＳトランジスタ領域７において、埋込ｎ＋層１０をｎ−半導体層１０６とｐ−基板１０５との間に介在させている。また、高圧島ｎ−ドリフト層領域８において、ｐ−基板１０５と同電位のｐ＋層１３，１４は、空乏層を広げ、ｎ＋領域１２の電界集中を緩和させるために設けられている。また、Ｐｃｈ−ＭＯＳトランジスタ領域７と高圧島状ｎ−ドリフト層領域８とを接合分離するｐ＋拡散領域１８が層間絶縁膜として、ｎ−半導体層１０６内にｐ−基板１０５に達する深さにまで形成されている。
【００６１】
このように構成されたブートストラップ回路の断面構造から明らかなように、Ｐｃｈ−ＭＯＳトランジスタ領域７はＰｃｈ−ＭＯＳトランジスタ領域７のｎ−半導体層１０６内に第１のｐ＋層２０と第２のｐ＋層１７とバックゲートｎ＋層１６を設け、Ｐｃｈ−ＭＯＳトランジスタ領域７の埋込ｎ＋層１０をＰｃｈ−ＭＯＳトランジスタ領域７のｎ−半導体層１０６とｐ−基板１０５間に介在させたことにより、ベース濃度を濃くして寄生のＰＮＰトランジスタ（１０９）の高電界ＨＦＥを下げ、寄生のＰＮＰトランジスタのＯＮ動作を従来構成より遥かに抑制することができ、第１のｐ＋層２０からＰｃｈ−ＭＯＳトランジスタ領域７のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００６２】
また、自明であるが、本実施の形態１３は、充電可能な半導体素子部の構造のみが実施の形態１と異なっているだけである。従って、高圧島ｎ−ドリフト層Ｒｎ領域８の構造が異なっている実施の形態２乃至８においても、図示は省略するが、高圧島ｎ−ドリフト層Ｒｎ領域８の構造において本実施の形態１３は適用できる。
【００６３】
（実施の形態１４）
本発明の実施の形態１４について図２０を用いて説明する。図２０は本実施の形態１４に係るブートストラップ回路要部の断面構造を示し、その基本構成は図１８及び図１９に示す実施の形態１３と同様である。実施の形態１３との相違点は、図１８及び図１９に示す実施の形態１３の構成では、Ｐｃｈ−ＭＯＳトランジスタ領域７において、Ｐｃｈ−ＭＯＳトランジスタ領域７のｎ−半導体層１０６内に第１のｐ＋層２０と第２のｐ＋層１７とバックゲートｎ＋層１６を設け、埋込ｎ＋層１０をＰｃｈ−ＭＯＳトランジスタ領域７のｎ−半導体層１０６とｐ−基板１０５間に介在させているが、図２０に示す本実施の形態１４では、Ｐｃｈ−ＭＯＳトランジスタ領域７のｎ−半導体層１０６内に設けられているバックゲートｎ＋層１６を、ｎ−半導体層１０６内の埋込ｎ＋層１０と部分的に接する深さまで埋設したことである。
【００６４】
これにより、ベース濃度をより濃くして寄生のＰＮＰトランジスタ（１０９）の高電界ＨＦＥを下げ、寄生のＰＮＰトランジスタのＯＮ動作を防止することができ、第１のｐ＋層２０からＰｃｈ−ＭＯＳトランジスタ領域７のｎ−半導体層１０６を介してｐ−基板１０５方向に電流が流れることを防止している。
【００６５】
また、自明であるが、本実施の形態１４は、充電可能な半導体素子部の構造のみが実施の形態１３と異なっているだけである。従って、高圧島ｎ−ドリフト層Ｒｎ領域８の構造が異なっている実施の形態２乃至８においても、図示は省略するが、高圧島ｎ−ドリフト層Ｒｎ領域８の構造において本実施の形態１４は適用できる。
【００６６】
（実施の形態１５）
本発明の実施の形態１５について図２１及び図２２を用いて説明する。図２１は本発明の実施の形態１５に係る半導体装置とパワーデバイスとを連結した概略回路構成、図２２は本実施の形態１５に係るブートストラップ回路要部の断面構造を示し、その基本構成は図１８及び図１９に示す実施の形態１３と同様である。実施の形態１３との相違点は、図２１及び図２２に示す本実施の形態１５の構成では、Ｐｃｈ−ＭＯＳトランジスタ領域７の第２のｐ＋層１７とバックゲートｎ＋層１６間に、Ｐｃｈ−ＭＯＳトランジスタ領域７のＯＦＦに切り替え時にボディ・ドレインダイオードＤ４を介して流れる逆回復電流とは逆方向にダイオードＤ５領域５を追加搭載したことである。
【００６７】
上記構成において、図２１及び図２２に示すように、ダイオードＤ５領域５は、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＮからＯＦＦに切り替わる際に、Ｐｃｈ−ＭＯＳトランジスタ領域７のボディ・ドレインダイオードＤ４を介して流れる逆回復電流を防止するために設けられ、Ｐｃｈ−ＭＯＳトランジスタ領域７の第１のｐ＋層２０とダイオードＤ５領域５のアノードｐ＋層２７が電源電圧Ｖｃｃに接続され、Ｐｃｈ−ＭＯＳトランジスタ領域７のバックゲートｎ＋層１６とダイオードＤ５領域５のカソードｎ＋層２８が接続されている。その他の構成は図１８及び図１９に示す実施の形態１３と同じである。
【００６８】
ここで、図２２に示すブートストラップ回路の断面構造では、ダイオードＤ５領域５とＰｃｈ−ＭＯＳトランジスタ領域７と高圧島ｎ−ドリフト層領域８と高圧側駆動用ＣＭＯＳトランジスタ領域９とを有し、ダイオードＤ５領域５とＰｃｈ−ＭＯＳトランジスタ領域７において、それぞれ埋込ｎ＋層１０をｎ−半導体層１０６とｐ−基板１０５との間に介在させている。また、高圧島ｎ−ドリフト層領域８において、ｐ−基板１０５と同電位のｐ＋層１３，１４は、空乏層を広げ、ｎ＋領域１２の電界集中を緩和させるために設けられている。また、Ｐｃｈ−ＭＯＳトランジスタ領域７と高圧島状ｎ−ドリフト層領域８とを接合分離するｐ＋拡散領域１８が層間絶縁膜として、ｎ−半導体層１０６内にｐ−基板１０５に達する深さまで形成されている。
【００６９】
このように構成されたブートストラップ回路の断面構造から明らかなように、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＮ状態の時に、端子ＶＢと端子ＶＳ間にに介在するコンデンサＣ１に電源電圧Ｖｃｃを充電することが可能となり、寄生トランジスタのＯＮ動作を従来より遥かに抑制するとともに、ブートストラップ回路をモノシリックＩＣチップに搭載可能となる。さらに、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＦＦ状態のときに、ボディ・ドレインダイオードＤ４を通じて、充電電荷が流出することを防止できる。
【００７０】
また、自明であるが、本実施の形態１５は、充電可能な半導体素子部の構造のみが実施の形態１３と異なっているだけである。従って、高圧島ｎ−ドリフト層Ｒｎ領域８の構造が異なっている実施の形態２乃至８においても、図示は省略するが、高圧島ｎ−ドリフト層Ｒｎ領域８の構造において本実施の形態１５は適用できる。
【００７１】
また、ダイオードＤ５領域５において、図２２に示す構造の他に、実施の形態９乃至１２で述べたダイオードＤ３の構造においても、図示は省略するが、本実施の形態１５のダイオードＤ５領域５は適用できる。さらに、Ｐｃｈ−ＭＯＳトランジスタ領域７において、図２２に示す構造の他に、実施の形態１４で述べたＰｃｈ−ＭＯＳトランジスタ領域７の構造においても、図示は省略するが、本実施の形態１５のＰｃｈ−ＭＯＳトランジスタ領域７は適用できる。
【００７２】
また、図２２に示す構成では、Ｐｃｈ−ＭＯＳトランジスタ領域７とダイオードＤ５領域５は接合分離されているが、それに限定されるものではなく、同じｎ−半導体層１０６内に存在した場合も同様の効果が得られる。
【００７３】
（実施の形態１６）
本発明の実施の形態１６について図２３及び図２４を用いて説明する。図２３は本発明の実施の形態１６に係る半導体装置とパワーデバイスとを連結した概略回路構成、図２４は本実施の形態１６に係るブートストラップ回路要部の断面構造を示し、その基本構成は例えば図２１及び図２２に示す実施の形態１５と同様である。実施の形態１５との相違点は、図２３及び図２４に示す本実施の形態１６の構成では、さらに制限抵抗Ｒ２領域１５とＮｃｈ−ＭＯＳトランジスタ領域４１をモノシリック高耐圧ＩＣチップに追加搭載したことである。
【００７４】
上記構成において、図２３及び図２４に示すように、Ｎｃｈ−ＭＯＳトランジスタ領域４１はＰｃｈ−ＭＯＳトランジスタ領域７を駆動する駆動回路である。制限抵抗Ｒ２領域１５はＰｃｈ−ＭＯＳトランジスタ領域７のゲートとＰｃｈ−ＭＯＳトランジスタ領域７の第２のｐ＋層１７間に接続され、Ｐｃｈ−ＭＯＳトランジスタ領域７のゲートはＮｃｈ−ＭＯＳトランジスタ領域４１を介して接地電位（ＧＮＤ）に接続され、Ｎｃｈ−ＭＯＳトランジスタ領域４１のバックゲートｐ＋層２９とソースｎ＋層３０も接地電位（ＧＮＤ）に接続されている。また、Ｎｃｈ−ＭＯＳトランジスタ領域４１のゲートは遅延回路１１４の一端子に接続されている。その他の構成は、図２１及び図２２に示す実施の形態１５と同じである。
【００７５】
ここで、図２４に示すブートストラップ回路の断面構造では、Ｎｃｈ−ＭＯＳトランジスタ領域４１と制限抵抗Ｒ２領域１５とダイオードＤ５領域５とＰｃｈ−ＭＯＳトランジスタ領域７と高圧島ｎ−ドリフト層領域８と高圧側駆動用ＣＭＯＳトランジスタ領域９とを有し、Ｎｃｈ−ＭＯＳトランジスタ領域４１と制限抵抗Ｒ２領域１５とダイオードＤ５領域５とＰｃｈ−ＭＯＳトランジスタ領域７において、それぞれ埋込ｎ＋層１０をｎ−半導体層１０６とｐ−基板１０５との間に介在させている。また、高圧島ｎ−ドリフト層領域８において、ｐ−基板１０５と同電位のｐ＋層１３，１４は、空乏層を広げ、ｎ＋領域１２の電界集中を緩和させるために設けられている。また、Ｐｃｈ−ＭＯＳトランジスタ領域７と高圧島状ｎ−ドリフト層領域８とを接合分離するｐ＋拡散領域１８が層間絶縁膜として、ｎ−半導体層１０６内にｐ−基板１０５に達する深さまで形成されている。
【００７６】
このように構成されたブートストラップ回路の断面構造から明らかなように、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＮ状態の時に、端子ＶＢと端子ＶＳ間に電源電圧Ｖｃｃを充電することが可能となり、寄生トランジスタのＯＮ動作を従来より遥かに抑制するとともに、ブートストラップ回路をモノシリックＩＣチップに搭載可能となる。また、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＦＦ状態のときに、ボディ・ドレインダイオードＤ４を通じて、充電電荷が流出することを防止できる。さらに、電力変換器の高圧側の出力素子がＯＮ状態の時に、充電とは逆方向にＰｃｈ−ＭＯＳトランジスタ領域７がＯＮするのを防止できる。
【００７７】
また、自明であるが、本実施の形態１６は、充電可能な半導体素子部の構造のみが実施の形態１５と異なっているだけである。従って、高圧島ｎ−ドリフト層Ｒｎ領域８の構造が異なっている実施の形態２乃至８においても、図示は省略するが、高圧島ｎ−ドリフト層Ｒｎ領域８の構造において本実施の形態１６は適用できる。
【００７８】
また、ダイオードＤ５領域５において、図２４に示す構造の他に、実施の形態９乃至１２で述べたダイオードＤ３の構造においても、図示は省略するが、本実施の形態１６のダイオードＤ５領域５は適用できる。さらに、Ｐｃｈ−ＭＯＳトランジスタ領域７において、図２４に示す構造の他に、実施の形態１４で述べたＰｃｈ−ＭＯＳトランジスタ領域７の構造においても、図示は省略するが、本実施の形態１６のＰｃｈ−ＭＯＳトランジスタ領域７は適用できる。
【００７９】
また、図２４に示す構成では、Ｎｃｈ−ＭＯＳトランジスタ領域４１と制限抵抗Ｒ２領域１５とダイオードＤ５領域５とＰｃｈ−ＭＯＳトランジスタ領域７は接合分離されているが、それに限定されるものではなく、同じｎ−半導体層１０６内に存在した場合も同様の効果が得られる。さらに、Ｎｃｈ−ＭＯＳトランジスタ領域４１と制限抵抗Ｒ２領域１５の構造においても、図２４の構造に限定されるものではなく、例えば、制限抵抗として、ベース抵抗、ゲート抵抗、ポリ抵抗、ｐ＋ｉｓｏ抵抗等がある。
【００８０】
（実施の形態１７）
本発明の実施の形態１７について図２５及び図２６を用いて説明する。図２５は本発明の実施の形態１７に係る半導体装置とパワーデバイスとを連結した概略回路構成、図２６は本実施の形態１７に係るブートストラップ回路要部の断面構造を示し、その基本構成は例えば図２３及び図２４に示す実施の形態１６と同様である。実施の形態１６との相違点は、図２５及び図２６に示す本実施の形態１７の構成では、制限抵抗Ｒ２領域１５がＰｃｈ−ＭＯＳトランジスタ領域７のゲートとＰｃｈ−ＭＯＳトランジスタ領域７の第２のｐ＋層１７間に接続され、Ｐｃｈ−ＭＯＳトランジスタ領域７のゲートは制限抵抗Ｒ２領域１５の一端のみと接続されていることである。
【００８１】
図２５及び図２６において、制限抵抗Ｒ２領域１５を高耐圧ＩＣチップに搭載したブートストラップ方式では、制限抵抗Ｒ２を介してＰｃｈ−ＭＯＳトランジスタ領域７の第２のｐ＋層１７と接続されている。一方、ＶＢ端子とＶＳ端子間に接続された外部コンデンサＣ１の一端は、高耐圧ＩＣチップ上のｎ−ドリフト層ＲｎとＰｃｈ−ＭＯＳトランジスタ領域７を介して、例えば電源電圧１５ＶのＶｃｃに接続され、下側トランジスタＴ２が導通（ＯＮ）状態にある時に出力端子ＯＵＴが接地電位に維持されると、それによってＶＢ端子の電位が決まる。ＶＢ端子の電位がＶｃｃ以下の場合には、Ｐｃｈ−ＭＯＳトランジスタ領域７はＯＮ状態となり、充電電流を外部コンデンサＣ１に流し、外部コンデンサＣ１は電源電圧ＶｃｃよりもＰｃｈ−ＭＯＳトランジスタ領域７の閾値分だけ小さい充電電圧Ｖ２を保持する。これにより、低圧側駆動回路１１２は比較的低い電源電圧Ｖｃｃにより駆動され、高圧側駆動回路１１１は外部コンデンサＣ１に充電された電圧Ｖ２により駆動される。
【００８２】
これにより、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＮ状態の時に、端子ＶＢと端子ＶＳ間に電源電圧ＶｃｃよりもＰｃｈ−ＭＯＳトランジスタ領域７の閾値分だけ小さい充電電圧Ｖ２を保持することができ、寄生トランジスタのＯＮ動作を従来より遥かに抑制するとともに、ブートストラップ回路をモノシリックＩＣチップに搭載可能となる。また、Ｐｃｈ−ＭＯＳトランジスタ領域７がＯＦＦ状態のときに、ボディ・ドレインダイオードＤ４を通じて、充電電荷が流出することを防止できる。また、電力変換器の高圧側の出力素子がＯＮ状態の時に、充電とは逆方向にＰｃｈ−ＭＯＳトランジスタ領域７がＯＮするのを防止できる。
【００８３】
さらに、Ｐｃｈ−ＭＯＳトランジスタ領域７と電力変換器（パワーデバイス）の出力素子の低圧側トランジスダＴ２がＯＮするタイミングを同期させる必要がないため、Ｐｃｈ−ＭＯＳトランジスタ領域７を駆動するＮｃｈ−ＭＯＳトランジスタ領域４１等の駆動回路やＰｃｈ−ＭＯＳトランジスタ領域７を電力変換器の出力素子の低圧側トランジスタＴ２がＯＮするタイミングを同期させるために必要な遅延回路を必要としない分、大幅に回路面積を縮小することができる。
また、自明であるが、本実施の形態１７は、充電可能な半導体素子部の構造のみが実施の形態１６と異なっているだけである。従って、高圧島ｎ−ドリフト層Ｒｎ領域８の構造が異なっている実施の形態２乃至８においても、図示は省略するが、高圧島ｎ−ドリフト層Ｒｎ領域８の構造において本実施の形態１７は適用できる。
【００８４】
また、ダイオードＤ５領域５において、図２６に示す構造の他に、実施の形態９乃至１２で述べたダイオードＤ３の構造においても、図示は省略するが、本実施の形態１７のダイオードＤ５領域５は適用できる。さらに、Ｐｃｈ−ＭＯＳトランジスタ領域７において、図２６に示す構造の他に、実施の形態１４で述べたＰｃｈ−ＭＯＳトランジスタ領域７の構造においても、図示は省略するが、本実施の形態１７のＰｃｈ−ＭＯＳトランジスタ領域７は適用できる。
【００８５】
また、図２６に示す構成では、制限抵抗Ｒ２領域１５とＰｃｈ−ＭＯＳトランジスタ領域７とダイオードＤ５領域５は接合分離されているが、それに限定されるものではなく、同じｎ−半導体層１０６内に存在した場合も同様の効果が得られる。さらに、制限抵抗Ｒ２領域１５の構造においても、図２６の構造に限定されるものではなく、例えば、制限抵抗として、ベース抵抗、ゲート抵抗、ポリ抵抗、ｐ＋ｉｓｏ抵抗等がある。
【００８６】
【発明の効果】
以上のように、本発明によれば、埋込みｎ＋層を追加してベース濃度を濃くし、高圧保持と充電の役割を接合分離で別々の素子に行うことで、寄生のＰＮＰトランジスタの動作を極力無くすことができ、寄生のトランジスタのオン動作を防止し、回路の消費電流を低減できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図。
【図２】本発明の実施の形態１に係る半導体装置のブートストラップ回路要部の断面図。
【図３】本発明の実施の形態２に係る半導体装置のブートストラップ回路要部の断面図。
【図４】本発明の実施の形態３に係る半導体装置のブートストラップ回路要部の断面図。
【図５】本発明の実施の形態３の変形例の半導体装置のブートストラップ回路要部の断面図。
【図６】本発明の実施の形態４に係る半導体装置のブートストラップ回路要部の断面図。
【図７】本発明の実施の形態４の変形例の半導体装置のブートストラップ回路要部の断面図。
【図８】本発明の実施の形態５に係る半導体装置のブートストラップ回路要部の断面図。
【図９】本発明の実施の形態６に係る半導体装置のブートストラップ回路要部の断面図。
【図１０】本発明の実施の形態７に係る半導体装置のブートストラップ回路要部の断面図。
【図１１】本発明の実施の形態７の変形例の半導体装置のブートストラップ回路要部の断面図。
【図１２】本発明の実施の形態８に係る半導体装置のブートストラップ回路要部の断面図。
【図１３】本発明の実施の形態８の変形例の半導体装置のブートストラップ回路要部の断面図。
【図１４】本発明の実施の形態９に係る半導体装置のブートストラップ回路要部の断面図。
【図１５】本発明の実施の形態１０に係る半導体装置のブートストラップ回路要部の断面図。
【図１６】本発明の実施の形態１１に係る半導体装置のブートストラップ回路要部の断面図。
【図１７】本発明の実施の形態１２に係る半導体装置のブートストラップ回路要部の断面図。
【図１８】本発明の実施の形態１３に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図。
【図１９】本発明の実施の形態１３に係る半導体装置のブートストラップ回路要部の断面図。
【図２０】本発明の実施の形態１４に係る半導体装置のブートストラップ回路要部の断面図。
【図２１】本発明の実施の形態１５に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図。
【図２２】本発明の実施の形態１５に係る半導体装置のブートストラップ回路要部の断面図。
【図２３】本発明の実施の形態１６に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図。
【図２４】本発明の実施の形態１６に係る半導体装置のブートストラップ回路要部の断面図。
【図２５】本発明の実施の形態１７に係る半導体装置とパワーデバイスとを連結した概略回路構成を示す図。
【図２６】本発明の実施の形態１７に係る半導体装置のブートストラップ回路要部の断面図。
【図２７】従来の半導体装置のブートストラップ回路要部の断面図。
【図２８】従来の半導体装置とパワーデバイスとを連結した概略回路構成を示す図。
【符号の説明】
６ ダイオード領域、 ７ Ｐｃｈ−ＭＯＳトランジスタ領域、 ８ 高圧島ｎ−ドリフト層、 ９ 高圧側駆動用ＣＭＯＳ領域、 １０，１１，１２，２２ ｎ＋領域、 １３，１４、１７，１９，２０，２１ ｐ＋領域、１８ ｐ＋型拡散層、 ２３，２４，２５ ｐ−ウェル、 １０５ ｐ−基板、 １０６ ｎ−半導体層、 １１１ 高圧側駆動部、 １１２低圧側駆動部、 １１３ レベルシフト回路、 １１４ 遅延回路、 Ｒｎ ドリフト抵抗、 Ｒ１，Ｒ２ 制限抵抗、 Ｄ１，Ｄ２，Ｄ３，Ｄ４ダイオード、 Ｔ１，Ｔ２ 電力素子、 Ｃ１ 外部コンデンサ
Claims (17)
- パワーデバイスを駆動する半導体装置であって、前記パワーデバイスの低圧側の電力素子を駆動して高圧側浮遊供給絶対電圧と高圧側浮遊供給オフセット電圧間に接続されたブートストラップコンデンサに高圧側駆動部の電源を供給するブートストラップ回路を有し、
前記ブートストラップ回路は、少なくとも充電可能な半導体素子部と高圧保持部を備え、
前記充電可能な半導体素子部と前記高圧保持部は接合分離され、前記高圧保持部は高圧島のｎ−半導体内の高圧側と開口部にそれぞれｎ＋層を設けたｎ−ドリフト層であることを特徴とする半導体装置。 - 前記ブートストラップ回路の充電可能な半導体素子部において、埋込ｎ＋層をｎ−半導体層とｐ−基板間に介在させたことを特徴とする請求項１に記載の半導体装置。
- 前記ｎ−ドリフト層において、前記高圧島開口部のｎ＋層の両側にｐ−基板と同電位である１対のｐ＋層を設けたことを特徴とする請求項１〜２のいずれか１項に記載の半導体装置。
- 前記ｎ−ドリフト層において、前記高圧島開口部のｎ＋層の両側に設けられたｐ＋層の一方が、前記充電可能な半導体素子部と前記高圧保持部を接合分離するｐ＋拡散層であり、前記ｐ＋拡散層はｐ−基板と部分的に接していることを特徴とする請求項３に記載の半導体装置。
- 前記ｎ−ドリフト層において、前記接合分離するｐ＋拡散層でない前記高圧島開口部のｎ＋層の両側に設けられたｐ＋層の少なくとも一方をｐ−ウェルで覆うことを特徴とする請求項３〜４のいずれか１項に記載の半導体装置。
- 前記ｎ−ドリフト層において、前記高圧島開口部のｎ＋層の直下にｐ−基板と同電位のｐ＋層を前記ｎ−半導体層と前記ｐ−基板間に介在させたことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
- 前記ブートストラップ回路は、モノシリック高耐圧ＩＣに設けられていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
- 前記ブートストラップ回路の充電可能な半導体素子部は少なくともダイオード領域を備え、前記ダイオード領域のアノード側が電源電圧に接続され、前記ダイオード領域のカソードが前記ｎ−ドリフト層を介して高圧側浮遊供給絶対電圧端子に接続されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
- 前記ダイオード領域は、前記ｎ−半導体層内にｐ＋層とｎ＋層を設け、前記ｎ−半導体層と前記ｐ−基板間に埋込ｎ＋層を介在し、前記ダイオードのｐ＋層が電源電圧に接続され、前記ダイオードのｎ＋層が前記高圧島開口部のｎ＋層に接続されていることを特徴とする請求項８に記載の半導体装置。
- 前記ダイオード領域は、前記ｎ−半導体層内にｐ−ウェルを設け、前記ｐ−ウェル内にｐ＋層とｎ＋層を設け、前記ｎ−半導体層と前記ｐ−基板間に埋込ｎ＋層を介在し、前記ダイオードのｐ＋層が電源電圧に接続され、前記ダイオードのｎ＋層が前記高圧島開口部のｎ＋層に接続されていることを特徴とする請求項８に記載の半導体装置。
- 前記ダイオード領域は、前記ｎ−半導体層内に、さらにｎ＋層を備え、前記ｎ−半導体層内のｎ＋層と前記ｐ−ウェル内のｐ＋層とが接続されたことを特徴とする請求項１０に記載の半導体装置。
- 前記ブートストラップ回路の充電可能な半導体素子部は少なくともｐｃｈ−ＭＯＳトランジスタを備え、前記ｐｃｈ−ＭＯＳトランジスタの第１のｐ＋層が電源電圧に接続され、第２のｐ＋層が前記ｎ−ドリフト層を介して高圧側浮遊供給絶対電圧端子に接続されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
- 前記ｐｃｈ−ＭＯＳトランジスタの第１のｐ＋層と前記ｐｃｈ−ＭＯＳトランジスタのバックゲート間に、前記ｐｃｈ−ＭＯＳトランジスタのオフに切り替え時にボディ・ドレインダイオードを介して流れる逆回復電流とは逆方向に、低圧ダイオードを設けたことを特徴とする請求項１２に記載の半導体装置。
- 前記ｐｃｈ−ＭＯＳトランジスタ部の駆動タイミングと前記低圧側の電力素子を駆動するタイミングが同期することを特徴とする請求項１２〜１３のいずれか１項に記載の半導体装置。
- 前記ｎ−ドリフト層の前記高圧島開口部のｎ＋層は前記ｐｃｈ−ＭＯＳトランジスタ部の第２のｐ＋層と接続され、前記第２のｐ＋層はさらに制限抵抗を介して前記ｐｃｈ−ＭＯＳトランジスタ部のゲートに接続され、前記ｐｃｈ−ＭＯＳトランジスタ部のゲートはさらにｎｃｈ−ＭＯＳトランジスタのドレインに接続され、前記ｎｃｈ−ＭＯＳトランジスタの駆動タイミングと前記低圧側の電力素子を駆動するタイミングが同期することを特徴とする請求項１２〜１３のいずれか１項に記載の半導体装置。
- 前記ｎ−ドリフト層の前記高圧島開口部のｎ＋層は前記ｐｃｈ−ＭＯＳトランジスタ部の第２のｐ＋層と接続され、前記第２のｐ＋層はさらに制限抵抗を介して前記ｐｃｈ−ＭＯＳトランジスタ部のゲートに接続され、前記ｐｃｈ−ＭＯＳトランジスタ部のゲートは前記制限抵抗以外のいずれにも接続されていないことを特徴とする請求項１２〜１３のいずれか１項に記載の半導体装置。
- 前記ブートストラップ回路の充電可能な半導体素子部において、前記ｎ−半導体層内に設けられているｎ＋層がさらに埋込ｎ＋層と部分的に接していることを特徴とする請求項９、１１〜１６のいずれか１項に記載の半導体装置。
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