JP2016039440A - 半導体装置 - Google Patents

Abstract

【課題】ＩＰＤをハイサイドスイッチ及びロウサイドスイッチのいずれにも容易に製造することができるようにする。
【解決手段】レベルシフト回路ＬＳＣは、入力端子ＴＰＩ、第１端子ＴＰ１、及び接地端子ＴＰＧに接続している。レベルシフト回路ＬＳＣの駆動電力は、第１端子ＴＰ１から供給される。レベルシフト回路ＬＳＣの出力信号は、ドライバ回路ＤＲＣに入力される。ドライバ回路ＤＲＣは、第１端子ＴＰ１及び第２端子ＴＰ２に接続している。ドライバ回路ＤＲＣの駆動電力は、第１端子ＴＰ１から供給される。トランジスタＴＲ１は、ゲート電極（Ｇ）がドライバ回路ＤＲＣに接続し、ソース（Ｓ）が第２端子ＴＰ２に接続し、ドレイン（Ｄ）が第３端子ＴＰ３に接続している。
【選択図】図１

Description

本発明は、半導体装置に関し、例えばＩＰＤ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｄｅｖｉｃｅ）に適用可能な技術である。

半導体装置を用いて負荷（例えば、自動車のモーター）を駆動する場合がある。このような場合、半導体装置としてＩＰＤを用いることがある。特許文献１には、ＩＰＤの一例が記載されている。このＩＰＤでは、負荷に比して高電位側にトランジスタ（スイッチ）が設けられている。言い換えると、このＩＰＤは、ハイサイドスイッチである。そして上記したトランジスタのゲート電極は、ドライバ回路に接続している。ゲート電極のオン又はオフは、このドライバ回路によって制御されている。そして上記したＩＰＤでは、ドライバ回路の駆動電力が電源から直接供給されている。

特開２００７−１８４６７７号公報

上記したように、ＩＰＤはハイサイドスイッチに用いられることがある。さらにＩＰＤはロウサイドスイッチに用いられることもある。ロウサイドスイッチでは、トランジスタ（スイッチ）が負荷に対して低電位側に設けられる。本発明者は、ＩＰＤをハイサイドスイッチ及びロウサイドスイッチのいずれにも容易に製造することができる構造を検討した。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、電源端子、接地端子、入力端子、第１端子、第２端子、及び第３端子を備えている。さらに半導体装置は、レベルシフト回路、ドライバ回路、第１トランジスタ、及び第１素子を備えている。レベルシフト回路は、入力端子、第１端子、及び接地端子に接続している。レベルシフト回路の出力信号は、ドライバ回路に入力される。ドライバ回路は、第１端子及び第２端子に接続している。第１トランジスタは、ゲート電極がドライバ回路に接続し、ソースが第２端子に接続し、ドレインが第３端子に接続している。第１素子は、ダイオード又は第２トランジスタである。そして第１素子は、電源端子を第１端子に接続している。

他の一実施の形態によれば、半導体装置は、電源端子、接地端子、入力端子、第１端子、及び第２端子を備えている。さらに半導体装置は、レベルシフト回路、ドライバ回路、第１トランジスタ、及び第１素子を備えている。レベルシフト回路は、入力端子、第１端子、及び接地端子に接続している。レベルシフト回路の出力信号は、ドライバ回路に入力される。ドライバ回路は、第１端子及び第２端子に接続している。第１トランジスタは、ゲート電極がドライバ回路に接続し、ソースが第２端子に接続し、ドレインが電源端子に接続している。第１素子は、ダイオード又は第２トランジスタである。そして第１素子は、電源端子を第１端子に接続している。

他の一実施の形態によれば、半導体装置は、電源端子、接地端子、入力端子、第１端子、及び第２端子を備えている。さらに半導体装置は、レベルシフト回路、ドライバ回路、第１トランジスタ、及び第１素子を備えている。レベルシフト回路は、入力端子、第１端子、及び接地端子に接続している。レベルシフト回路の出力信号は、ドライバ回路に入力される。ドライバ回路は、第１端子及び接地端子に接続している。第１トランジスタは、ゲート電極がドライバ回路に接続し、ソースが接地端子に接続し、ドレインが第２端子に接続している。第１素子は、ダイオード又は第２トランジスタである。そして第１素子は、電源端子を第１端子に接続している。

前記一実施の形態によれば、ＩＰＤをハイサイドスイッチ及びロウサイドスイッチのいずれにも容易に製造することができる。

第１の実施形態に係る半導体装置の回路構成を示す図である。 図１に示した信号生成回路の回路構成の一例を示す図である。 図１に示したドライバ回路の回路構成の一例を示す図である。 図１に示したトランジスタの構成の一例を示す断面図である。 第１の実施形態に係る電子装置の回路構成の第１例を示す図である。 図５に示した電子装置の動作を説明するための図である。 図５に示した電子装置の動作を説明するための図である。 第１の実施形態に係る電子装置の回路構成の第２例を示す図である。 図８に示した電子装置の動作を説明するための図である。 図８に示した電子装置の動作を説明するための図である。 図１に示した半導体パッケージの詳細を示す図である。 図１１に示した半導体パッケージの構成の一例を示す平面図である。 図１２のＡ−Ａ´断面図である。 第２の実施形態に係る半導体装置の回路構成の第１例を示す図である。 図１４に示した半導体パッケージの構成の第１例を示す平面図である。 図１５のＡ−Ａ´断面図である。 図１４に示した半導体パッケージの構成の第２例を示す平面図である。 図１７のＡ−Ａ´断面図である。 第２の実施形態に係る半導体装置の回路構成の第２例を示す図である。 図１９に示した半導体パッケージの構成の一例を示す平面図である。 図２０のＡ−Ａ´断面図である。 第３の実施形態に係る半導体装置の回路構成の第１例を示す図である。 図２２に示した半導体装置の構成の一例を示す断面図である。 図２２に示した半導体パッケージの構成の第１例を示す平面図である。 図２４のＡ−Ａ´断面図である。 図２２に示した半導体パッケージの構成の第２例を示す平面図である。 図２６のＡ−Ａ´断面図である。 第３の実施形態に係る半導体装置の回路構成の第２例を示す図である。 図２８に示した半導体パッケージの構成の一例を示す平面図である。 図２９のＡ−Ａ´断面図である。 変形例１に係る半導体装置の回路構成を示す図である。 変形例１に係る電子装置の回路構成の第１例を示す図である。 図３２に示した電子装置の動作を説明するための図である。 図３２に示した電子装置の動作を説明するための図である。 変形例１に係る電子装置の回路構成の第２例を示す図である。 図３５に示した電子装置の動作を説明するための図である。 図３５に示した電子装置の動作を説明するための図である。 変形例２に係る半導体装置の回路構成を示す図である。 変形例２に係る半導体装置の構成を示す断面図である。 図３９に示した半導体装置の動作を説明するための図である。 変形例３に係る半導体装置の回路構成を示す図である。 変形例３に係る電子装置の回路構成の第１例を示す図である。 図４２に示した電子装置の動作を説明するための図である。 図４２に示した電子装置の動作を説明するための図である。 変形例３に係る電子装置の回路構成の第２例を示す図である。 図４５に示した電子装置の動作を説明するための図である。 図４５に示した電子装置の動作を説明するための図である。 変形例４に係る半導体装置の回路構成を示す図である。

以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の回路構成を示す図である。この半導体装置は、半導体パッケージＰＫＧを備えている。半導体パッケージＰＫＧは、電源端子ＴＰＶ、接地端子ＴＰＧ、入力端子ＴＰＩ、第１端子ＴＰ１、第２端子ＴＰ２、及び第３端子ＴＰ３を備えている。各端子は、例えばリードである。さらに半導体パッケージＰＫＧは、信号生成回路ＳＧＣ、レベルシフト回路ＬＳＣ、ドライバ回路ＤＲＣ、トランジスタＴＲ１（第１トランジスタ）、及びダイオードＤＩＯ（第１素子）を備えている。

信号生成回路ＳＧＣは、電源端子ＴＰＶ、接地端子ＴＰＧ、及び入力端子ＴＰＩに接続している。信号生成回路ＳＧＣは、入力端子ＴＰＩの入力電圧に基づいて、ハイ信号（第１電圧）をレベルシフト回路ＬＳＣに出力し、又はロウ信号（第１電圧よりも低い第２電圧）をレベルシフト回路ＬＳＣに出力する。具体的には、入力端子ＴＰＩの入力電圧が第１閾値電圧以上である場合、信号生成回路ＳＧＣはハイ信号をレベルシフト回路ＬＳＣに出力する。一方、入力端子ＴＰＩの入力電圧が第１閾値電圧よりも低い場合、信号生成回路ＳＧＣはロウ信号をレベルシフト回路ＬＳＣに出力する。この場合、ハイ信号は、電源端子ＴＰＶの電圧（電源電圧）である。

レベルシフト回路ＬＳＣは、信号生成回路ＳＧＣの出力信号を受け付ける。一方、レベルシフト回路ＬＳＣの駆動電力は、第１端子ＴＰ１から供給される。具体的には、レベルシフト回路ＬＳＣは、第１端子ＴＰ１及び接地端子ＴＰＧに接続している。この場合、後述するように、第１端子ＴＰ１と接地端子ＴＰＧの間の電圧によってレベルシフト回路ＬＳＣの駆動電力が供給される。信号生成回路ＳＧＣの電圧がハイ信号である場合、レベルシフト回路ＬＳＣは、ハイ信号を昇圧する。この場合、レベルシフト回路ＬＳＣは、昇圧した信号をドライバ回路ＤＲＣに送る。一方、信号生成回路ＳＧＣの電圧がロウ信号である場合、レベルシフト回路ＬＳＣは、ロウ信号よりもさらに電位の低い信号（例えば、０Ｖ）をドライバ回路ＤＲＣに送る。

ドライバ回路ＤＲＣは、レベルシフト回路ＬＳＣの出力信号を受け付ける。一方、ドライバ回路ＤＲＣの駆動電力は、第１端子ＴＰ１から供給される。具体的には、ドライバ回路ＤＲＣは、第１端子ＴＰ１及び第２端子ＴＰ２に接続している。この場合、後述するように、第１端子ＴＰ１と第２端子ＴＰ２の間の電圧によってドライバ回路ＤＲＣの駆動電力が供給される。ドライバ回路ＤＲＣは、トランジスタＴＲ１を駆動している。具体的には、ドライバ回路ＤＲＣは、レベルシフト回路ＬＳＣからの上記した信号をトランジスタＴＲ１に送ることで、トランジスタＴＲ１のオン又はオフを制御している。

トランジスタＴＲ１は、ゲート電極（Ｇ）がドライバ回路ＤＲＣに接続している。本図に示す例において、トランジスタＴＲ１は、ｎ型ＭＯＳＦＥＴである。そしてトランジスタＴＲ１は、ソース（Ｓ）が第２端子ＴＰ２に接続し、かつドレイン（Ｄ）が第３端子ＴＰ３に接続している。

ダイオードＤＩＯは、電源端子ＴＰＶを第１端子ＴＰ１に接続している。本図に示す例において、ダイオードＤＩＯは、アノード（Ａ）が電源端子ＴＰＶに接続し、カソード（Ｋ）が第１端子ＴＰ１に接続している。言い換えると、ダイオードＤＩＯは、電源端子ＴＰＶから第１端子ＴＰ１に向かう方向が順方向となっている。

図２は、図１に示した信号生成回路ＳＧＣの回路構成の一例を示す図である。本図に示す例において、信号生成回路ＳＧＣはコンパレータである。コンパレータの非反転入力端子（＋）には、入力端子ＴＰＩの入力電圧ＶＩＮが入力される。一方、コンパレータの反転入力端子（−）には、第１閾値電圧Ｖｒｅｆが入力される。さらにコンパレータには、電源端子ＴＰＶから電源電圧ＶＨが与えられ、接地端子ＴＰＧから接地電位ＶＬが与えられている。本図に示す例において、入力電圧ＶＩＮが第１閾値電圧Ｖｒｅｆ以上である場合、コンパレータは出力電圧Ｖｏｕｔとして電源電圧ＶＨを出力する。一方入力電圧ＶＩＮが第１閾値電圧Ｖｒｅｆより低い場合、コンパレータは出力電圧Ｖｏｕｔとして接地電位ＶＬを出力する。

図３は、図１に示したドライバ回路ＤＲＣの回路構成の一例を示す図である。本図に示す例において、ドライバ回路ＤＲＣは、２つのインバータが直列に接続した回路である。本図に示す例では、入力電圧ＶＩＮが２回反転されて出力電圧Ｖｏｕｔになる。この場合、出力電圧Ｖｏｕｔは、入力電圧ＶＩＮとほぼ等しい。そして各インバータにおいて電流が増幅される。

図４は、図１に示したトランジスタＴＲ１の構成の一例を示す断面図である。トランジスタＴＲ１は、基板ＳＵＢを用いて形成されている。そしてトランジスタＴＲ１は、縦型パワートランジスタである。

基板ＳＵＢは、半導体基板ＳＭＳ及び第１導電型半導体層ＮＥＰを有している。半導体基板ＳＭＳは、例えば、シリコン基板である。本図に示す例において、半導体基板ＳＭＳは第１導電型基板である。そして半導体基板ＳＭＳは、第１導電型半導体層ＮＥＰよりも高い不純物濃度を有している。第１導電型半導体層ＮＥＰは、例えば、半導体基板ＳＭＳ上に形成されたエピタキシャル層である。第１導電型半導体層ＮＥＰには、第２導電型ベース領域ＰＢＲが形成されている。トランジスタＴＲ１は、第２導電型ベース領域ＰＢＲを用いて形成されている。

なお、本図に示す例において、第１導電型及び第２導電型は、それぞれ、ｎ型及びｐ型である。ただし、第１導電型及び第２導電型は、それぞれ、ｐ型及びｎ型であってもよい。以下、第１導電型及び第２導電型は、それぞれ、ｎ型及びｐ型であるとして説明する。

トランジスタＴＲ１は、基板ＳＵＢの裏面にドレイン電極ＤＥ１を有している。なお、ドレイン電極ＤＥ１は、例えばアルミニウム（Ａｌ）により形成されている。そして詳細を後述するように、トランジスタＴＲ１は、基板ＳＵＢのうちドレイン電極ＤＥ１と反対側の面にソース（ソース領域ＳＲ１）を有している。これにより、トランジスタＴＲ１は、縦型トランジスタになっている。

第２導電型ベース領域ＰＢＲには複数の凹部ＲＥＣが形成されている。各凹部ＲＥＣは、底部が第２導電型ベース領域ＰＢＲの底部よりも深い位置に位置している。そして各凹部ＲＥＣの底面及び内側面に沿ってゲート絶縁膜ＧＩ１が形成されている。さらに各凹部ＲＥＣには、ゲート電極ＧＥ１が埋め込まれている。なお、ゲート絶縁膜ＧＩ１は、例えばシリコン酸化膜（ＳｉＯ_２）により形成されている。ゲート電極ＧＥ１は、例えばアルミニウム（Ａｌ）により形成されている。

本図に示す例において、第２導電型ベース領域ＰＢＲは、凹部ＲＥＣの両脇に位置する領域それぞれにソース領域ＳＲ１を有している。さらに第２導電型ベース領域ＰＢＲは、互いに隣り合うソース領域ＳＲ１の間に第２導電型領域ＰＲ１を有している。ソース領域ＳＲ１は、第１導電型領域である。第２導電型領域ＰＲ１は、第２導電型ベース領域ＰＢＲよりも不純物濃度が高い領域である。より詳細には、第２導電型領域ＰＲ１は、第２導電型ベース領域ＰＢＲに基準電位を与えるための導電型領域である。本図に示すように、ソース領域ＳＲ１及び第２導電型ベース領域ＰＢＲは、第２導電型ベース領域ＰＢＲよりも浅い。

基板ＳＵＢ上には、絶縁層ＤＬ（例えば、シリコン酸化膜（ＳｉＯ_２））が形成されている。絶縁層ＤＬには、コンタクトＣＴ１が埋め込まれている。さらに絶縁層ＤＬ上には、電極ＥＬ１が設けられている。ソース領域ＳＲ１及び第２導電型領域ＰＲ１は、コンタクトＣＴ１を介して電極ＥＬ１に接続している。なお、コンタクトＣＴ１及び電極ＥＬ１は、例えば、アルミニウム（Ａｌ）により形成されている。

図５は、本実施形態に係る電子装置の回路構成の第１例を示す図である。この電子装置は、例えば車両（例えば、自動車）に用いられる。電子装置は、半導体パッケージＰＫＧを備えている。さらに電子装置は、電源ＢＴ、負荷ＬＤ、及びキャパシタＣＰを備えている。電源ＢＴは、例えば車両に搭載されているバッテリーである。負荷ＬＤは、例えば車両に搭載されている電子部品（例えば、モータ又はヘッドランプ）である。

本図に示す例において、半導体パッケージＰＫＧは、負荷ＬＤのハイサイドスイッチとして用いられている。具体的には、電源ＢＴ、負荷ＬＤ、及びキャパシタＣＰは、半導体パッケージＰＫＧの外部に設けられている。この場合、半導体パッケージＰＫＧ及びキャパシタＣＰは、例えば、同一の回路基板（不図示）上に設けられている。そして電源ＢＴは、電源端子ＴＰＶ及び第３端子ＴＰ３に電源電圧を供給している。負荷ＬＤは、第２端子ＴＰ２を接地端子ＴＰＧに接続している。キャパシタＣＰは、第２端子ＴＰ２を第１端子ＴＰ１に接続している。接地端子ＴＰＧは接地している。

図６及び図７の各図は、図５に示した電子装置の動作を説明するための図である。図６に示す例は、入力端子ＴＰＩの入力電圧がロウ（Ｌ）レベル電圧（上記した第１閾値電圧よりも低い電圧）である場合を示している。この場合、トランジスタＴＲ１はオフ状態になる。図７に示す例は、入力端子ＴＰＩの入力電圧がハイ（Ｈ）レベル電圧（上記した第１閾値電圧以上の電圧）である場合を示している。この場合、トランジスタＴＲ１はオン状態になる。

まず、図６に示す例では、キャパシタＣＰが電源ＢＴによって充電される。詳細には、上記したように、トランジスタＴＲ１はオフ状態である。この場合、トランジスタＴＲ１には電流が流れない。これより、本図に示すように、電源ＢＴから、電源端子ＴＰＶ、ダイオードＤＩＯ、及び第１端子ＴＰ１を介して、キャパシタＣＰに電流が流れる。この場合、キャパシタＣＰは、上記した電流によって充電される。充電が進行すると、キャパシタＣＰは、第１端子ＴＰ１側の電位（図中＋側の電位）が第２端子ＴＰ２側の電位（図中−側の電位）に比して高いものになる。

次に、図７に示す例では、レベルシフト回路ＬＳＣの電源電圧及びドライバ回路ＤＲＣの電源電圧それぞれがキャパシタＣＰによって与えられる。詳細には、上記したように、トランジスタＴＲ１はオン状態である。これより、本図に示すように、電源ＢＴから、第１端子ＴＰ１、トランジスタＴＲ１、第２端子ＴＰ２、及び負荷ＬＤを介して、グラウンド（ＧＮＤ）に電流が流れる。この場合、キャパシタＣＰは、第２端子ＴＰ２側の電位（図中−側の電位）が電源ＢＴの電源電圧によって上がる。これにより、キャパシタＣＰでは、第１端子ＴＰ１側の電位（図中＋側の電位）は、第２端子ＴＰ２側で上がった電圧の分だけ上がる。この場合、第１端子ＴＰ１の電位を電源ＢＴの電源電圧よりも高いものにすることができる。言い換えると、キャパシタＣＰは、ブートストラップキャパシタとして機能することができる。

上記した場合、キャパシタＣＰによって、第１端子ＴＰ１の電位は、第２端子ＴＰ２の電位及び接地端子ＴＰＧの電位いずれに対して高いものとなる。このため、キャパシタＣＰは、信号生成回路ＳＧＣの電源及びドライバ回路ＤＲＣの電源それぞれとして機能することができる。

図８は、本実施形態に係る電子装置の回路構成の第２例を示す図である。この電子装置も、図５に示した例と同様にして、例えば車両（例えば、自動車）に用いられる。電子装置は、図１に示した半導体パッケージＰＫＧを備えている。さらに電子装置は、図５に示した例と同様にして、電源ＢＴ、負荷ＬＤ、及びキャパシタＣＰを備えている。

本図に示す例において、半導体パッケージＰＫＧは、負荷ＬＤのロウサイドスイッチとして用いられている。具体的には、電源ＢＴ、負荷ＬＤ、及びキャパシタＣＰは、半導体パッケージＰＫＧの外部に設けられている。この場合、半導体パッケージＰＫＧ及びキャパシタＣＰは、例えば、同一の回路基板（不図示）上に設けられている。そして電源ＢＴは、電源端子ＴＰＶに接続し、かつ負荷ＬＤを介して第３端子ＴＰ３に接続している。キャパシタＣＰは、第２端子ＴＰ２を第１端子ＴＰ１に接続している。第２端子ＴＰ２及び接地端子ＴＰＧは接地している。

図９及び図１０の各図は、図８に示した電子装置の動作を説明するための図である。図９に示す例は、入力端子ＴＰＩの入力電圧がロウ（Ｌ）レベル電圧（上記した第１閾値電圧よりも低い電圧）である場合を示している。この場合、トランジスタＴＲ１はオフ状態になる。図１０に示す例は、入力端子ＴＰＩの入力電圧がハイ（Ｈ）レベル電圧（上記した第１閾値電圧以上の電圧）である場合を示している。この場合、トランジスタＴＲ１はオン状態になる。

まず、図９に示す例では、キャパシタＣＰが電源ＢＴによって充電される。詳細には、上記したように、トランジスタＴＲ１はオフ状態である。この場合、トランジスタＴＲ１には電流が流れない。これより、本図に示すように、電源ＢＴから、電源端子ＴＰＶ、ダイオードＤＩＯ、及び第１端子ＴＰ１を介して、キャパシタＣＰに電流が流れる。この場合、キャパシタＣＰは、上記した電流によって充電される。充電が進行すると、キャパシタＣＰは、第１端子ＴＰ１側の電位（図中＋側の電位）が第２端子ＴＰ２側の電位（図中−側の電位）に比して高いものになる。

次に、図１０に示す例では、レベルシフト回路ＬＳＣの電源電圧及びドライバ回路ＤＲＣの電源電圧それぞれがキャパシタＣＰによって与えられる。詳細には、上記したように、トランジスタＴＲ１はオン状態である。これより、電源ＢＴから、負荷ＬＤ、第３端子ＴＰ３、トランジスタＴＲ１、及び第２端子ＴＰ２を介して、グラウンド（ＧＮＤ）に電流が流れる。本図に示す例においても、第２端子ＴＰ２は接地したままである。これにより、キャパシタＣＰは、第１端子ＴＰ１側の電位（図中＋側の電位）が第２端子ＴＰ２側の電位（図中−側の電位）に比して高いままである。このため、第１端子ＴＰ１の電位は、第２端子ＴＰ２の電位及び接地端子ＴＰＧの電位いずれよりも高いものにすることができる。

上記した場合、キャパシタＣＰによって、第１端子ＴＰ１の電位は、第２端子ＴＰ２の電位及び接地端子ＴＰＧの電位いずれに対して高いものとなる。このため、キャパシタＣＰは、信号生成回路ＳＧＣの電源及びドライバ回路ＤＲＣの電源それぞれとして機能することができる。

図１１は、図１に示した半導体パッケージＰＫＧの詳細を示す図である。本図に示す例において、半導体パッケージＰＫＧの内部には、半導体チップＳＣが設けられている。そして半導体チップＳＣは、信号生成回路ＳＧＣ、レベルシフト回路ＬＳＣ、ドライバ回路ＤＲＣ、トランジスタＴＲ１、及びダイオードＤＩＯを備えている。さらに半導体チップＳＣは、電源端子ＴＣＶ、接地端子ＴＣＧ、入力端子ＴＣＩ、第１端子ＴＣ１、第２端子ＴＣ２、及び第３端子ＴＣ３を備えている。各端子は、例えばパッドである。半導体パッケージＰＫＧは、電源端子ＴＰＶ、接地端子ＴＰＧ、入力端子ＴＰＩ、第１端子ＴＰ１、第２端子ＴＰ２、及び第３端子ＴＰ３を備えている。

電源端子ＴＣＶ、接地端子ＴＣＧ、入力端子ＴＣＩ、第１端子ＴＣ１、第２端子ＴＣ２、及び第３端子ＴＣ３は、電源端子ＴＰＶ、接地端子ＴＰＧ、入力端子ＴＰＩ、第１端子ＴＰ１、第２端子ＴＰ２、及び第３端子ＴＰ３にそれぞれ接続している。この場合、半導体チップＳＣの端子（例えば、パッド）は、例えば、ボンディング部材（例えば、ボンディングワイヤ又はボンディングリボン）を介して半導体パッケージＰＫＧの端子（例えば、リード）に接続している。

図１２は、図１１に示した半導体パッケージＰＫＧの構成の一例を示す平面図である。図１３は、図１２のＡ−Ａ´断面図である。半導体パッケージＰＫＧは、半導体チップＳＣ、リードフレームＬＦ、及び封止樹脂ＭＲを備えている。リードフレームＬＦは、ダイパッドＤＰ及び複数のリード（リードＬＤ１，ＬＤ２，ＬＤ３，ＬＤＶ，ＬＤＧ，ＬＤＩ）を有している。半導体チップＳＣは、ダイパッドＤＰに搭載されている。そして半導体チップＳＣは、封止樹脂ＭＲによって封止されている。

図１２に示すように、電源端子ＴＣＶは、ボンディングワイヤＢＷＶを介してリードＬＤＶ（電源端子ＴＰＶ）に接続している。接地端子ＴＣＧは、ボンディングワイヤＢＷＧを介してリードＬＤＧ（接地端子ＴＰＧ）に接続している。入力端子ＴＣＩは、ボンディングワイヤＢＷＩを介してリードＬＤＩ（入力端子ＴＰＩ）に接続している。第１端子ＴＣ１は、ボンディングワイヤＢＷ１を介してリードＬＤ１（第１端子ＴＰ１）に接続している。第２端子ＴＣ２は、ボンディングワイヤＢＷ２を介してリードＬＤ２（第２端子ＴＰ２）に接続している。

図１３に示すように、半導体チップＳＣは、ダイパッドＤＰと対向する面に、第３端子ＴＣ３（電極パッド）を備えている。本図に示す例において、半導体チップＳＣは、図４に示したトランジスタＴＲ１（縦型トランジスタ）を有している。これより、第３端子ＴＣ３は、半導体チップＳＣの裏面電極（ドレイン電極ＤＥ１）となる。そしてリードＬＤ３（第３端子ＴＰ３）は、ダイパッドＤＰと一体である。そしてダイパッドＤＰは、半導体チップＳＣの第３端子ＴＣ３（ドレイン電極ＤＥ１）に接続している。これより、第３端子ＴＣ３は、ダイパッドＤＰを介してリードＬＤ３に接続している。

以上、本実施形態によれば、図５〜図７に示したように、半導体パッケージＰＫＧをハイサイドスイッチに用いることができる。また図８〜図１０に示したように、半導体パッケージＰＫＧをロウサイドスイッチに用いることもできる。そして半導体パッケージＰＫＧをハイサイドスイッチに用いる場合もロウサイドスイッチに用いる場合も、半導体パッケージＰＫＧの構成は同一である。このように本実施形態によれば、用途に応じて半導体パッケージＰＫＧをハイサイドスイッチにもロウサイドスイッチにも用いることができる。

（第２の実施形態）
図１４は、第２の実施形態に係る半導体装置の回路構成の第１例を示す図であり、第１の実施形態の図１１に対応する。本実施形態に係る半導体装置は、以下の点を除いて、第１の実施形態に係る半導体装置と同様の構成である。

本図に示す例において、半導体チップＳＣは、第１の実施形態（図１１）に係る半導体チップＳＣと同様の構成である。半導体チップＳＣは、電源端子ＴＣＶ、接地端子ＴＣＧ、入力端子ＴＣＩ、第１端子ＴＣ１、第２端子ＴＣ２、及び第３端子ＴＣ３を備えている。一方、半導体パッケージＰＫＧは、電源端子ＴＰＶ、接地端子ＴＰＧ、入力端子ＴＰＩ、第１端子ＴＰ１、及び第２端子ＴＰ２を備えている。そして電源端子ＴＣＶ及び第３端子ＴＣ３は、電源端子ＴＰＶに接続している。一方、接地端子ＴＣＧ、入力端子ＴＣＩ、第１端子ＴＣ１、及び第２端子ＴＣ２は、接地端子ＴＰＧ、入力端子ＴＰＩ、第１端子ＴＰ１、及び第２端子ＴＰ２にそれぞれ接続している。この場合、半導体パッケージＰＫＧは、図５〜図７に示したように、負荷ＬＤのハイサイドスイッチに用いることができる。

図１５は、図１４に示した半導体パッケージＰＫＧの構成の第１例を示す平面図であり、第１の実施形態の図１２に対応する。図１６は、図１５のＡ−Ａ´断面図であり、第１の実施形態の図１３に対応する。本図に示す半導体パッケージＰＫＧは、以下の点を除いて、第１の実施形態（図１２及び図１３）に係る半導体パッケージＰＫＧと同様の構成である。

リードフレームＬＦの各リードは、ダイパッドＤＰから分離している。リードＬＤＶ（電源端子ＴＰＶ）は、ボンディングワイヤＢＷＶを介して電源端子ＴＣＶに接続している。さらにリードＬＤＶは、ボンディングワイヤＢＷ３を介してダイパッドＤＰに接続している。そしてダイパッドＤＰには、第３端子ＴＣ３が接続している。このようにして、リードＬＤＶは、電源端子ＴＣＶ及び第３端子ＴＣ３に接続している。さらにリードＬＤＧ（接地端子ＴＰＧ）は、ボンディングワイヤＢＷＧを介して接地端子ＴＣＧに接続している。リードＬＤＩ（入力端子ＴＰＩ）は、ボンディングワイヤＢＷＩを介して入力端子ＴＣＩに接続している。リードＬＤ１（第１端子ＴＰ１）は、ボンディングワイヤＢＷ１を介して第１端子ＴＣ１に接続している。リードＬＤ２（第２端子ＴＰ２）は、ボンディングワイヤＢＷ２を介して第２端子ＴＣ２に接続している。

図１７は、図１４に示した半導体パッケージＰＫＧの構成の第２例を示す平面図であり、第１の実施形態の図１２に対応する。図１８は、図１７のＡ−Ａ´断面図であり、第１の実施形態の図１３に対応する。本図に示す半導体パッケージＰＫＧは、以下の点を除いて、第１の実施形態（図１２及び図１３）に係る半導体パッケージＰＫＧと同様の構成である。

リードフレームＬＦの各リードは、リードＬＤＶ（電源端子ＴＰＶ）を除いて、ダイパッドＤＰから分離している。リードＬＤＶは、ダイパッドＤＰと一体である。これにより、リードＬＤＶは、ダイパッドＤＰに電気的に接続している。そしてダイパッドＤＰは、ボンディングワイヤＢＷＶを介して電源端子ＴＣＶに接続している。そしてダイパッドＤＰには、第３端子ＴＣ３が接続している。このようにして、リードＬＤＶは、電源端子ＴＣＶ及び第３端子ＴＣ３に接続している。さらにリードＬＤＧ（接地端子ＴＰＧ）は、ボンディングワイヤＢＷＧを介して接地端子ＴＣＧに接続している。リードＬＤＩ（入力端子ＴＰＩ）は、ボンディングワイヤＢＷＩを介して入力端子ＴＣＩに接続している。リードＬＤ１（第１端子ＴＰ１）は、ボンディングワイヤＢＷ１を介して第１端子ＴＣ１に接続している。リードＬＤ２（第２端子ＴＰ２）は、ボンディングワイヤＢＷ２を介して第２端子ＴＣ２に接続している。

図１９は、本実施形態に係る半導体装置の回路構成の第２例を示す図であり、第１の実施形態の図１１に対応する。本実施形態に係る半導体装置は、以下の点を除いて、第１の実施形態に係る半導体装置と同様の構成である。

本図に示す例において、半導体チップＳＣは、第１の実施形態（図１１）に係る半導体チップＳＣと同様の構成である。半導体チップＳＣは、電源端子ＴＣＶ、接地端子ＴＣＧ、入力端子ＴＣＩ、第１端子ＴＣ１、第２端子ＴＣ２、及び第３端子ＴＣ３を備えている。一方、半導体パッケージＰＫＧは、電源端子ＴＰＶ、接地端子ＴＰＧ、入力端子ＴＰＩ、第１端子ＴＰ１、及び第３端子ＴＰ３を備えている。そして接地端子ＴＣＧ及び第２端子ＴＣ２は、接地端子ＴＰＧに接続している。一方、電源端子ＴＣＶ、入力端子ＴＣＩ、第１端子ＴＣ１、及び第３端子ＴＣ３は、電源端子ＴＰＶ、入力端子ＴＰＩ、第１端子ＴＰ１、及び第３端子ＴＰ３にそれぞれ接続している。この場合、半導体パッケージＰＫＧは、図８〜図１０に示したように、負荷ＬＤのロウサイドスイッチに用いることができる。

図２０は、図１９に示した半導体パッケージＰＫＧの構成の一例を示す平面図であり、第１の実施形態の図１２に対応する。図２１は、図２０のＡ−Ａ´断面図であり、第１の実施形態の図１３に対応する。本図に示す半導体パッケージＰＫＧは、以下の点を除いて、第１の実施形態（図１２及び図１３）に係る半導体パッケージＰＫＧと同様の構成である。

リードフレームＬＦの各リードは、リードＬＤ３（第３端子ＴＰ３）を除いて、ダイパッドＤＰから分離している。リードＬＤ３は、ダイパッドＤＰと一体である。これにより、リードＬＤ３は、ダイパッドＤＰに電気的に接続している。そしてダイパッドＤＰには、第３端子ＴＣ３が接続している。これにより、リードＬＤ３は、第３端子ＴＣ３に接続している。さらにリードＬＤＧ（接地端子ＴＰＧ）は、ボンディングワイヤＢＷＧを介して接地端子ＴＣＧに接続している。リードＬＤＧは、ボンディングワイヤＢＷ２を介して第２端子ＴＣ２に接続している。リードＬＤＶ（電源端子ＴＰＶ）は、ボンディングワイヤＢＷＶを介して電源端子ＴＣＶに接続している。リードＬＤＩ（入力端子ＴＰＩ）は、ボンディングワイヤＢＷＩを介して入力端子ＴＣＩに接続している。リードＬＤ１（第１端子ＴＰ１）は、ボンディングワイヤＢＷ１を介して第１端子ＴＣ１に接続している。

以上、本実施形態によれば、図１４に示したように、半導体パッケージＰＫＧをハイサイドスイッチに用いることができる。また図１９に示したように、半導体パッケージＰＫＧをロウサイドスイッチに用いることもできる。そして半導体パッケージＰＫＧをハイサイドスイッチに用いる場合もロウサイドスイッチに用いる場合も、半導体チップＳＣの構成は同一である。この場合、半導体チップＳＣの各端子と半導体パッケージＰＫＧの各端子の接続関係を変更するだけで、半導体パッケージＰＫＧをハイサイドスイッチ及びロウサイドスイッチのいずれかに製造することができる。

さらに本実施形態によれば、半導体パッケージＰＫＧをハイサイドスイッチに用いる場合（図１４）、半導体パッケージＰＫＧは第３端子ＴＰ３（図１１）を備える必要がなく、半導体パッケージＰＫＧをロウサイドスイッチに用いる場合（図１９）、半導体パッケージＰＫＧは第２端子ＴＰ２（図１１）を備える必要がない。これにより、本実施形態によれば、第１の実施形態に比して、半導体パッケージＰＫＧの端子（リード）の数を少ないものにすることができる。

（第３の実施形態）
図２２は、第３の実施形態に係る半導体装置の回路構成の第１例を示す図であり、第１の実施形態の図１１に対応する。本実施形態に係る半導体装置は、以下の点を除いて、第１の実施形態に係る半導体装置と同様の構成である。

本図に示す例において、半導体チップＳＣは、電源端子ＴＣＶ、接地端子ＴＣＧ、入力端子ＴＣＩ、第１端子ＴＣ１、及び第２端子ＴＣ２を備えている。一方、半導体パッケージＰＫＧは、電源端子ＴＰＶ、接地端子ＴＰＧ、入力端子ＴＰＩ、第１端子ＴＰ１、及び第２端子ＴＰ２を備えている。そして電源端子ＴＣＶ、接地端子ＴＣＧ、入力端子ＴＣＩ、第１端子ＴＣ１、及び第２端子ＴＣ２は、電源端子ＴＰＶ、接地端子ＴＰＧ、入力端子ＴＰＩ、第１端子ＴＰ１、及び第２端子ＴＰ２にそれぞれ接続している。この場合、半導体パッケージＰＫＧは、図５〜図７に示したように、負荷ＬＤのハイサイドスイッチに用いることができる。

詳細には、電源端子ＴＣＶは、トランジスタＴＲ１のドレイン（Ｄ）に接続している。さらに電源端子ＴＣＶは、ダイオードＤＩＯ及び信号生成回路ＳＧＣに接続している。この場合、電源端子ＴＣＶは、例えば、半導体チップＳＣの内部に含まれる配線（例えば、基板上に位置する多層配線層に埋め込まれた配線）を介して上記した各素子（トランジスタＴＲ１、ダイオードＤＩＯ、及び信号生成回路ＳＧＣ）に接続している。

図２３は、図２２に示した半導体装置の構成の一例を示す断面図である。本図に示す例において、半導体装置は、トランジスタＴＲ１を備えている。本図に示す例に係るトランジスタＴＲ１は、図４に示す例に係るトランジスタＴＲ１と同様の構成である。

本図に示す例において、第１導電型半導体層ＮＥＰは、第１導電型領域ＮＲを有している。第１導電型領域ＮＲは、不純物濃度が第１導電型半導体層ＮＥＰよりも高い。第１導電型領域ＮＲは、絶縁層ＤＬに埋め込まれたコンタクトＣＴを介して電極ＥＬに接続している。そして電極ＥＬは、ダイオードＤＩＯに接続している。この場合、ダイオードＤＩＯは、基板ＳＵＢ、コンタクトＣＴ、及び電極ＥＬを介してドレイン電極ＤＥ１に接続する。言い換えると、ダイオードＤＩＯのカソード（Ｋ）に接続している素子（例えば、レベルシフト回路ＬＳＣ（図２２））は、ドレイン電極ＤＥ１及び基板ＳＵＢを介して電源端子ＴＰＶに接続している。

図２４は、図２２に示した半導体パッケージＰＫＧの構成の第１例を示す平面図であり、第１の実施形態の図１２に対応する。図２５は、図２４のＡ−Ａ´断面図であり、第１の実施形態の図１３に対応する。本図に示す例において、半導体チップＳＣは、図２３に示した例に係る構造を有している。本図に示す半導体パッケージＰＫＧは、以下の点を除いて、第１の実施形態（図１２及び図１３）に係る半導体パッケージＰＫＧと同様の構成である。

リードフレームＬＦの各リードは、ダイパッドＤＰから分離している。リードＬＤＶ（電源端子ＴＰＶ）は、ボンディングワイヤＢＷＶを介してダイパッドＤＰに接続している。そしてダイパッドＤＰには、電源端子ＴＣＶが接続している。これにより、リードＬＤＶは、電源端子ＴＣＶに接続している。さらにリードＬＤＧ（接地端子ＴＰＧ）は、ボンディングワイヤＢＷＧを介して接地端子ＴＣＧに接続している。リードＬＤＩ（入力端子ＴＰＩ）は、ボンディングワイヤＢＷＩを介して入力端子ＴＣＩに接続している。リードＬＤ１（第１端子ＴＰ１）は、ボンディングワイヤＢＷ１を介して第１端子ＴＣ１に接続している。リードＬＤ２（第２端子ＴＰ２）は、ボンディングワイヤＢＷ２を介して第２端子ＴＣ２に接続している。

図２６は、図２２に示した半導体パッケージＰＫＧの構成の第２例を示す平面図であり、第１の実施形態の図１２に対応する。図２７は、図２６のＡ−Ａ´断面図であり、第１の実施形態の図１３に対応する。本図に示す例において、半導体チップＳＣは、図２３に示した例に係る構造を有している。本図に示す半導体パッケージＰＫＧは、以下の点を除いて、第１の実施形態（図１２及び図１３）に係る半導体パッケージＰＫＧと同様の構成である。

リードフレームＬＦの各リードは、リードＬＤＶ（電源端子ＴＰＶ）を除いて、ダイパッドＤＰから分離している。リードＬＤＶは、ダイパッドＤＰと一体である。これにより、リードＬＤＶは、ダイパッドＤＰに電気的に接続している。そしてダイパッドＤＰには、電源端子ＴＣＶが接続している。これにより、リードＬＤＶは、電源端子ＴＣＶに接続している。さらにリードＬＤＧ（接地端子ＴＰＧ）は、ボンディングワイヤＢＷＧを介して接地端子ＴＣＧに接続している。リードＬＤＩ（入力端子ＴＰＩ）は、ボンディングワイヤＢＷＩを介して入力端子ＴＣＩに接続している。リードＬＤ１（第１端子ＴＰ１）は、ボンディングワイヤＢＷ１を介して第１端子ＴＣ１に接続している。リードＬＤ２（第２端子ＴＰ２）は、ボンディングワイヤＢＷ２を介して第２端子ＴＣ２に接続している。

図２８は、本実施形態に係る半導体装置の回路構成の第２例を示す図であり、第１の実施形態の図１１に対応する。本実施形態に係る半導体装置は、以下の点を除いて、第１の実施形態に係る半導体装置と同様の構成である。

本図に示す例において、半導体チップＳＣは、電源端子ＴＣＶ、接地端子ＴＣＧ、入力端子ＴＣＩ、第１端子ＴＣ１、及び第３端子ＴＣ３を備えている。一方、半導体パッケージＰＫＧは、電源端子ＴＰＶ、接地端子ＴＰＧ、入力端子ＴＰＩ、第１端子ＴＰ１、及び第３端子ＴＰ３を備えている。そして電源端子ＴＣＶ、接地端子ＴＣＧ、入力端子ＴＣＩ、第１端子ＴＣ１、及び第３端子ＴＣ３は、電源端子ＴＰＶ、接地端子ＴＰＧ、入力端子ＴＰＩ、第１端子ＴＰ１、及び第３端子ＴＰ３にそれぞれ接続している。この場合、半導体パッケージＰＫＧは、図８〜図１０に示したように、負荷ＬＤのロウサイドスイッチに用いることができる。

詳細には、接地端子ＴＣＧは、トランジスタＴＲ１のソース（Ｓ）に接続している。さらに接地端子ＴＣＧは、信号生成回路ＳＧＣ、レベルシフト回路ＬＳＣ、及びドライバ回路ＤＲＣに接続している。この場合、接地端子ＴＣＧは、例えば、半導体チップＳＣの内部に含まれる配線（例えば、基板上に位置する多層配線層に埋め込まれた配線）を介して上記した各素子（トランジスタＴＲ１、信号生成回路ＳＧＣ、レベルシフト回路ＬＳＣ、及びドライバ回路ＤＲＣ）に接続している。

図２９は、図２８に示した半導体パッケージＰＫＧの構成の一例を示す平面図であり、第１の実施形態の図１２に対応する。図３０は、図２９のＡ−Ａ´断面図であり、第１の実施形態の図１３に対応する。本図に示す半導体パッケージＰＫＧは、以下の点を除いて、第１の実施形態（図１２及び図１３）に係る半導体パッケージＰＫＧと同様の構成である。

リードフレームＬＦの各リードは、リードＬＤ３（第３端子ＴＰ３）を除いて、ダイパッドＤＰから分離している。リードＬＤ３は、ダイパッドＤＰと一体である。これにより、リードＬＤ３は、ダイパッドＤＰに電気的に接続している。そしてダイパッドＤＰには、電源端子ＴＣＶが接続している。これにより、リードＬＤ３は、電源端子ＴＣＶに接続している。さらにリードＬＤＧ（接地端子ＴＰＧ）は、ボンディングワイヤＢＷＧを介して接地端子ＴＣＧに接続している。リードＬＤＩ（入力端子ＴＰＩ）は、ボンディングワイヤＢＷＩを介して入力端子ＴＣＩに接続している。リードＬＤ１（第１端子ＴＰ１）は、ボンディングワイヤＢＷ１を介して第１端子ＴＣ１に接続している。リードＬＤ３（第３端子ＴＰ３）は、ボンディングワイヤＢＷ３を介して第３端子ＴＣ３に接続している。

以上、本実施形態によれば、図２２に示したように、半導体パッケージＰＫＧをハイサイドスイッチに用いることができる。また図２８に示したように、半導体パッケージＰＫＧをロウサイドスイッチに用いることもできる。この場合、半導体チップＳＣの各端子と半導体チップＳＣの内部素子（例えば、トランジスタＴＲ１）の接続関係を変更するだけで、半導体パッケージＰＫＧをハイサイドスイッチ及びロウサイドスイッチのいずれかに製造することができる。

さらに本実施形態によれば、半導体パッケージＰＫＧをハイサイドスイッチに用いる場合（図２２）、半導体パッケージＰＫＧは第３端子ＴＰ３（図１１）を備える必要がなく、半導体パッケージＰＫＧをロウサイドスイッチに用いる場合（図２８）、半導体パッケージＰＫＧは第２端子ＴＰ２（図１１）を備える必要がない。これにより、本実施形態によれば、第１の実施形態に比して、半導体パッケージＰＫＧの端子（リード）の数を少ないものにすることができる。

（変形例１）
図３１は、変形例１に係る半導体装置の回路構成を示す図であり、第１の実施形態の図１に対応する。本変形例に係る半導体装置は、ダイオードＤＩＯ（図１）の代わりにバイポーラトランジスタＢＰＴ（第２トランジスタ）が設けられている点を除いて第１の実施形態に係る半導体装置と同様の構成である。本図に示す例において、バイポーラトランジスタＢＰＴは、ｎｐｎバイポーラトランジスタである。そしてバイポーラトランジスタＢＰＴは、コレクタ（Ｃ）が電源端子ＴＰＶに接続し、エミッタ（Ｅ）が第１端子ＴＰ１に接続している。

図３２は、本変形例に係る電子装置の回路構成の第１例を示す図であり、第１の実施形態の図５に対応する。本図に示す例に係る電子装置は、ダイオードＤＩＯ（図５）の代わりにバイポーラトランジスタＢＰＴが設けられている点を除いて、図５に示す例に係る電子装置と同様の構成である。

図３３及び図３４の各図は、図３２に示した電子装置の動作を説明するための図である。図３３は、第１の実施形態の図６に対応する。図３４は、第１の実施形態の図７に対応する。図３３に示す例では、トランジスタＴＲ１はオフ状態であり、かつバイポーラトランジスタＢＰＴはオン状態である。図３４に示す例では、トランジスタＴＲ１はオン状態であり、バイポーラトランジスタＢＰＴはオフ状態である。

まず、図３３に示す例では、キャパシタＣＰが電源ＢＴによって充電される。詳細には、上記したように、トランジスタＴＲ１はオフ状態であり、かつバイポーラトランジスタＢＰＴはオン状態である。これより、本図に示すように、電源ＢＴから、電源端子ＴＰＶ、バイポーラトランジスタＢＰＴ、及び第１端子ＴＰ１を介して、キャパシタＣＰに電流が流れる。この場合、キャパシタＣＰは、上記した電流によって充電される。充電が進行すると、キャパシタＣＰは、第１端子ＴＰ１側の電位（図中＋側の電位）が第２端子ＴＰ２側の電位（図中−側の電位）に比して高いものになる。

次に、図３４に示す例では、レベルシフト回路ＬＳＣの電源電圧及びドライバ回路ＤＲＣの電源電圧それぞれがキャパシタＣＰによって与えられる。詳細には、上記したように、トランジスタＴＲ１はオン状態であり、かつバイポーラトランジスタＢＰＴはオフ状態である。これより、本図に示すように、電源ＢＴから、第１端子ＴＰ１、トランジスタＴＲ１、第２端子ＴＰ２、及び負荷ＬＤを介して、グラウンド（ＧＮＤ）に電流が流れる。この場合、キャパシタＣＰは、第２端子ＴＰ２側の電位（図中−側の電位）が電源ＢＴの電源電圧によって上がる。これにより、キャパシタＣＰでは、第１端子ＴＰ１側の電位（図中＋側の電位）は、第２端子ＴＰ２側で上がった電圧の分だけ上がる。この場合、第１端子ＴＰ１の電位を電源ＢＴの電源電圧よりも高いものにすることができる。言い換えると、キャパシタＣＰは、ブートストラップキャパシタとして機能することができる。

図３５は、本変形例に係る電子装置の回路構成の第２例を示す図であり、第１の実施形態の図８に対応する。本図に示す例に係る電子装置は、ダイオードＤＩＯ（図８）の代わりにバイポーラトランジスタＢＰＴが設けられている点を除いて、図８に示す例に係る電子装置と同様の構成である。

図３６及び図３７の各図は、図３５に示した電子装置の動作を説明するための図である。図３６は、第１の実施形態の図９に対応する。図３７は、第１の実施形態の図１０に対応する。図３６に示す例では、トランジスタＴＲ１はオフ状態であり、かつバイポーラトランジスタＢＰＴはオン状態である。図３７に示す例では、トランジスタＴＲ１はオン状態であり、バイポーラトランジスタＢＰＴはオフ状態である。

まず、図３６に示す例では、キャパシタＣＰが電源ＢＴによって充電される。詳細には、上記したように、トランジスタＴＲ１はオフ状態であり、かつバイポーラトランジスタＢＰＴはオン状態である。これより、本図に示すように、電源ＢＴから、電源端子ＴＰＶ、バイポーラトランジスタＢＰＴ、及び第１端子ＴＰ１を介して、キャパシタＣＰに電流が流れる。この場合、キャパシタＣＰは、上記した電流によって充電される。充電が進行すると、キャパシタＣＰは、第１端子ＴＰ１側の電位（図中＋側の電位）が第２端子ＴＰ２側の電位（図中−側の電位）に比して高いものになる。

次に、図３７に示す例では、レベルシフト回路ＬＳＣの電源電圧及びドライバ回路ＤＲＣの電源電圧それぞれがキャパシタＣＰによって与えられる。詳細には、上記したように、トランジスタＴＲ１はオン状態であり、かつバイポーラトランジスタＢＰＴはオフ状態である。これより、電源ＢＴから、負荷ＬＤ、第３端子ＴＰ３、トランジスタＴＲ１、及び第２端子ＴＰ２を介して、グラウンド（ＧＮＤ）に電流が流れる。本図に示す例においても、第２端子ＴＰ２は接地したままである。これにより、キャパシタＣＰは、第１端子ＴＰ１側の電位（図中＋側の電位）が第２端子ＴＰ２側の電位（図中−側の電位）に比して高いままである。このため、第１端子ＴＰ１の電位は、第２端子ＴＰ２の電位及び接地端子ＴＰＧの電位いずれよりも高いものにすることができる。

本変形例においても、第１の実施形態と同様の効果が得られる。なお、電源端子ＴＰＶを第１端子ＴＰ１に接続するトランジスタは、バイポーラトランジスタ（バイポーラトランジスタＢＰＴ）に限定されるものではない。例えば、バイポーラトランジスタＢＰＴに代えてＭＯＳＦＥＴを設けてもよい。この場合、例えば、ｎ型ＭＯＳＦＥＴが用いられる。そしてこの場合、ｎ型ＭＯＳＦＥＴは、例えば、ドレインが電源端子ＴＰＶに接続し、ソースが第１端子ＴＰ１に接続する。

（変形例２）
図３８は、変形例２に係る半導体装置の回路構成を示す図であり、第１の実施形態の図１に対応する。本変形例に係る半導体装置は、トランジスタＴＲ２が設けられている点を除いて、第１の実施形態に係る半導体装置と同様の構成である。

本図に示す例において、トランジスタＴＲ２は、ｎ型ＭＯＳＦＥＴである。そしてトランジスタＴＲ２は、ドレイン（Ｄ）が入力端子ＴＰＩに接続し、ソース（Ｓ）が接地端子ＴＰＧに接続し、ゲート電極（Ｇ）が接地端子ＴＰＧに接続している。より詳細には、トランジスタＴＲ２のドレイン（Ｄ）は、入力端子ＴＰＩと信号生成回路ＳＧＣの間に電気的に接続している。

トランジスタＴＲ２は、保護トランジスタとして機能する。具体的には、ＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）が入力端子ＴＰＩで生じる場合がある。そしてＥＳＤによって発生する電流が半導体パッケージＰＫＧの内部素子（例えば、信号生成回路ＳＧＣ）に入力されると、素子が故障し得る。これに対して本図に示す例では、トランジスタＴＲ２を設けている。この場合、入力端子ＴＰＩでＥＳＤが生じたとしても、ＥＳＤによって発生する電流は、トランジスタＴＲ２を介して接地端子ＴＰＧに流れる。これにより、ＥＳＤによって発生する電流が半導体パッケージＰＫＧの内部素子（例えば、信号生成回路ＳＧＣ）に流れることが防止される。

図３９は、本変形例に係る半導体装置の構成を示す断面図である。この半導体装置では、トランジスタＴＲ１（図３８）及びトランジスタＴＲ２（図３８）が同一の基板ＳＵＢを用いて形成されている。本図に示す例に係るトランジスタＴＲ１は、図４に示す例に係るトランジスタＴＲ１と同様の構成であり、縦型パワートランジスタである。これに対してトランジスタＴＲ２は、プレーナ型トランジスタである。

本図に示すように、トランジスタＴＲ２は、ゲート電極ＧＥ２、ゲート絶縁膜ＧＩ２、ドレイン領域ＤＲ２、ソース領域ＳＲ２、及び第２導電型領域ＰＲ２を有している。この場合第１導電型半導体層ＮＥＰには、第２導電型ウェルＰＷＬが形成されている。そしてトランジスタＴＲ２は、第２導電型ウェルＰＷＬを用いて形成されている。

ゲート電極ＧＥ２は、基板ＳＵＢ上に位置している。ゲート絶縁膜ＧＩ２は、ゲート電極ＧＥ２と基板ＳＵＢの間に位置している。ゲート電極ＧＥ２は、例えばポリシリコンにより形成されている。ゲート絶縁膜ＧＩ２は、例えばシリコン酸化膜（ＳｉＯ_２）により形成されている。

第２導電型ウェルＰＷＬは、ドレイン領域ＤＲ２及びソース領域ＳＲ２を有している。ドレイン領域ＤＲ２及びソース領域ＳＲ２それぞれは、第１導電型領域である。本図に示す例では、ドレイン領域ＤＲ２及びソース領域ＳＲ２は、第２導電型ウェルＰＷＬよりも浅い。

第２導電型ウェルＰＷＬは、第２導電型領域ＰＲ２を有している。第２導電型領域ＰＲ２は、第２導電型ウェルＰＷＬに基準電位を与えるための導電型領域である。本図に示す例において、第２導電型領域ＰＲ２は、ソース領域ＳＲ２を基準としてゲート電極ＧＥ２の反対側に位置している。

絶縁層ＤＬには、コンタクトＣＴ２が埋め込まれている。さらに絶縁層ＤＬ上には、ドレイン配線ＤＷＲ及びソース配線ＳＷＲが形成されている。ドレイン領域ＤＲ２は、コンタクトＣＴ２を介してドレイン配線ＤＷＲに接続している。ソース領域ＳＲ２及び第２導電型領域ＰＲ２は、コンタクトＣＴ２を介してソース配線ＳＷＲに接続している。なお、コンタクトＣＴ２、ドレイン配線ＤＷＲ、及びソース配線ＳＷＲは、例えば、アルミニウム（Ａｌ）により形成されている。

ソース配線ＳＷＲには、抵抗素子ＲＥが接続している。抵抗素子ＲＥは、例えば、絶縁層ＤＬ上の配線層に埋め込まれた高抵抗金属である。その他の例として、抵抗素子ＲＥは、基板ＳＵＢに形成された分離領域（例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）又はＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）により形成された絶縁膜）上に位置するポリシリコン抵抗である。

上記した場合、高抵抗金属とは、例えば、２５℃における電気抵抗率が４０μΩ・ｃｍ以上２００μΩ・ｃｍ以下の金属である。より具体的には、高抵抗金属とは、例えば、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、又は窒化タンタル（ＴａＮ）である。ただし、抵抗素子ＲＥの材料はこの例に限定されるものではない。

図４０は、図３９に示した半導体装置の動作を説明するための図である。本図に示す例では、図３９に示した半導体パッケージＰＫＧを図８〜図１０に示したようにロウサイドスイッチに用いている。この場合、ドレイン配線ＤＷＲは入力端子ＴＰＩに接続する。抵抗素子ＲＥは接地端子ＴＰＧ（接地電位：０Ｖ）に接続する。電極ＥＬ１は第２端子ＴＰ２（接地電位：０Ｖ）に接続する。ドレイン電極ＤＥ１は第３端子ＴＰ３に接続する。

図４０に示すように、トランジスタＴＲ２が形成されている領域では、第１導電型半導体層ＮＥＰ、第２導電型ウェルＰＷＬ、及びソース領域ＳＲ２によって、寄生トランジスタＰＴＲ（ｎｐｎバイポーラトランジスタ）が形成される場合がある。そしてこの場合、電源ＢＴと第３端子ＴＰ３の間でのＥＳＤにより発生した電流が、負荷ＬＤを介して第３端子ＴＰ３に流れる場合がある。そしてこの電流によって寄生トランジスタＰＴＲがオンする場合がある。この場合、ソース領域ＳＲ２で電流集中が生じ得る。そしてこのような電流集中は、ソース領域ＳＲ２（ｎチャネル）の破壊の原因になり得る。

そこで図４０に示す例では、ソース配線ＳＷＲが抵抗素子ＲＥを介して接地端子ＴＰＧに接続している。これにより、寄生トランジスタＰＴＲがオンしたとしても、寄生トランジスタＰＴＲに流れる電流は抵抗素子ＲＥによって制限される。このため、ソース領域ＳＲ２での電流集中を抑制することができる。

なお、負荷ＬＤにトランジスタＴＲ１の定格電流が流れる場合、第２導電型ウェルＰＷＬの電位Ｖｐは、第１導電型半導体層ＮＥＰの電位Ｖｎよりも低くなっている必要がある（Ｖｐ＜Ｖｎ）。これは、仮にＶｎ＞Ｖｐになると第２導電型ウェルＰＷＬから第１導電型半導体層ＮＥＰに電流が流れてしまうためである。

Ｖｐ＜Ｖｎを満たすために、抵抗素子ＲＥの抵抗Ｒは、次のように設計する。まず、ＩＬを、負荷ＬＤ（図８〜図１０）に流れる電流とする。Ｒｏｎを第１導電型半導体層ＮＥＰのオン抵抗とする。Ｒを抵抗素子ＲＥの抵抗とする。ＩＣＣをトランジスタＴＲ２に流れる電流とする。この場合、図４０に示すように、Ｖｐ＝Ｒ×ＩＣＣとなり、Ｖｎ＝Ｒｏｎ×ＩＬとなる。これより、Ｖｐ＜Ｖｎを満たすためには、Ｒ＜（Ｒｏｎ×ＩＬ）／ＩＣＣを満たしている必要がある。

以上、本変形例によれば、半導体パッケージＰＫＧは、トランジスタＴＲ２（保護トランジスタ）を有している。これにより、半導体パッケージＰＫＧの入力端子ＴＰＩでＥＳＤが発生しても、半導体パッケージＰＫＧの内部素子を保護することができる。さらに、トランジスタＴＲ２には、抵抗素子ＲＥが設けられている。これにより、半導体パッケージＰＫＧの第３端子ＴＰ３でＥＳＤが発生しても、トランジスタＴＲ２を保護することができる。

（変形例３）
図４１は、変形例３に係る半導体装置の回路構成を示す図であり、第１の実施形態の図１に対応する。本変形例に係る半導体装置は、以下の点を除いて、第１の実施形態に係る半導体装置と同様の構成である。

本図に示す例において、ダイオードＤＩＯは、電源端子ＴＰＶを第１端子ＴＰ１に接続している。この場合、ダイオードＤＩＯは、アノード（Ａ）が電源端子ＴＰＶに接続し、カソード（Ｋ）は第１端子ＴＰ１に接続している。そして信号生成回路ＳＧＣ、レベルシフト回路ＬＳＣ、及びドライバ回路ＤＲＣは、第１端子ＴＰ１に接続している。この場合、レベルシフト回路ＬＳＣ、及びドライバ回路ＤＲＣは、ダイオードＤＩＯを介して電源端子ＴＰＶに接続している。この場合、詳細を後述するように、信号生成回路ＳＧＣに効率的に駆動電力を供給することができる。

さらに、本図に示す例では、電源端子ＴＰＶは、トランジスタＴＲ１のドレイン（Ｄ）に接続している。これにより、トランジスタＴＲ１のドレイン電圧は、電源端子ＴＰＶによって与えられる。

図４２は、本変形例に係る電子装置の回路構成の第１例を示す図であり、第１の実施形態の図５に対応する。本図に示す例において、半導体パッケージＰＫＧは、負荷ＬＤのハイサイドスイッチとして用いられている。具体的には、電源ＢＴ、負荷ＬＤ、及びキャパシタＣＰは、半導体パッケージＰＫＧの外部に設けられている。この場合、半導体パッケージＰＫＧ及びキャパシタＣＰは、例えば、同一の回路基板（不図示）上に設けられている。そして電源ＢＴは、電源端子ＴＰＶに電源電圧を供給している。負荷ＬＤは、第２端子ＴＰ２を接地端子ＴＰＧに接続している。キャパシタＣＰは、第２端子ＴＰ２を第１端子ＴＰ１に接続している。接地端子ＴＰＧは接地している。

図４３及び図４４の各図は、図４２に示した電子装置の動作を説明するための図である。図４３は、第１の実施形態の図６に対応する。図４４は、第１の実施形態の図７に対応する。図４３に示す例では、トランジスタＴＲ１はオフ状態である。図４４に示す例では、トランジスタＴＲ１はオン状態である。

まず、図４３に示す例では、キャパシタＣＰが電源ＢＴによって充電される。詳細には、上記したように、トランジスタＴＲ１はオフ状態である。この場合、トランジスタＴＲ１には電流が流れない。これより、本図に示すように、電源ＢＴから、電源端子ＴＰＶ、ダイオードＤＩＯ、及び第１端子ＴＰ１を介して、キャパシタＣＰに電流が流れる。この場合、キャパシタＣＰは、上記した電流によって充電される。充電が進行すると、キャパシタＣＰは、第１端子ＴＰ１側の電位（図中＋側の電位）が第２端子ＴＰ２側の電位（図中−側の電位）に比して高いものになる。

次に、図４４に示す例では、信号生成回路ＳＧＣの電源電圧、レベルシフト回路ＬＳＣの電源電圧、及びドライバ回路ＤＲＣの電源電圧それぞれがキャパシタＣＰによって与えられる。詳細には、上記したように、トランジスタＴＲ１はオン状態である。これより、本図に示すように、電源ＢＴから、電源端子ＴＰＶ、トランジスタＴＲ１、第１端子ＴＰ１、及び負荷ＬＤを介して、グラウンド（ＧＮＤ）に電流が流れる。この場合、キャパシタＣＰは、第２端子ＴＰ２側の電位（図中−側の電位）が電源ＢＴの電源電圧によって上がる。これにより、キャパシタＣＰでは、第１端子ＴＰ１側の電位（図中＋側の電位）は、第２端子ＴＰ２側で上がった電圧の分だけ上がる。この場合、第１端子ＴＰ１の電位を電源ＢＴの電源電圧よりも高いものにすることができる。言い換えると、キャパシタＣＰは、ブートストラップキャパシタとして機能することができる。

図４５は、本変形例に係る電子装置の回路構成の第２例を示す図であり、第１の実施形態の図８に対応する。本図に示す例において、半導体パッケージＰＫＧは、負荷ＬＤのロウサイドスイッチとして用いられている。具体的には、電源ＢＴ、負荷ＬＤ、及びキャパシタＣＰは、半導体パッケージＰＫＧの外部に設けられている。この場合、半導体パッケージＰＫＧ及びキャパシタＣＰは、例えば、同一の回路基板（不図示）上に設けられている。そして電源ＢＴは、負荷ＬＤを介して電源端子ＴＰＶに電源電圧を供給している。キャパシタＣＰは、第２端子ＴＰ２を第１端子ＴＰ１に接続している。第２端子ＴＰ２及び接地端子ＴＰＧは接地している。

図４６及び図４７の各図は、図４５に示した電子装置の動作を説明するための図である。図４６は、第１の実施形態の図９に対応する。図４７は、第１の実施形態の図１０に対応する。図４６に示す例では、トランジスタＴＲ１はオフ状態である。図４７に示す例では、トランジスタＴＲ１はオン状態である。

まず、図４６に示す例では、キャパシタＣＰが電源ＢＴによって充電される。詳細には、上記したように、トランジスタＴＲ１はオフ状態である。この場合、トランジスタＴＲ１には電流が流れない。これより、本図に示すように、電源ＢＴから、負荷ＬＤ、電源端子ＴＰＶ、ダイオードＤＩＯ、及び第１端子ＴＰ１を介して、キャパシタＣＰに電流が流れる。この場合、キャパシタＣＰは、上記した電流によって充電される。充電が進行すると、キャパシタＣＰは、第１端子ＴＰ１側の電位（図中＋側の電位）が第２端子ＴＰ２側の電位（図中−側の電位）に比して高いものになる。

次に、図４７に示す例では、信号生成回路ＳＧＣの電源電圧、レベルシフト回路ＬＳＣの電源電圧、及びドライバ回路ＤＲＣの電源電圧それぞれがキャパシタＣＰによって与えられる。詳細には、上記したように、トランジスタＴＲ１はオン状態である。これより、電源ＢＴから、負荷ＬＤ、電源端子ＴＰＶ、トランジスタＴＲ１、及び第２端子ＴＰ２を介して、グラウンド（ＧＮＤ）に電流が流れる。本図に示す例においても、第２端子ＴＰ２は接地したままである。これにより、キャパシタＣＰは、第１端子ＴＰ１側の電位（図中＋側の電位）が第２端子ＴＰ２側の電位（図中−側の電位）に比して高いままである。このため、第１端子ＴＰ１の電位は、第２端子ＴＰ２の電位及び接地端子ＴＰＧの電位いずれよりも高いものにすることができる。

上記した場合、レベルシフト回路ＬＳＣの電源電圧及びドライバ回路ＤＲＣの電源電圧がキャパシタＣＰによって与えられる。さらに信号生成回路ＳＧＣの電源電圧もキャパシタＣＰによって与えられる。この場合、信号生成回路ＳＧＣの駆動電力を効率的に供給することができる。詳細には、図４５〜図４７に示す例では、電源ＢＴは、負荷ＬＤを介して電源端子ＴＰＶに接続している。この場合、負荷ＬＤによって電源ＢＴと電源端子ＴＰＶの電気的接続が切れる場合がある。本変形例によれば、このような事態が生じたとしても、信号生成回路ＳＧＣの駆動電力をキャパシタＣＰによって与えることができる。

以上、本変形例によれば、図４２〜図４４に示したように、半導体パッケージＰＫＧをハイサイドスイッチに用いることができる。また図４５〜図４７に示したように、半導体パッケージＰＫＧをロウサイドスイッチに用いることもできる。そして半導体パッケージＰＫＧをハイサイドスイッチに用いる場合もロウサイドスイッチに用いる場合も、半導体パッケージＰＫＧの構成は同一である。このように本変形例によれば、用途に応じて半導体パッケージＰＫＧをハイサイドスイッチにもロウサイドスイッチにも用いることができる。

さらに本変形例によれば、半導体パッケージＰＫＧは第３端子ＴＰ３（図１１）を備える必要がない。これにより、本変形例によれば、第１の実施形態に比して、半導体パッケージＰＫＧの端子（リード）の数を少ないものにすることができる。

（変形例４）
図４８は、変形例４に係る半導体装置の回路構成を示す図であり、第１の実施形態の図１１に対応する。本変形例に係る半導体装置は、以下の点を除いて、第１の実施形態に係る半導体装置と同様の構成である。

本図に示す例において、半導体パッケージＰＫＧは、半導体チップＳＣ及びキャパシタＣＰを有している。この場合、キャパシタＣＰは、半導体パッケージＰＫＧの内側に設けられている。さらにこの場合、キャパシタＣＰは、半導体チップＳＣの外部に位置している。具体的には、例えば、半導体チップＳＣ及びキャパシタＣＰは、同一の封止樹脂によって封止されている。

より詳細には、半導体パッケージＰＫＧは、電源端子ＴＰＶ、接地端子ＴＰＧ、入力端子ＴＰＩ、第２端子ＴＰ２、及び第３端子ＴＰ３を備えている。一方、半導体チップＳＣは、電源端子ＴＣＶ、接地端子ＴＣＧ、入力端子ＴＣＩ、第１端子ＴＣ１、第２端子ＴＣ２、及び第３端子ＴＣ３を備えている。そして電源端子ＴＰＶは電源端子ＴＣＶに接続している。接地端子ＴＰＧは接地端子ＴＣＧに接続している。入力端子ＴＰＩは入力端子ＴＣＩに接続している。第２端子ＴＰ２は第２端子ＴＣ２に接続している。さらに第２端子ＴＰ２はキャパシタＣＰを介して第１端子ＴＣ１に接続している。第３端子ＴＰ３は第３端子ＴＣ３に接続している。

本変形例においても、第１の実施形態と同様にして、半導体パッケージＰＫＧをハイサイドスイッチ及びロウサイドスイッチのいずれにも用いることができる。そして半導体パッケージＰＫＧをハイサイドスイッチに用いる場合もロウサイドスイッチに用いる場合も、半導体パッケージＰＫＧの構成は同一である。このように本変形例によれば、用途に応じて半導体パッケージＰＫＧをハイサイドスイッチにもロウサイドスイッチにも用いることができる。

さらに本変形例によれば、半導体パッケージＰＫＧは第１端子ＴＰ１（図１１）を備える必要がない。これにより、本変形例によれば、第１の実施形態に比して、半導体パッケージＰＫＧの端子（リード）の数を少ないものにすることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＢＰＴ バイポーラトランジスタ
ＢＴ 電源
ＢＷ１ ボンディングワイヤ
ＢＷ２ ボンディングワイヤ
ＢＷ３ ボンディングワイヤ
ＢＷＧ ボンディングワイヤ
ＢＷＩ ボンディングワイヤ
ＢＷＶ ボンディングワイヤ
ＣＰ キャパシタ
ＣＴ コンタクト
ＣＴ１ コンタクト
ＣＴ２ コンタクト
ＤＥ１ ドレイン電極
ＤＩＯ ダイオード
ＤＬ 絶縁層
ＤＰ ダイパッド
ＤＲ２ ドレイン領域
ＤＲＣ ドライバ回路
ＤＷＲ ドレイン配線
ＥＬ 電極
ＥＬ１ 電極
ＧＥ１ ゲート電極
ＧＥ２ ゲート電極
ＧＩ１ ゲート絶縁膜
ＧＩ２ ゲート絶縁膜
ＬＤ 負荷
ＬＤ１ リード
ＬＤ２ リード
ＬＤ３ リード
ＬＤＧ リード
ＬＤＩ リード
ＬＤＶ リード
ＬＦ リードフレーム
ＬＳＣ レベルシフト回路
ＭＲ 封止樹脂
ＮＥＰ 第１導電型半導体層
ＮＲ 第１導電型領域
ＰＢＲ 第２導電型ベース領域
ＰＫＧ 半導体パッケージ
ＰＲ１ 第２導電型領域
ＰＷＬ 第２導電型ウェル
ＲＥ 抵抗素子
ＲＥＣ 凹部
ＳＣ 半導体チップ
ＳＧＣ 信号生成回路
ＳＭＳ 半導体基板
ＳＲ１ ソース領域
ＳＲ２ ソース領域
ＳＷＲ ソース配線
ＳＵＢ 基板
ＴＣ１ 第１端子
ＴＣ２ 第２端子
ＴＣ３ 第３端子
ＴＣＧ 接地端子
ＴＣＩ 入力端子
ＴＣＶ 電源端子
ＴＰ１ 第１端子
ＴＰ２ 第２端子
ＴＰ３ 第３端子
ＴＰＧ 接地端子
ＴＰＩ 入力端子
ＴＰＶ 電源端子
ＴＲ１ トランジスタ
ＴＲ２ トランジスタ

Claims (11)

1. 電源端子と、
   接地端子と、
   入力端子と、
   第１端子と、
   第２端子と、
   第３端子と、
   前記入力端子、前記第１端子、及び前記接地端子に接続し、駆動電力が前記第１端子から供給されるレベルシフト回路と、
   前記第１端子及び前記第２端子に接続し、前記レベルシフト回路の出力信号が入力され、駆動電力が前記第１端子から供給されるドライバ回路と、
   ゲート電極が前記ドライバ回路に接続し、ソースが前記第２端子に接続し、ドレインが前記第３端子に接続している第１トランジスタと、
   前記電源端子を前記第１端子に接続しており、ダイオード又は第２トランジスタである第１素子と、
   を備える半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１端子に接続する第１リードと、
   前記第２端子に接続する第２リードと、
   前記第３端子に接続する第３リードと、
   前記電源端子に接続する第４リードと、
   前記接地端子に接続する第５リードと、
   前記入力端子に接続する第６リードと、
   を備える半導体装置。
3. 請求項１に記載の半導体装置において、
   前記第１端子及び前記電源端子に接続する第１リードと、
   前記第２端子に接続する第２リードと、
   前記第３端子に接続する第３リードと、
   前記接地端子に接続する第４リードと、
   前記入力端子に接続する第５リードと、
   を備える半導体装置。
4. 請求項１に記載の半導体装置において、
   前記第１端子に接続する第１リードと、
   前記第２端子及び前記接地端子に接続する第２リードと、
   前記第３端子に接続する第３リードと、
   前記電源端子に接続する第４リードと、
   前記入力端子に接続する第５リードと、
   を備える半導体装置。
5. 請求項１に記載の半導体装置において、
   前記第１端子と前記第２端子の間で前記ドライバ回路に並列に設けられたキャパシタを備える半導体装置。
6. 電源端子と、
   接地端子と、
   入力端子と、
   第１端子と、
   第２端子と、
   前記入力端子、前記第１端子、及び前記接地端子に接続し、駆動電力が前記第１端子から供給されるレベルシフト回路と、
   前記第１端子及び前記第２端子に接続し、前記レベルシフト回路の出力信号が入力され、駆動電力が前記第１端子から供給されるドライバ回路と、
   ゲート電極が前記ドライバ回路に接続し、ソースが前記第２端子に接続し、ドレインが前記電源端子に接続している第１トランジスタと、
   前記電源端子を前記第１端子に接続しており、ダイオード又は第２トランジスタである第１素子と、
   を備える半導体装置。
7. 請求項６に記載の半導体装置において、
   前記第１端子に接続する第１リードと、
   前記第２端子に接続する第２リードと、
   前記電源端子に接続する第３リードと、
   前記接地端子に接続する第４リードと、
   前記入力端子に接続する第５リードと、
   を備える半導体装置。
8. 請求項６に記載の半導体装置において、
   互いに対向する第１面及び第２面を有する基板を備え、
   前記第１トランジスタは、前記第１面に前記ドレインを有し、前記第２面に前記ソースを有しており、
   前記電源端子は、前記第１面に設けられた電極パッドである半導体装置。
9. 請求項８に記載の半導体装置において、
   前記第１端子に接続する第１リードと、
   前記第２端子に接続する第２リードと、
   前記接地端子に接続する第３リードと、
   前記入力端子に接続する第４リードと、
   前記電源端子に接続するダイパッドと、
   を備える半導体装置。
10. 電源端子と、
    接地端子と、
    入力端子と、
    第１端子と、
    第２端子と、
    前記入力端子、前記第１端子、及び前記接地端子に接続し、駆動電力が前記第１端子から供給されるレベルシフト回路と、
    前記第１端子及び前記接地端子に接続し、前記レベルシフト回路の出力信号が入力され、駆動電力が前記第１端子から供給されるドライバ回路と、
    ゲート電極が前記ドライバ回路に接続し、ソースが前記接地端子に接続し、ドレインが前記第２端子に接続している第１トランジスタと、
    前記電源端子を前記第１端子に接続しており、ダイオード又は第２トランジスタである第１素子と、
    を備える半導体装置。
11. 請求項１に記載の半導体装置において、
    前記第１端子に接続する第１リードと、
    前記第２端子に接続する第２リードと、
    前記電源端子に接続する第３リードと、
    前記接地端子に接続する第４リードと、
    前記入力端子に接続する第５リードと、
    を備える半導体装置。

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