TW202333382A - 半導體裝置及電路裝置 - Google Patents

半導體裝置及電路裝置 Download PDF

Info

Publication number
TW202333382A
TW202333382A TW112100989A TW112100989A TW202333382A TW 202333382 A TW202333382 A TW 202333382A TW 112100989 A TW112100989 A TW 112100989A TW 112100989 A TW112100989 A TW 112100989A TW 202333382 A TW202333382 A TW 202333382A
Authority
TW
Taiwan
Prior art keywords
semiconductor
semiconductor substrate
mosfet
electrode
region
Prior art date
Application number
TW112100989A
Other languages
English (en)
Inventor
柳川洋
中柴康隆
波多俊幸
Original Assignee
日商瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商瑞薩電子股份有限公司 filed Critical 日商瑞薩電子股份有限公司
Publication of TW202333382A publication Critical patent/TW202333382A/zh

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0048—Circuits or arrangements for reducing losses
    • H02M1/0054—Transistor switching losses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0003—Details of control, feedback or regulation circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H02M1/088—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters for the simultaneous control of series or parallel connected semiconductor devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)

Abstract

一種半導體裝置包括第一半導體晶片和第二半導體晶片，第一半導體晶片具有n型第一MOSFET和第一寄生二極體，第二半導體晶片具有n型第二MOSFET和第二寄生二極體。第一源極電極和第一柵極佈線形成在第一半導體晶片的第一前表面上，並且第一汲極電極形成在第一半導體晶片的第一後表面上。第二源極電極和第二柵極佈線形成在第二半導體晶片的第二前表面上，並且第二汲極電極形成在第二半導體晶片的第二後表面上。第一後表面和第二後表面彼此面對，使得第一汲極電極和第二汲極電極經由導電帶彼此接觸。

Description

半導體裝置及電路裝置
本發明涉及半導體裝置和電路裝置，並且特別地涉及具有n型MOSFET的半導體裝置和使用該半導體裝置的電路裝置。 [相關申請案之交互參照]
於2022年2月3日提交的日本專利申請號2022-015405的公開內容（包括說明書、附圖和摘要）通過整體引用併入本文。
汽車配備有需要電力的很多電氣設備，諸如前照燈和電動車窗。傳統上，繼電器已經被用作開關以向這些電氣設備供應電力或切斷來自電池的電力。近年來，已經使用包括n型功率MOSFET（金屬氧化物半導體場效應電晶體）的半導體裝置來代替繼電器。
在電池維護時，在某些情況下，連接到電池的電纜被斷開，並且在維護完成之後，電纜再次連接到電池。此時，在某些情況下，會出現電纜相對於電池的正極和負極反向連接的問題。在使用繼電器的開關中，如果開關處於OFF狀態，即使在反向連接的情況下，也不會有電流流過。
然而，在使用半導體裝置的開關中，即使功率MOSFET處於OFF狀態，電流也流過功率MOSFET中形成的寄生二極體。為了防止這種反向電流流動，在n型功率MOSFET的汲極與電池的正極之間串聯連接有p型功率MOSFET。
在這種情況下，作為半導體裝置（半導體模組）的形式，可以設想製備具有n型功率MOSFET的半導體晶片和具有p型功率MOSFET的半導體晶片作為單獨封裝的技術（第一情況）。備選地，可以設想將具有n型功率MOSFET的半導體晶片和具有p型功率MOSFET的半導體晶片平放並且將這些晶片製備為一個封裝的技術（第二情況）。然而，第一情況存在安裝面積變大的問題，而第二情況存在封裝面積變大的問題。
下面列出了公開的技術。
[專利文獻1]日本未審查專利申請公開號2016-207716。
[專利文獻2]日本未審查專利申請公開號2012-243930。
在專利文獻1中，為了防止反向電流流動，使用與其反向的源極和汲極串聯連接的n型功率MOSFET代替p型功率MOSFET。公開了一種半導體裝置，其中兩個n型功率MOSFET形成在同一半導體基板上並且被製備為一個封裝（第三情況）。即，一個n型功率MOSFET的源極連接到電池的正極端子，一個n型功率MOSFET的汲極連接到另一n形功率MOSFET的汲極，並且另一n形功率MOSFET的源極連接到電池的負極端子。
此外，專利文獻2公開了一種半導體裝置，其中溝槽柵型的n型功率MOSFET和平面型的n類型MOSFET形成在同一半導體基板上。
在專利文獻1的半導體裝置（第三情況）中，與第一情況和第二情況相比，可以減小安裝面積和封裝面積。
然而，彼此連接的兩個n型功率MOSFET的汲極經由半導體基板中的n型漂移區、形成在半導體基板的後表面側的汲極電極和形成在汲極電極下方的引線框架被電連接。即，由於兩個n型功率MOSFET之間在水準方向上的電阻分量變大，因此存在難以提高半導體裝置的性能的問題。因此，當半導體裝置用於開關時，存在難以減少開關損耗的問題。
本申請的主要目的是與第一情況和第二情況相比減少安裝面積和封裝面積，並且通過與第三情況相比減少電阻分量來提高半導體裝置的性能。以這種方式，減少了使用半導體裝置作為開關的電路裝置的損耗。
其他問題和新穎特徵將根據本說明書和附圖的描述變得清楚。
下面將簡要描述本申請中公開的典型實施例的概要。
根據實施例的一種半導體裝置包括第一半導體晶片和第二半導體晶片，第一半導體晶片包括n型第一MOSFET和形成在第一MOSFET中的第一寄生二極體，第二半導體晶片包括n型第二MOSFET和形成在第二MOSFET中的第二寄生二極體。這裡，第一源極電極和第一柵極佈線形成在第一半導體晶片的前表面上，第一汲極電極形成在第一半導體晶片的後表面上，第一寄生二極體的第一陽極耦合到第一源極電極，並且第一寄生二極體的第一陰極耦合到第一汲極電極，第二源極電極和第二柵極佈線形成在第二半導體晶片的前表面上，第二汲極電極形成在第二半導體晶片的後表面上，第二寄生二極體的第二陽極耦合到第二源極電極，並且第二寄生二極體的第二陰極耦合到第二汲極電極，並且第一半導體晶片的後表面和第二半導體晶片的後表面彼此面對，使得第一汲極電極和第二汲極電極經由導電構件彼此接觸。
根據該實施例，可以提高半導體裝置的性能。此外，可以減少使用半導體裝置作為開關的電路裝置的損耗。
在下文中，將參考附圖詳細描述實施例。在用於描述實施例的所有附圖中，具有相同功能的構件由相同的附圖標記表示，並且將省略其重複描述。此外，在以下實施例中，除非特別需要，否則原則上不重複相同或類似組件的描述。
第一實施例
＜使用半導體裝置的電路裝置＞
圖1示出了根據第一實施例的使用半導體裝置100作為開關的電路裝置。半導體裝置100是半導體模組，並且包括具有n型MOSFET 1Q和寄生二極體D1的半導體晶片CHP1以及具有n型MOSFET 2Q和寄生電晶體D2的半導體晶片CHP2。此外，半導體裝置100可以包括具有控制電路CTRL的半導體晶片CHP3。
圖1的電路裝置包括用作開關的半導體裝置100、電池BA和負載LAD。負載LAD例如是安裝在汽車上的電氣設備，諸如前照燈或電動車窗。
MOSFET 1Q的源極電極SE1電連接到電池BA的正極。MOSFET 1Q的汲極電極DE1電連接到MOSFET 2Q的汲極電極DE2。MOSFET 2Q的源極電極SE2經由負載LAD電連接到電池BA的負極。MOSFET 1Q的柵極電極GE1和MOSFET 2Q的柵極電極GE2電連接到控制電路CTRL。
注意，控制電路CTRL具有向柵極電極GE1和GE2提供柵極電位以切換MOSFET 1Q和2Q中的每個的ON狀態和OFF狀態的功能。此外，控制電路CTRL可以包括升壓器電路、過熱停機控制電路、過電流限制器電路、檢測電流和電壓的監測電路等，作為具有其他功能的電路。
寄生二極體D1形成在MOSFET 1Q中。如圖1所示，寄生二極體D1的陽極耦合到源極電極SE1。此外，如圖1所示，寄生二極體D1的陰極耦合到汲極電極DE1。
寄生二極體D2形成在MOSFET 2Q中。如圖1所示，寄生二極體D2的陽極耦合到源極電極SE2。此外，如圖1所示，寄生二極體D2的陰極耦合到汲極電極DE2。
MOSFET 2Q是用於在電池BA正確地連接到半導體裝置100時執行開關操作（ON操作和OFF操作）以根據需要向負載LAD供電的裝置。MOSFET 1Q是用於在電池BA反向連接到半導體裝置100時防止反向電流流動的裝置。
將描述當電池BA正確地連接到半導體裝置100時的電路操作。首先，將描述從電池BA向負載LAD供電的情況。通過從控制電路CTRL向柵極電極GE1和GE2提供高於MOSFET 1Q和2Q的閾值電壓的柵極電位，MOSFET 1Q和2Q導通。因此，電流從電池BA流向負載LAD。
將描述到負載LAD的電力切斷的情況。通過從控制電路CTRL向柵極電極GE1和GE2提供例如地電位（GND），MOSFET 1Q和2Q截止。這裡，即使MOSFET 1Q處於OFF狀態，電流也流過寄生二極體D1，並且汲極電極DE1與汲極電極DE2之間的電位增加。然而，沒有電流流過寄生二極體D2。因此，沒有電流從電池BA流向負載LAD。
接下來，將描述當電池BA反向連接到半導體裝置100時的電路操作。MOSFET 1Q和2Q截止。這裡，即使MOSFET 2Q處於OFF狀態，電流也流過寄生二極體D2，並且汲極電極DE1與汲極電極DE2之間的電位增加。然而，沒有電流流過寄生二極體D1。以這種方式，可以防止電流從電池BA流向負載LAD。
＜MOSFET和寄生二極體的結構＞
半導體晶片CHP1具有前表面TS1和後表面BS1，並且半導體晶片CHP2具有前表面TS2和後表面BS2。圖2是從前表面TS1側觀察的半導體晶片CHP1的平面圖。圖3是從前表面TS2側觀察的半導體晶片CHP2的平面圖。注意，半導體晶片CHP1的平面面積與半導體晶片CHP2的平面面積基本相同。
如圖2所示，源極電極SE1和柵極佈線GW1形成在半導體晶片CHP1的前表面TS1上。半導體晶片CHP1的大部分被源極電極SE1覆蓋，並且MOSFET 1Q主要形成在源極電極SE1下方。此外，MOSFET 1Q的柵極電極GE1電連接到柵極佈線GW2。
如圖3所示，源極電極SE2和柵極佈線GW2形成在半導體晶片CHP2的前表面TS2上。半導體晶片CHP1的大部分被源極電極SE2覆蓋，並且MOSFET 2Q主要形成在源極電極SE2下方。此外，MOSFET 2Q的柵極電極GE2電連接到柵極佈線GW1。
諸如接合線或夾子（銅板）等外部連接構件連接到源極電極SE1和SE2以及柵極佈線GW1和GW2上，使得半導體晶片CHP1和CHP2電連接到其他晶片、佈線板等。
下面將參考圖4描述MOSFET 1Q、寄生二極體D1、MOSFET 2Q和寄生二極體D2的結構。注意，多個MOSFET實際上形成在半導體晶片CHP1和CHP2中，並且它們並聯連接。因此，就等效電路而言，多個MOSFET可以被視為一個MOSFET。換言之，本申請中描述的MOSFET 1Q和2Q每個等效于並聯連接的多個MOSFET，其被呈現為一個MOSFET。
首先，將描述MOSFET 1Q和寄生二極體D1的結構。
半導體基板SUB1具有前表面和後表面，並且具有低濃度n型漂移區NV。這裡，半導體基板SUB1是n型矽基板，並且半導體基板SUB1本身形成漂移區NV。注意，漂移區NV可以是n型矽基板和在引入磷（P）的同時通過外延生長方法在矽基板上生長的半導體層的堆疊體。在本申請中，本說明書是在假定這樣的堆疊體也是半導體基板SUB1的情況下給出的。
p型本體區PB形成在半導體基板SUB1中在半導體基板SUB1的前表面側。n型源極區NS形成在本體區PB中。源極區NS的雜質濃度高於漂移區NV的雜質濃度。
溝槽TR形成在半導體基板SUB1中在半導體基板SUB1的前表面側。每個溝槽TR的底部到達比本體區PB更深的位置。柵極絕緣膜GI形成在每個溝槽TR內。柵極電極GE1形成在柵極絕緣膜GI上以填充每個溝槽TR的內部。即，MOSFET 1Q具有溝槽柵結構。柵極絕緣膜GI例如是氧化矽膜，並且柵極電極GE1例如是n型多晶矽膜。
層間絕緣膜IL形成在半導體基板SUB1的前表面上以覆蓋柵極電極GE1。層間絕緣膜IL是例如氧化矽膜。孔CH形成在層間絕緣膜IL中。孔CH穿透層間絕緣薄膜IL和源極區NS，使得其底部位於本體區PB中。此外，在孔CH的底部處，p型高濃度區PR形成在本體區PB中。高濃度區PR的雜質濃度高於本體區PB的雜質濃度。
源極電極SE1形成在層間絕緣膜IL上以填充孔CH的內部。源極電極SE1電連接到源極區NS、本體區PB和高濃度區PR，並且向其提供源極電位。雖然這裡未示出，但是柵極佈線GW1也形成在層間絕緣膜IL上。多個柵極電極GE1共同連接到半導體晶片CHP1的外周部分中的柵極引出部分。孔CH也形成在柵極引出部分上，並且柵極佈線GW1埋在孔CH內。因此，柵極佈線GW1電連接到柵極電極GE1，並且向柵極電極GE1提供柵極電位。
源極電極SE1和柵極佈線GW1例如由阻擋金屬膜和形成在阻擋金屬膜上的導電膜構成。阻擋金屬膜例如是氮化鈦膜，並且導電膜例如是鋁膜。
注意，源極電極SE1和柵極佈線GW1可以由填充孔CH的內部的插塞層和形成在層間絕緣膜IL上的佈線部分構成。在這種情況下，佈線部分是上述氮化鈦膜和鋁膜的堆疊膜，並且插塞層是諸如氮化鈦膜等阻擋金屬膜和諸如鎢膜等導電膜的堆疊膜。
n型汲極區ND形成在半導體基板SUB1中在半導體基板SUB1的後表面側。汲極區ND的雜質濃度高於漂移區NV的雜質濃度。汲極電極DE1形成在半導體基板SUB1的後表面上。汲極電極DE1電連接到汲極區ND和漂移區NV，並且向汲極區ND提供汲極電位。汲極電極DE1由諸如鋁膜、鈦膜、鎳膜、金膜或銀膜等單層金屬膜、或其中適當地堆疊有這些金屬膜的堆疊膜構成。
寄生二極體D1由本體區PB以及位於本體區PB下方的半導體基板SUB1（漂移區NV）和汲極區ND組成。即，在半導體晶片CHP1中，寄生二極體D1是PN二極體，該PN二極體的陽極是本體區PB，並且該PN二極體的陰極是半導體基板SUB1和汲極區ND。
MOSFET 2Q的結構與MOSFET 1Q的結構基本相同，不同之處在於，半導體基板SUB2、前表面TS2、後表面BS2、柵極電極GE2、源極電極SE2、柵佈線GW2和汲極電極DE2的附圖標記不同。因此，將省略MOSFET 2Q的結構的細節，以避免重複描述。
寄生二極體D2由本體區PB以及位於本體區PB下方的半導體基板SUB2（漂移區NV）和汲極區ND組成。即，在半導體晶片CHP2中，寄生二極體D2是PN二極體，該PN二極體的陽極是本體區PB，並且PN二極體的陰極是半導體基板SUB2和汲極區ND。
與MOSFET 1Q的不同之處在於，MOSFET 2Q具有形成在位於本體區PB下方的半導體基板SUB1中的p型柱區PC。柱區PC的雜質濃度高於本體區PB的雜質濃度。在n型MOSFET 2Q的情況下，通過形成這樣的p型柱區PC，柱區PC的週邊可以耗盡，並且耐受電壓可以提高。
這裡，由於柱區PC與本體區PB接觸，所以源極電位也被提供給p型柱區PC。然而，柱區PC可以與本體區PB物理分離，並且可以具有浮置結構。
柱區PC也可以形成在MOSFET 1Q中，但是形成柱區PC導致導通電阻的增加。MOSFET 2Q是用作圖1的電路裝置中的開關的主要裝置。因此，為了確保電池BA連接時開關的可靠性，優選的是，柱區PC形成在MOSFET 2Q中。為了快速地向負載LAD供電，優選的是，MOSFET 1Q不具有柱區PC以減小導通電阻。
另一方面，如果在MOSFET 1Q和2Q中都形成有柱區PC，或者如果MOSFET 1Q和2Q中沒有形成柱區PC，則半導體晶片CHP1是與半導體晶片CHP2相同的半導體晶片。因此，在這些情況下，不需要開發、製造和採購其他半導體晶片，因此製造半導體裝置100所涉及的工作可以簡化。
＜半導體裝置的結構＞
下面將參考圖5至圖10描述半導體裝置100的結構。圖5是示出半導體裝置100的平面圖。圖7是沿著圖5中的線A-A截取的截面圖。圖8是沿著圖6中的線B-B截取的截面圖。
注意，圖6示出了其中包括控制電路CTRL的半導體晶片CHP3安裝在半導體晶片CHP1上的狀態。半導體晶片CHP3經由絕緣樹脂等設置在源極電極SE1上。在圖7和圖8中，為了簡化描述，省略了半導體晶片CHP3的圖示。
如圖7和圖8所示，在半導體裝置100中，半導體晶片CHP1和半導體晶片CHP2堆疊，同時反轉半導體晶片CHP1和半導體晶片CHP2中的一個。即，半導體晶片CHP1的背面BS1和半導體晶片CHP2的背面BS2彼此面對，使得汲極電極DE1和汲極電極DE2經由導電構件彼此接觸。在第一實施例中，導電構件是導電帶DAF。
如圖5至圖8所示，源極電極SE1和柵極佈線GW1經由半導體晶片CHP1的前表面TS1側的導電膏10連接到外部連接構件11。另外，源極電極SE2和柵極佈線GW2經由半導體晶片CHP2的前表面TS2側的導電膏20連接到外部連接構件21。導電膏10和20例如是銀膏。外部連接構件11和21例如是由銅或鋁製成的夾子（銅板）或接合線。這裡，示出了外部連接構件11和21是夾子的情況，並且夾子被加工成朝向半導體晶片CHP2的前表面TS2彎曲。
如圖9和圖10所示，半導體晶片CHP1、半導體晶片CHP2、導電帶DAF以及外部連接構件11和21用密封樹脂MR密封。外部連接構件11和21的部分從密封樹脂MR暴露。因此，MOSFET 1Q和2Q可以經由外部連接構件11和21的暴露部分電連接到其他半導體晶片、佈線板、電子設備等。即，如圖1所示，由MOSFET 1Q和2Q構成的開關可以電連接到電池BA和負載LAD。
當半導體晶片CHP3如圖6所示安裝時，通過用密封樹脂MR將半導體晶片CHP3與半導體晶片CHP1和CHP2密封在一起，半導體晶片CHP1-CHP3可以被提供為一個封裝。此外，半導體晶片CHP3可以與半導體晶片CHP1和CHP2分開封裝。
此外，儘管這裡示出了半導體晶片CHP2倒置並且半導體晶片CHP1佈置在半導體晶片CHP2上方的情況，但是也可以倒置半導體晶片CHP1並且將半導體晶片CHP2佈置在半導體晶片CHP1上方。
＜與研究示例的比較＞
圖11和圖12示出了根據本申請的發明人針對專利文獻1中公開的封裝兩個n型MOSFET的情況（第三情況）而研究的研究示例的半導體裝置500。
如圖11和圖12所示，研究示例的半導體晶片CHP5包括在同一半導體基板上形成的n型MOSFET 1Q和n型MOSFET 2Q。源極電極SE5和柵極佈線GW5形成在半導體晶片CHP5的前表面TS5上，並且汲極電極DE5形成在半導體晶片CHP5的後表面BS5上。注意，當根據研究示例的半導體裝置500用作開關時，與圖1中的電路裝置的等效電路類似的等效電路被形成。
源極電極SE5和柵極佈線GW5直接連接到外部連接構件51。汲極電極DE5經由導電膏52連接到引線框架53。包括控制電路CTRL的半導體晶片CHP3經由絕緣樹脂54等設置在源極電極SE5上。
在研究示例中，兩個MOSFET 1Q和2Q的汲極經由半導體基板中的n型漂移區、汲極電極DE5和引線框架53被電連接。因此，存在兩個MOSFET 1Q與2Q之間在水準方向上的電阻分量變大的問題，並且因此難以降低開關的損耗。因此，存在難以提高半導體裝置的性能的問題。
此外，由於MOSFET 1Q和2Q形成在同一半導體基板上，因此其形成面積較小。特別地，如果優先考慮作為主要裝置的MOSFET 2Q，則MOSFET 1Q的形成面積趨於較小。因此，存在難以降低MOSFET 1Q和2Q的導通電阻的問題。此外，由於外部連接構件51的安裝面積不能增加，因此存在與這些構件相關聯的電阻值趨於增加的問題。
圖13是示出根據第一實施例的半導體裝置100中的電阻值與根據研究示例的半導體裝置500中的電阻值之間的比較的表。注意，圖13中的數值被示出為相對值。這裡，上述數值是在假定第一實施例中的MOSFET 2Q的形成面積與研究示例中的MOSFET 2Q的面積大致相同的情況下來計算的。
在第一實施例中，由於包括MOSFET 1Q的半導體晶片CHP1與半導體晶片CHP2分離，因此與研究示例相比，MOSFET 1Q的形成面積可以增加。因此，MOSFET 1Q的導通電阻可以減小。
此外，在第一實施例中，由於外部連接構件11和21可以分別設置在半導體晶片CHP1的前表面TS1和半導體晶片CHP2的前表面TS2上，因此外部連接構件的安裝面積增加，並且減小與這些構件相關聯的電阻值變得容易。粗略地說，在第一實施例中，可以將外部連接構件佈置為研究示例中的外部連接構件的大約三倍。
此外，在研究示例中，在水準方向上存在很多電阻分量，諸如引線框架53，但是在第一實施例中，汲極電極DE1和汲極電極DE2經由導電帶DAF在豎直方向上彼此接觸。因此，由於汲極電極DE1與汲極電極DE2之間的距離較短，所以兩個MOSFET 1Q與2Q之間的電阻分量可以減小。
如上所述，根據第一實施例，與研究示例相比，可以實現等於或小於研究示例（第三情況）的安裝面積和封裝面積，並且可以減小電阻分量，因此可以提高半導體裝置100的性能。此外，可以減少使用半導體裝置100作為開關的電路裝置的損耗。
第二實施例
下面將參考圖14描述根據第二實施例的半導體裝置100。在下文中，將主要描述與第一實施例的不同之處，並且將省略與第一實施例重疊的點的描述。
在第一實施例中，導電帶DAF用作插入在汲極電極DE1與汲極電極DE2之間的導電構件。如圖14所示，第二實施例的導電構件包括引線框架30、導電膏31和導電膏32。
引線框架30設置在汲極電極DE1與汲極電極DE2之間。引線框架30的平面尺寸大於半導體晶片CHP1和CHP2的平面尺寸，使得半導體晶片CHP2和CHP1可以被穩定地安裝。
導電膏31設置在汲極電極DE1與引線框架30之間，並且黏附到汲極電極DE2和引線框架20。導電膏32設置在汲極電極DE2與導線框架30之間，並且黏附到汲極電極DE2與引線框架30。例如，導電膏31和32是銀膏。
在汲極電極DE1與汲極電極DE2之間，由引線框架30、導電膏31和導電膏32組成的結構的電阻值小於導電帶DAF的電阻值。因此，在第二實施例中，與第一實施例相比，可以進一步提高半導體裝置100的性能。此外，可以進一步減少使用半導體裝置100作為開關的電路裝置中的損耗。
此外，由於導電膏31和32具有強黏附性，因此汲極電極DE1與汲極電極DE2之間的黏附性可以增強。
第三實施例
下面將參考圖15和圖16描述根據第三實施例的半導體裝置100。在下文中，將主要描述與第一實施例的不同之處，並且將省略與第一實施例重疊的點的描述。
在第一實施例中，控制電路CTRL被包括在半導體晶片CHP3中。如圖15所示，在第三實施例中，控制電路CTRL被包括在半導體晶片CHP2中。構成控制電路CTRL的電晶體形成在半導體基板SUB2的與其中形成有MOSFET 2Q的區域不同的區域中。
構成控制電路CTRL的電晶體例如是圖16所示的n型MOSFET 3Q和p型MOSFET 4Q。MOSFET 3Q和MOSFET 4Q具有平面結構。p型阱區DPW形成在半導體基板SUB2中在其中形成有MOSFET 3Q和4Q的區域中，並且MOSFET 2Q通過阱區DPW與MOSFET 3Q和4Q電分離。
將描述MOSFET 3Q的結構。柵極電極GE3經由柵極絕緣膜GI3形成在阱區DPW上。n型擴散區N3形成在阱區DPW中。擴散區N3構成MOSFET 3Q的源極區或汲極區。
將描述MOSFET 4Q的結構。n型阱區NW形成在其中形成有MOSFET 4Q的阱區DPW中。柵極電極GE4經由柵極絕緣膜GI4形成在阱區NW上。p型擴散區P4形成在阱區域NW中。擴散區P4構成MOSFET 4Q的源極區或汲極區。
MOSFET 3Q和4Q被層間絕緣膜IL覆蓋，並且多個焊盤電極PAD形成在層間絕緣薄膜IL上。多個焊盤電極PAD電連接到柵極電極GE3和GE4以及擴散區域N3和P4。注意，多個焊盤電極PAD是在與源極電極SE2和柵極佈線GW2相同的製造工藝中形成的，並且由與源極電極SE2和柵極佈線GW2相同的材料製成。
分別形成有多個MOSFET 3Q和4Q，並且它們與多個焊盤電極PAD一起構成諸如CMOS反相器等各種電路。儘管這裡未示出，但是MOSFET 3Q和4Q經由連接到多個焊盤電極PAD的外部連接構件（接合線）電連接到其他半導體晶片、佈線板、電子設備等。因此，MOSFET 3Q和4Q電連接到MOSFET 1Q和2Q。
通過以這種方式將控制電路CTRL結合在半導體晶片CHP2中，不需要準備半導體晶片CHP3。因此，可以簡化半導體裝置100的製造。注意，也可以將控制電路CTRL結合在半導體晶片CHP1中而不是半導體晶片CHP2中。
此外，第三實施例中公開的技術可以適當地與第二實施例中公開的技術結合使用。
在上文中，已經基於實施例具體描述了本發明，但是本發明不限於上述實施例，並且可以在不脫離其主旨的範圍內以各種方式修改。
例如，在上述實施例中，已經描述了電路裝置的負載LAD是用於汽車的電氣設備的情況，但是電路裝置不限於用於汽車的設備，並且負載LAD可以是用於汽車之外的其他目的的其他電氣設備。
此外，在上述實施例中，半導體基板SUB1和SUB2被描述為n型矽基板。然而，半導體基板SUB1和SUB2的材料不限於矽，並且半導體基板SUB2和SUB1可以是n型碳化矽基板（n型SiC基板）。
此外，在上述實施例中，MOSFET 1Q和2Q具有溝槽柵結構。但是MOSFET 1Q和2Q可以具有平面結構，只要源極電極SE1和SE2以及柵極佈線GW1和GW2設置在前表面TS1和TS2側並且汲極電極DE1和DE2設置在後表面BS1和BS2側。即，柵極電極GE1和GE2可以經由柵極絕緣膜GI形成在半導體基板SUB1和SUB2上，而不形成溝槽TR。
BA:電池 BS1, BS2, BS5:背面 CH:孔 CHP1-CHP3, CHP5:半導體晶片 CTRL:控制電路 D1, D2:寄生二極體 DAF:導電帶 DE1, DE2, DE5:汲極電極 DPW:阱區 GE1-GE4:柵極電極 GI, GI3, GI4:柵極絕緣膜 GW1, GW2, GW5:柵極佈線 IL:層間絕緣膜 LAD:負載 MR:密封樹脂 N3:擴散區 ND:汲極區 NS:源極區 NV:漂移區 NW:阱區 P4:擴散區 PAD:焊盤電極 PB:體區 PC:柱區 PR:高濃度區 1Q-4Q:MOSFET SUB1, SUB2:半導體基板 SE1, SE2, SE5:源極電極 TR:溝槽 TS1, TS2, TS5:前表面 10, 20, 31, 32, 52:導電膏 11, 21, 51:外部連接件 30, 53:引線框架 54:絕緣樹脂 100, 500:半導體裝置
圖1是示出根據第一實施例的使用半導體裝置的電路裝置的等效電路圖；
圖2是示出第一實施例中的一個半導體晶片的平面圖；
圖3是示出第一實施例中的另一半導體晶片的平面圖；
圖4是示出第一實施例中的形成在兩個半導體晶片中的兩個MOSFET和兩個寄生二極體的截面圖；
圖5是示出根據第一實施例的半導體裝置的平面圖；
圖6是示出根據第一實施例的半導體裝置的平面圖；
圖7是示出根據第一實施例的半導體裝置的截面圖；
圖8是示出根據第一實施例的半導體裝置的截面圖；
圖9是示出根據第一實施例的半導體裝置的截面圖；
圖10是示出根據第一實施例的半導體裝置的截面圖；
圖11是示出根據研究示例的半導體裝置的平面圖；
圖12是示出根據研究示例的半導體裝置的截面圖；
圖13是示出第一實施例中的電阻值與研究示例中的電阻值之間的比較的表；
圖14是示出根據第二實施例的半導體裝置的截面圖；
圖15是示出第三實施例中的另一半導體晶片的平面圖；以及
圖16是示出第三實施例中的構成控制電路的MOSFET的截面圖。
BA:電池
CHP1-CHP3:半導體晶片
CTRL:控制電路
D1,D2:寄生二極體
DE1,DE2:汲極電極
GE1,GE2:柵極電極
LAD:負載
1Q,2Q:MOSFET
SE1,SE2:源極電極
100:半導體裝置

Claims (8)

  1. 一種半導體裝置，包括： 第一半導體晶片，包括n型第一MOSFET和形成在所述第一MOSFET中的第一寄生二極體；以及 第二半導體晶片，包括n型第二MOSFET和形成在所述第二MOSFET中的第二寄生二極體， 其中第一源極電極和第一柵極佈線形成在所述第一半導體晶片的前表面上， 其中第一汲極電極形成在所述第一半導體晶片的後表面上， 其中所述第一寄生二極體的第一陽極耦合到所述第一源極電極，並且所述第一寄生二極體的第一陰極耦合到所述第一汲極電極， 其中第二源極電極和第二柵極佈線形成在所述第二半導體晶片的前表面上， 其中第二汲極電極形成在所述第二半導體晶片的後表面上， 其中所述第二寄生二極體的第二陽極耦合到所述第二源極電極，並且所述第二寄生二極體的第二陰極耦合到所述第二汲極電極，以及 其中所述第一半導體晶片的所述後表面和所述第二半導體晶片的所述後表面彼此面對，使得所述第一汲極電極和所述第二汲極電極經由導電構件彼此接觸。
  2. 如請求項1之半導體裝置，其中所述導電構件是導電帶。
  3. 如請求項1之半導體裝置，其中所述導電構件包括： 引線框架，設置在所述第一汲極電極與所述第二汲極電極之間； 第一導電膏，黏附到所述第一汲極電極和所述引線框架；以及 第二導電膏，黏附到所述第二汲極電極和所述引線框架。
  4. 如請求項1之半導體裝置，還包括： 第三半導體晶片，包括電連接到所述第一柵極佈線和所述第二柵極佈線的控制電路， 其中所述控制電路具有向所述第一柵極佈線和所述第二柵極佈線提供柵極電位以對所述第一MOSFET和所述第二MOSFET中的每個MOSFET的ON狀態和OFF狀態進行切換的功能。
  5. 如請求項1之半導體裝置，其中所述第二半導體晶片還包括： 控制電路，電連接到所述第一柵極佈線和所述第二柵極佈線，並且 其中所述控制電路具有向所述第一柵極佈線和所述第二柵極佈線提供柵極電位以對所述第一MOSFET和所述第二MOSFET中的每個MOSFET的ON狀態和OFF狀態進行切換的功能。
  6. 如請求項1之半導體裝置，其中所述第一半導體晶片包括： n型第一半導體基板，具有前表面和後表面； p型第一本體區，形成在所述第一半導體基板中在所述第一半導體基板的所述前表面側； n型第一源極區，形成在所述第一本體區中； 第一溝槽，形成在所述第一半導體基板中在所述第一半導體基板的所述前表面側，使得所述第一溝槽的底部位於所述第一本體區下方； 第一柵極絕緣膜，形成在所述第一溝槽內； 第一柵極電極，形成在所述第一柵極絕緣膜上以填充所述第一溝槽的內部； 第一層間絕緣膜，形成在所述第一半導體基板的所述前表面上； 所述第一源極電極，形成在所述第一層間絕緣膜上並且電連接到所述第一本體區和所述第一源極區； 所述第一柵極佈線，形成在所述第一層間絕緣膜上並且電連接到所述第一柵極電極； n型第一汲極區，形成在所述第一半導體基板中在所述第一半導體基板的所述後表面側；以及 所述第一汲極電極，形成在所述第一半導體基板的所述後表面上並且電連接到所述第一汲極區， 其中所述第二半導體晶片包括： n型第二半導體基板，具有前表面和後表面； p型第二本體區，形成在所述第二半導體基板中在所述第二半導體基板的所述前表面側； n型第二源極區，形成在所述第二本體區中； 第二溝槽，形成在所述第二半導體基板中在所述第二半導體基板的所述前表面側，使得所述第二溝槽的底部位於所述第二本體區下方； 第二柵極絕緣膜，形成在所述第二溝槽內； 第二柵極電極，形成在所述第二柵極絕緣膜上以填充所述第二溝槽的內部； 第二層間絕緣膜，形成在所述第二半導體基板的所述前表面上； 所述第二源極電極，形成在所述第二層間絕緣膜上並且電連接到所述第二本體區和所述第二源極區； 所述第二柵極佈線，形成在所述第二層間絕緣膜上並且電連接到所述第二柵極電極； n型第二汲極區，形成在所述第二半導體基板中在所述第二半導體基板的所述後表面側；以及 所述第二汲極電極，形成在所述第二半導體基板的所述後表面上並且電連接到所述第二汲極區， 其中所述第一寄生二極體由所述第一本體區以及位於所述第一本體區下方的所述第一半導體基板和所述第一汲極區組成，並且 其中所述第二寄生二極體由所述第二本體區以及位於所述第二本體區下方的所述第二半導體基板和所述第二汲極區組成。
  7. 如請求項6之半導體裝置，其中所述第二半導體晶片還包括： p型柱區，形成在位於所述第二本體區下方的所述第二半導體基板中。
  8. 一種使用根據請求項1之半導體裝置作為開關的電路裝置，包括： 電池，具有正電極和負電極；以及 負載， 其中所述第一源極電極電連接到所述正電極，並且 其中所述第二源極電極經由所述負載電連接到所述負電極。
TW112100989A 2022-02-03 2023-01-10 半導體裝置及電路裝置 TW202333382A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022015405A JP2023113217A (ja) 2022-02-03 2022-02-03 半導体装置および回路装置
JP2022-015405 2022-02-03

Publications (1)

Publication Number Publication Date
TW202333382A true TW202333382A (zh) 2023-08-16

Family

ID=87453084

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112100989A TW202333382A (zh) 2022-02-03 2023-01-10 半導體裝置及電路裝置

Country Status (4)

Country Link
US (1) US20230275069A1 (zh)
JP (1) JP2023113217A (zh)
CN (1) CN116545213A (zh)
TW (1) TW202333382A (zh)

Also Published As

Publication number Publication date
JP2023113217A (ja) 2023-08-16
CN116545213A (zh) 2023-08-04
US20230275069A1 (en) 2023-08-31

Similar Documents

Publication Publication Date Title
US20220321118A1 (en) Semiconductor device
TWI614877B (zh) 半導體裝置
CN105743477B (zh) 桥接电路
US8018008B2 (en) Semiconductor device including a plurality of chips and method of manufacturing semiconductor device
US9431394B2 (en) Power semiconductor package with gate and field electrode leads
TWI755485B (zh) 用於使串擾減至最小之積體電路封裝設備及積體電路封裝方法
US20090016088A1 (en) Semiconductor assembly
US10910361B2 (en) Semiconductor element and semiconductor device
TWI785010B (zh) 用於積體側向擴散場效電晶體之連接配置
US20170279446A1 (en) Semiconductor device
US10978446B2 (en) Semiconductor device
US11600722B2 (en) Semiconductor element and semiconductor device
TW202333382A (zh) 半導體裝置及電路裝置
US10727228B2 (en) Stacked integrated circuit
US20230246002A1 (en) Semiconductor device and circuit device
TW202333344A (zh) 半導體裝置和電路設備
US20210273118A1 (en) Semiconductor Device
CN116544223A (zh) 发光模组和显示装置
JP2021150538A (ja) 半導体装置
CN112768424A (zh) 一种采用功率半桥叠封方案的半导体器件和半桥电路模块