CN116545213A - 半导体器件和电路设备 - Google Patents

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Abstract

一种半导体器件包括第一半导体芯片和第二半导体芯片，第一半导体芯片具有n型第一MOSFET和第一寄生二极管，第二半导体芯片具有n型第二MOSFET和第二寄生二极管。第一源极电极和第一栅极布线形成在第一半导体芯片的第一前表面上，并且第一漏极电极形成在第一半导体芯片的第一后表面上。第二源极电极和第二栅极布线形成在第二半导体芯片的第二前表面上，并且第二漏极电极形成在第二半导体芯片的第二后表面上。第一后表面和第二后表面彼此面对，使得第一漏极电极和第二漏极电极经由导电带彼此接触。

Description

半导体器件和电路设备
相关申请的交叉引用
于2022年2月3日提交的日本专利申请号2022-015405的公开内容(包括说明书、附图和摘要)通过整体引用并入本文。
技术领域
本发明涉及半导体器件和电路设备，并且特别地涉及具有n型MOSFET的半导体器件和使用该半导体器件的电路设备。
背景技术
汽车配备有需要电力的很多电气设备，诸如前照灯和电动车窗。传统上，继电器已经被用作开关以向这些电气设备供应电力或切断来自电池的电力。近年来，已经使用包括n型功率MOSFET(金属氧化物半导体场效应晶体管)的半导体器件来代替继电器。
在电池维护时，在某些情况下，连接到电池的电缆被断开，并且在维护完成之后，电缆再次连接到电池。此时，在某些情况下，会出现电缆相对于电池的正极和负极反向连接的问题。在使用继电器的开关中，如果开关处于OFF状态，即使在反向连接的情况下，也不会有电流流过。
然而，在使用半导体器件的开关中，即使功率MOSFET处于OFF状态，电流也流过功率MOSFET中形成的寄生二极管。为了防止这种反向电流流动，在n型功率MOSFET的漏极与电池的正极之间串联连接有p型功率MOSFET。
在这种情况下，作为半导体器件(半导体模块)的形式，可以设想制备具有n型功率MOSFET的半导体芯片和具有p型功率MOSFET的半导体芯片作为单独封装的技术(第一情况)。备选地，可以设想将具有n型功率MOSFET的半导体芯片和具有p型功率MOSFET的半导体芯片平放并且将这些芯片制备为一个封装的技术(第二情况)。然而，第一情况存在安装面积变大的问题，而第二情况存在封装面积变大的问题。
下面列出了公开的技术。
[专利文献1]日本未审查专利申请公开号2016-207716
[专利文献2]日本未审查专利申请公开号2012-243930
在专利文献1中，为了防止反向电流流动，使用与其反向的源极和漏极串联连接的n型功率MOSFET代替p型功率MOSFET。公开了一种半导体器件，其中两个n型功率MOSFET形成在同一半导体衬底上并且被制备为一个封装(第三情况)。即，一个n型功率MOSFET的源极连接到电池的正极端子，一个n型功率MOSFET的漏极连接到另一n形功率MOSFET的漏极，并且另一n形功率MOSFET的源极连接到电池的负极端子。
此外，专利文献2公开了一种半导体器件，其中沟槽栅型的n型功率MOSFET和平面型的n类型MOSFET形成在同一半导体衬底上。
发明内容
在专利文献1的半导体器件(第三情况)中，与第一情况和第二情况相比，可以减小安装面积和封装面积。
然而，彼此连接的两个n型功率MOSFET的漏极经由半导体衬底中的n型漂移区、形成在半导体衬底的后表面侧的漏极电极和形成在漏极电极下方的引线框架被电连接。即，由于两个n型功率MOSFET之间在水平方向上的电阻分量变大，因此存在难以提高半导体器件的性能的问题。因此，当半导体器件用于开关时，存在难以减少开关损耗的问题。
本申请的主要目的是与第一情况和第二情况相比减少安装面积和封装面积，并且通过与第三情况相比减少电阻分量来提高半导体器件的性能。以这种方式，减少了使用半导体器件作为开关的电路设备的损耗。
其他问题和新颖特征将根据本说明书和附图的描述变得清楚。
下面将简要描述本申请中公开的典型实施例的概要。
根据实施例的一种半导体器件包括第一半导体芯片和第二半导体芯片，第一半导体芯片包括n型第一MOSFET和形成在第一MOSFET中的第一寄生二极管，第二半导体芯片包括n型第二MOSFET和形成在第二MOSFET中的第二寄生二极管。这里，第一源极电极和第一栅极布线形成在第一半导体芯片的前表面上，第一漏极电极形成在第一半导体芯片的后表面上，第一寄生二极管的第一阳极耦合到第一源极电极，并且第一寄生二极管的第一阴极耦合到第一漏极电极，第二源极电极和第二栅极布线形成在第二半导体芯片的前表面上，第二漏极电极形成在第二半导体芯片的后表面上，第二寄生二极管的第二阳极耦合到第二源极电极，并且第二寄生二极管的第二阴极耦合到第二漏极电极，并且第一半导体芯片的后表面和第二半导体芯片的后表面彼此面对，使得第一漏极电极和第二漏极电极经由导电构件彼此接触。
根据该实施例，可以提高半导体器件的性能。此外，可以减少使用半导体器件作为开关的电路设备的损耗。
附图说明
图1是示出根据第一实施例的使用半导体器件的电路设备的等效电路图；
图2是示出第一实施例中的一个半导体芯片的平面图；
图3是示出第一实施例中的另一半导体芯片的平面图；
图4是示出第一实施例中的形成在两个半导体芯片中的两个MOSFET和两个寄生二极管的截面图；
图5是示出根据第一实施例的半导体器件的平面图；
图6是示出根据第一实施例的半导体器件的平面图；
图7是示出根据第一实施例的半导体器件的截面图；
图8是示出根据第一实施例的半导体器件的截面图；
图9是示出根据第一实施例的半导体器件的截面图；
图10是示出根据第一实施例的半导体器件的截面图；
图11是示出根据研究示例的半导体器件的平面图；
图12是示出根据研究示例的半导体器件的截面图；
图13是示出第一实施例中的电阻值与研究示例中的电阻值之间的比较的表；
图14是示出根据第二实施例的半导体器件的截面图；
图15是示出第三实施例中的另一半导体芯片的平面图；以及
图16是示出第三实施例中的构成控制电路的MOSFET的截面图。
具体实施方式
在下文中，将参考附图详细描述实施例。在用于描述实施例的所有附图中，具有相同功能的构件由相同的附图标记表示，并且将省略其重复描述。此外，在以下实施例中，除非特别需要，否则原则上不重复相同或类似组件的描述。
第一实施例
<使用半导体器件的电路设备>
图1示出了根据第一实施例的使用半导体器件100作为开关的电路设备。半导体器件100是半导体模块，并且包括具有n型MOSFET1Q和寄生二极管D1的半导体芯片CHP1以及具有n型MOSFET 2Q和寄生晶体管D2的半导体芯片CHP2。此外，半导体器件100可以包括具有控制电路CTRL的半导体芯片CHP3。
图1的电路设备包括用作开关的半导体器件100、电池BA和负载LAD。负载LAD例如是安装在汽车上的电气设备，诸如前照灯或电动车窗。
MOSFET 1Q的源极电极SE1电连接到电池BA的正极。MOSFET1Q的漏极电极DE1电连接到MOSFET 2Q的漏极电极DE2。MOSFET2Q的源极电极SE2经由负载LAD电连接到电池BA的负极。MOSFET1Q的栅极电极GE1和MOSFET 2Q的栅极电极GE2电连接到控制电路CTRL。
注意，控制电路CTRL具有向栅极电极GE1和GE2提供栅极电位以切换MOSFET 1Q和2Q中的每个的ON状态和OFF状态的功能。此外，控制电路CTRL可以包括升压器电路、过热停机控制电路、过电流限制器电路、检测电流和电压的监测电路等，作为具有其他功能的电路。
寄生二极管D1形成在MOSFET 1Q中。如图1所示，寄生二极管D1的阳极耦合到源极电极SE1。此外，如图1所示，寄生二极管D1的阴极耦合到漏极电极DE1。
寄生二极管D2形成在MOSFET 2Q中。如图1所示，寄生二极管D2的阳极耦合到源极电极SE2。此外，如图1所示，寄生二极管D2的阴极耦合到漏极电极DE2。
MOSFET 2Q是用于在电池BA正确地连接到半导体器件100时执行开关操作(ON操作和OFF操作)以根据需要向负载LAD供电的器件。MOSFET 1Q是用于在电池BA反向连接到半导体器件100时防止反向电流流动的器件。
将描述当电池BA正确地连接到半导体器件100时的电路操作。首先，将描述从电池BA向负载LAD供电的情况。通过从控制电路CTRL向栅极电极GE1和GE2提供高于MOSFET 1Q和2Q的阈值电压的栅极电位，MOSFET 1Q和2Q导通。因此，电流从电池BA流向负载LAD。
将描述到负载LAD的电力切断的情况。通过从控制电路CTRL向栅极电极GE1和GE2提供例如地电位(GND)，MOSFET 1Q和2Q截止。这里，即使MOSFET 1Q处于OFF状态，电流也流过寄生二极管D1，并且漏极电极DE1与漏极电极DE2之间的电位增加。然而，没有电流流过寄生二极管D2。因此，没有电流从电池BA流向负载LAD。
接下来，将描述当电池BA反向连接到半导体器件100时的电路操作。MOSFET 1Q和2Q截止。这里，即使MOSFET 2Q处于OFF状态，电流也流过寄生二极管D2，并且漏极电极DE1与漏极电极DE2之间的电位增加。然而，没有电流流过寄生二极管D1。以这种方式，可以防止电流从电池BA流向负载LAD。
<MOSFET和寄生二极管的结构>
半导体芯片CHP1具有前表面TS1和后表面BS1，并且半导体芯片CHP2具有前表面TS2和后表面BS2。图2是从前表面TS1侧观察的半导体芯片CHP1的平面图。图3是从前表面TS2侧观察的半导体芯片CHP2的平面图。注意，半导体芯片CHP1的平面面积与半导体芯片CHP2的平面面积基本相同。
如图2所示，源极电极SE1和栅极布线GW1形成在半导体芯片CHP1的前表面TS1上。半导体芯片CHP1的大部分被源极电极SE1覆盖，并且MOSFET 1Q主要形成在源极电极SE1下方。此外，MOSFET 1Q的栅极电极GE1电连接到栅极布线GW2。
如图3所示，源极电极SE2和栅极布线GW2形成在半导体芯片CHP2的前表面TS2上。半导体芯片CHP1的大部分被源极电极SE2覆盖，并且MOSFET 2Q主要形成在源极电极SE2下方。此外，MOSFET 2Q的栅极电极GE2电连接到栅极布线GW1。
诸如接合线或夹子(铜板)等外部连接构件连接到源极电极SE1和SE2以及栅极布线GW1和GW2上，使得半导体芯片CHP1和CHP2电连接到其他芯片、布线板等。
下面将参考图4描述MOSFET 1Q、寄生二极管D1、MOSFET 2Q和寄生二极管D2的结构。注意，多个MOSFET实际上形成在半导体芯片CHP1和CHP2中，并且它们并联连接。因此，就等效电路而言，多个MOSFET可以被视为一个MOSFET。换言之，本申请中描述的MOSFET 1Q和2Q每个等效于并联连接的多个MOSFET，其被呈现为一个MOSFET。
首先，将描述MOSFET 1Q和寄生二极管D1的结构。
半导体衬底SUB1具有前表面和后表面，并且具有低浓度n型漂移区NV。这里，半导体衬底SUB1是n型硅衬底，并且半导体衬底SUB1本身形成漂移区NV。注意，漂移区NV可以是n型硅衬底和在引入磷(P)的同时通过外延生长方法在硅衬底上生长的半导体层的堆叠体。在本申请中，本说明书是在假定这样的堆叠体也是半导体衬底SUB1的情况下给出的。
p型本体区PB形成在半导体衬底SUB1中在半导体衬底SUB1的前表面侧。n型源极区NS形成在本体区PB中。源极区NS的杂质浓度高于漂移区NV的杂质浓度。
沟槽TR形成在半导体衬底SUB1中在半导体衬底SUB1的前表面侧。每个沟槽TR的底部到达比本体区PB更深的位置。栅极绝缘膜GI形成在每个沟槽TR内。栅极电极GE1形成在栅极绝缘膜GI上以填充每个沟槽TR的内部。即，MOSFET 1Q具有沟槽栅结构。栅极绝缘膜GI例如是氧化硅膜，并且栅极电极GE1例如是n型多晶硅膜。
层间绝缘膜IL形成在半导体衬底SUB1的前表面上以覆盖栅极电极GE1。层间绝缘膜IL是例如氧化硅膜。孔CH形成在层间绝缘膜IL中。孔CH穿透层间绝缘薄膜IL和源极区NS，使得其底部位于本体区PB中。此外，在孔CH的底部处，p型高浓度区PR形成在本体区PB中。高浓度区PR的杂质浓度高于本体区PB的杂质浓度。
源极电极SE1形成在层间绝缘膜IL上以填充孔CH的内部。源极电极SE1电连接到源极区NS、本体区PB和高浓度区PR，并且向其提供源极电位。虽然这里未示出，但是栅极布线GW1也形成在层间绝缘膜IL上。多个栅极电极GE1共同连接到半导体芯片CHP1的外周部分中的栅极引出部分。孔CH也形成在栅极引出部分上，并且栅极布线GW1埋在孔CH内。因此，栅极布线GW1电连接到栅极电极GE1，并且向栅极电极GE1提供栅极电位。
源极电极SE1和栅极布线GW1例如由阻挡金属膜和形成在阻挡金属膜上的导电膜构成。阻挡金属膜例如是氮化钛膜，并且导电膜例如是铝膜。
注意，源极电极SE1和栅极布线GW1可以由填充孔CH的内部的插塞层和形成在层间绝缘膜IL上的布线部分构成。在这种情况下，布线部分是上述氮化钛膜和铝膜的堆叠膜，并且插塞层是诸如氮化钛膜等阻挡金属膜和诸如钨膜等导电膜的堆叠膜。
n型漏极区ND形成在半导体衬底SUB1中在半导体衬底SUB1的后表面侧。漏极区ND的杂质浓度高于漂移区NV的杂质浓度。漏极电极DE1形成在半导体衬底SUB1的后表面上。漏极电极DE1电连接到漏极区ND和漂移区NV，并且向漏极区ND提供漏极电位。漏极电极DE1由诸如铝膜、钛膜、镍膜、金膜或银膜等单层金属膜、或其中适当地堆叠有这些金属膜的堆叠膜构成。
寄生二极管D1由本体区PB以及位于本体区PB下方的半导体衬底SUB1(漂移区NV)和漏极区ND组成。即，在半导体芯片CHP1中，寄生二极管D1是PN二极管，该PN二极管的阳极是本体区PB，并且该PN二极管的阴极是半导体衬底SUB1和漏极区ND。
MOSFET 2Q的结构与MOSFET 1Q的结构基本相同，不同之处在于，半导体衬底SUB2、前表面TS2、后表面BS2、栅极电极GE2、源极电极SE2、栅布线GW2和漏极电极DE2的附图标记不同。因此，将省略MOSFET 2Q的结构的细节，以避免重复描述。
寄生二极管D2由本体区PB以及位于本体区PB下方的半导体衬底SUB2(漂移区NV)和漏极区ND组成。即，在半导体芯片CHP2中，寄生二极管D2是PN二极管，该PN二极管的阳极是本体区PB，并且PN二极管的阴极是半导体衬底SUB2和漏极区ND。
与MOSFET 1Q的不同之处在于，MOSFET 2Q具有形成在位于本体区PB下方的半导体衬底SUB1中的p型柱区PC。柱区PC的杂质浓度高于本体区PB的杂质浓度。在n型MOSFET 2Q的情况下，通过形成这样的p型柱区PC，柱区PC的外围可以耗尽，并且耐受电压可以提高。
这里，由于柱区PC与本体区PB接触，所以源极电位也被提供给p型柱区PC。然而，柱区PC可以与本体区PB物理分离，并且可以具有浮置结构。
柱区PC也可以形成在MOSFET 1Q中，但是形成柱区PC导致导通电阻的增加。MOSFET2Q是用作图1的电路设备中的开关的主要器件。因此，为了确保电池BA连接时开关的可靠性，优选的是，柱区PC形成在MOSFET 2Q中。为了快速地向负载LAD供电，优选的是，MOSFET1Q不具有柱区PC以减小导通电阻。
另一方面，如果在MOSFET 1Q和2Q中都形成有柱区PC，或者如果MOSFET 1Q和2Q中没有形成柱区PC，则半导体芯片CHP1是与半导体芯片CHP2相同的半导体芯片。因此，在这些情况下，不需要开发、制造和采购其他半导体芯片，因此制造半导体器件100所涉及的工作可以简化。
<半导体器件的结构>
下面将参考图5至图10描述半导体器件100的结构。图5是示出半导体器件100的平面图。图7是沿着图5中的线A-A截取的截面图。图8是沿着图6中的线B-B截取的截面图。
注意，图6示出了其中包括控制电路CTRL的半导体芯片CHP3安装在半导体芯片CHP1上的状态。半导体芯片CHP3经由绝缘树脂等设置在源极电极SE1上。在图7和图8中，为了简化描述，省略了半导体芯片CHP3的图示。
如图7和图8所示，在半导体器件100中，半导体芯片CHP1和半导体芯片CHP2堆叠，同时反转半导体芯片CHP1和半导体芯片CHP2中的一个。即，半导体芯片CHP1的背面BS1和半导体芯片CHP2的背面BS2彼此面对，使得漏极电极DE1和漏极电极DE2经由导电构件彼此接触。在第一实施例中，导电构件是导电带DAF。
如图5至图8所示，源极电极SE1和栅极布线GW1经由半导体芯片CHP1的前表面TS1侧的导电膏10连接到外部连接构件11。另外，源极电极SE2和栅极布线GW2经由半导体芯片CHP2的前表面TS2侧的导电膏20连接到外部连接构件21。导电膏10和20例如是银膏。外部连接构件11和21例如是由铜或铝制成的夹子(铜板)或接合线。这里，示出了外部连接构件11和21是夹子的情况，并且夹子被加工成朝向半导体芯片CHP2的前表面TS2弯曲。
如图9和图10所示，半导体芯片CHP1、半导体芯片CHP2、导电带DAF以及外部连接构件11和21用密封树脂MR密封。外部连接构件11和21的部分从密封树脂MR暴露。因此，MOSFET1Q和2Q可以经由外部连接构件11和21的暴露部分电连接到其他半导体芯片、布线板、电子设备等。即，如图1所示，由MOSFET 1Q和2Q构成的开关可以电连接到电池BA和负载LAD。
当半导体芯片CHP3如图6所示安装时，通过用密封树脂MR将半导体芯片CHP3与半导体芯片CHP1和CHP2密封在一起，半导体芯片CHP1-CHP3可以被提供为一个封装。此外，半导体芯片CHP3可以与半导体芯片CHP1和CHP2分开封装。
此外，尽管这里示出了半导体芯片CHP2倒置并且半导体芯片CHP1布置在半导体芯片CHP2上方的情况，但是也可以倒置半导体芯片CHP1并且将半导体芯片CHP2布置在半导体晶片CHP1上方。
<与研究示例的比较>
图11和图12示出了根据本申请的发明人针对专利文献1中公开的封装两个n型MOSFET的情况(第三情况)而研究的研究示例的半导体器件500。
如图11和图12所示，研究示例的半导体芯片CHP5包括在同一半导体衬底上形成的n型MOSFET 1Q和n型MOSFET 2Q。源极电极SE5和栅极布线GW5形成在半导体芯片CHP5的前表面TS5上，并且漏极电极DE5形成在半导体芯片CHP5的后表面BS5上。注意，当根据研究示例的半导体器件500用作开关时，与图1中的电路设备的等效电路类似的等效电路被形成。
源极电极SE5和栅极布线GW5直接连接到外部连接构件51。漏极电极DE5经由导电膏52连接到引线框架53。包括控制电路CTRL的半导体芯片CHP3经由绝缘树脂54等设置在源极电极SE5上。
在研究示例中，两个MOSFET 1Q和2Q的漏极经由半导体衬底中的n型漂移区、漏极电极DE5和引线框架53被电连接。因此，存在两个MOSFET 1Q与2Q之间在水平方向上的电阻分量变大的问题，并且因此难以降低开关的损耗。因此，存在难以提高半导体器件的性能的问题。
此外，由于MOSFET 1Q和2Q形成在同一半导体衬底上，因此其形成面积较小。特别地，如果优先考虑作为主要器件的MOSFET 2Q，则MOSFET 1Q的形成面积趋于较小。因此，存在难以降低MOSFET1Q和2Q的导通电阻的问题。此外，由于外部连接构件51的安装面积不能增加，因此存在与这些构件相关联的电阻值趋于增加的问题。
图13是示出根据第一实施例的半导体器件100中的电阻值与根据研究示例的半导体器件500中的电阻值之间的比较的表。注意，图13中的数值被示出为相对值。这里，上述数值是在假定第一实施例中的MOSFET 2Q的形成面积与研究示例中的MOSFET 2Q的面积大致相同的情况下来计算的。
在第一实施例中，由于包括MOSFET 1Q的半导体芯片CHP1与半导体芯片CHP2分离，因此与研究示例相比，MOSFET 1Q的形成面积可以增加。因此，MOSFET 1Q的导通电阻可以减小。
此外，在第一实施例中，由于外部连接构件11和21可以分别设置在半导体芯片CHP1的前表面TS1和半导体芯片CHP2的前表面TS2上，因此外部连接构件的安装面积增加，并且减小与这些构件相关联的电阻值变得容易。粗略地说，在第一实施例中，可以将外部连接构件布置为研究示例中的外部连接构件的大约三倍。
此外，在研究示例中，在水平方向上存在很多电阻分量，诸如引线框架53，但是在第一实施例中，漏极电极DE1和漏极电极DE2经由导电带DAF在竖直方向上彼此接触。因此，由于漏极电极DE1与漏极电极DE2之间的距离较短，所以两个MOSFET 1Q与2Q之间的电阻分量可以减小。
如上所述，根据第一实施例，与研究示例相比，可以实现等于或小于研究示例(第三情况)的安装面积和封装面积，并且可以减小电阻分量，因此可以提高半导体器件100的性能。此外，可以减少使用半导体器件100作为开关的电路设备的损耗。
第二实施例
下面将参考图14描述根据第二实施例的半导体器件100。在下文中，将主要描述与第一实施例的不同之处，并且将省略与第一实施例重叠的点的描述。
在第一实施例中，导电带DAF用作插入在漏极电极DE1与漏极电极DE2之间的导电构件。如图14所示，第二实施例的导电构件包括引线框架30、导电膏31和导电膏32。
引线框架30设置在漏极电极DE1与漏极电极DE2之间。引线框架30的平面尺寸大于半导体芯片CHP1和CHP2的平面尺寸，使得半导体芯片CHP2和CHP1可以被稳定地安装。
导电膏31设置在漏极电极DE1与引线框架30之间，并且粘附到漏极电极DE2和引线框架20。导电膏32设置在漏极电极DE2与导线框架30之间，并且粘附到漏极电极DE2与引线框架30。例如，导电膏31和32是银膏。
在漏极电极DE1与漏极电极DE2之间，由引线框架30、导电膏31和导电膏32组成的结构的电阻值小于导电带DAF的电阻值。因此，在第二实施例中，与第一实施例相比，可以进一步提高半导体器件100的性能。此外，可以进一步减少使用半导体器件100作为开关的电路设备中的损耗。
此外，由于导电膏31和32具有强粘附性，因此漏极电极DE1与漏极电极DE2之间的粘附性可以增强。
第三实施例
下面将参考图15和图16描述根据第三实施例的半导体器件100。在下文中，将主要描述与第一实施例的不同之处，并且将省略与第一实施例重叠的点的描述。
在第一实施例中，控制电路CTRL被包括在半导体芯片CHP3中。如图15所示，在第三实施例中，控制电路CTRL被包括在半导体芯片CHP2中。构成控制电路CTRL的晶体管形成在半导体衬底SUB2的与其中形成有MOSFET 2Q的区域不同的区域中。
构成控制电路CTRL的晶体管例如是图16所示的n型MOSFET3Q和p型MOSFET 4Q。MOSFET 3Q和MOSFET 4Q具有平面结构。p型阱区DPW形成在半导体衬底SUB2中在其中形成有MOSFET 3Q和4Q的区域中，并且MOSFET 2Q通过阱区DPW与MOSFET 3Q和4Q电分离。
将描述MOSFET 3Q的结构。栅极电极GE3经由栅极绝缘膜GI3形成在阱区DPW上。n型扩散区N3形成在阱区DPW中。扩散区N3构成MOSFET 3Q的源极区或漏极区。
将描述MOSFET 4Q的结构。n型阱区NW形成在其中形成有MOSFET 4Q的阱区DPW中。栅极电极GE4经由栅极绝缘膜GI4形成在阱区NW上。p型扩散区P4形成在阱区域NW中。扩散区P4构成MOSFET 4Q的源极区或漏极区。
MOSFET 3Q和4Q被层间绝缘膜IL覆盖，并且多个焊盘电极PAD形成在层间绝缘薄膜IL上。多个焊盘电极PAD电连接到栅极电极GE3和GE4以及扩散区域N3和P4。注意，多个焊盘电极PAD是在与源极电极SE2和栅极布线GW2相同的制造工艺中形成的，并且由与源极电极SE2和栅极布线GW2相同的材料制成。
分别形成有多个MOSFET 3Q和4Q，并且它们与多个焊盘电极PAD一起构成诸如CMOS反相器等各种电路。尽管这里未示出，但是MOSFET 3Q和4Q经由连接到多个焊盘电极PAD的外部连接构件(接合线)电连接到其他半导体芯片、布线板、电子设备等。因此，MOSFET 3Q和4Q电连接到MOSFET 1Q和2Q。
通过以这种方式将控制电路CTRL结合在半导体芯片CHP2中，不需要准备半导体芯片CHP3。因此，可以简化半导体器件100的制造。注意，也可以将控制电路CTRL结合在半导体芯片CHP1中而不是半导体芯片CHP2中。
此外，第三实施例中公开的技术可以适当地与第二实施例中公开的技术结合使用。
在上文中，已经基于实施例具体描述了本发明，但是本发明不限于上述实施例，并且可以在不脱离其主旨的范围内以各种方式修改。
例如，在上述实施例中，已经描述了电路设备的负载LAD是用于汽车的电气设备的情况，但是电路设备不限于用于汽车的设备，并且负载LAD可以是用于汽车之外的其他目的的其他电气设备。
此外，在上述实施例中，半导体衬底SUB1和SUB2被描述为n型硅衬底。然而，半导体衬底SUB1和SUB2的材料不限于硅，并且半导体衬底SUB2和SUB1可以是n型碳化硅衬底(n型SiC衬底)。
此外，在上述实施例中，MOSFET 1Q和2Q具有沟槽栅结构。但是MOSFET 1Q和2Q可以具有平面结构，只要源极电极SE1和SE2以及栅极布线GW1和GW2设置在前表面TS1和TS2侧并且漏极电极DE1和DE2设置在后表面BS1和BS2侧。即，栅极电极GE1和GE2可以经由栅极绝缘膜GI形成在半导体衬底SUB1和SUB2上，而不形成沟槽TR。

Claims (8)

1.一种半导体器件，包括：
第一半导体芯片，包括n型第一MOSFET和形成在所述第一MOSFET中的第一寄生二极管；以及
第二半导体芯片，包括n型第二MOSFET和形成在所述第二MOSFET中的第二寄生二极管，
其中第一源极电极和第一栅极布线形成在所述第一半导体芯片的前表面上，
其中第一漏极电极形成在所述第一半导体芯片的后表面上，
其中所述第一寄生二极管的第一阳极耦合到所述第一源极电极，并且所述第一寄生二极管的第一阴极耦合到所述第一漏极电极，
其中第二源极电极和第二栅极布线形成在所述第二半导体芯片的前表面上，
其中第二漏极电极形成在所述第二半导体芯片的后表面上，
其中所述第二寄生二极管的第二阳极耦合到所述第二源极电极，并且所述第二寄生二极管的第二阴极耦合到所述第二漏极电极，以及
其中所述第一半导体芯片的所述后表面和所述第二半导体芯片的所述后表面彼此面对，使得所述第一漏极电极和所述第二漏极电极经由导电构件彼此接触。
2.根据权利要求1所述的半导体器件，
其中所述导电构件是导电带。
3.根据权利要求1所述的半导体器件，
其中所述导电构件包括：
引线框架，设置在所述第一漏极电极与所述第二漏极电极之间；
第一导电膏，粘附到所述第一漏极电极和所述引线框架；以及
第二导电膏，粘附到所述第二漏极电极和所述引线框架。
4.根据权利要求1所述的半导体器件，还包括：
第三半导体芯片，包括电连接到所述第一栅极布线和所述第二栅极布线的控制电路，
其中所述控制电路具有向所述第一栅极布线和所述第二栅极布线提供栅极电位以对所述第一MOSFET和所述第二MOSFET中的每个MOSFET的ON状态和OFF状态进行切换的功能。
5.根据权利要求1所述的半导体器件，
其中所述第二半导体芯片还包括：
控制电路，电连接到所述第一栅极布线和所述第二栅极布线，并且
其中所述控制电路具有向所述第一栅极布线和所述第二栅极布线提供栅极电位以对所述第一MOSFET和所述第二MOSFET中的每个MOSFET的ON状态和OFF状态进行切换的功能。
6.根据权利要求1所述的半导体器件，
其中所述第一半导体芯片包括：
n型第一半导体衬底，具有前表面和后表面；
p型第一本体区，形成在所述第一半导体衬底中在所述第一半导体衬底的所述前表面侧；
n型第一源极区，形成在所述第一本体区中；
第一沟槽，形成在所述第一半导体衬底中在所述第一半导体衬底的所述前表面侧，使得所述第一沟槽的底部位于所述第一本体区下方；
第一栅极绝缘膜，形成在所述第一沟槽内；
第一栅电极，形成在所述第一栅极绝缘膜上以填充所述第一沟槽的内部；
第一层间绝缘膜，形成在所述第一半导体衬底的所述前表面上；
所述第一源电极，形成在所述第一层间绝缘膜上并且电连接到所述第一本体区和所述第一源极区；
所述第一栅极布线，形成在所述第一层间绝缘膜上并且电连接到所述第一栅电极；
n型第一漏极区，形成在所述第一半导体衬底中在所述第一半导体衬底的所述后表面侧；以及
所述第一漏电极，形成在所述第一半导体衬底的所述后表面上并且电连接到所述第一漏极区，
其中所述第二半导体芯片包括：
n型第二半导体衬底，具有前表面和后表面；
p型第二本体区，形成在所述第二半导体衬底中在所述第二半导体衬底的所述前表面侧；
n型第二源极区，形成在所述第二本体区中；
第二沟槽，形成在所述第二半导体衬底中在所述第二半导体衬底的所述前表面侧，使得所述第二沟槽的底部位于所述第二本体区下方；
第二栅极绝缘膜，形成在所述第二沟槽内；
第二栅电极，形成在所述第二栅极绝缘膜上以填充所述第二沟槽的内部；
第二层间绝缘膜，形成在所述第二半导体衬底的所述前表面上；
所述第二源电极，形成在所述第二层间绝缘膜上并且电连接到所述第二本体区和所述第二源极区；
所述第二栅极布线，形成在所述第二层间绝缘膜上并且电连接到所述第二栅电极；
n型第二漏极区，形成在所述第二半导体衬底中在所述第二半导体衬底的所述后表面侧；以及
所述第二漏电极，形成在所述第三半导体衬底的所述后表面上并且电连接到所述第二漏极区，
其中所述第一寄生二极管由所述第一本体区以及位于所述第一本体区下方的所述第一半导体衬底和所述第一漏极区组成，并且
其中所述第二寄生二极管由所述第二本体区以及位于所述第二本体区下方的所述第二半导体衬底和所述第二漏极区组成。
7.根据权利要求6所述的半导体器件，其中所述第二半导体芯片还包括：
p型柱区，形成在位于所述第二本体区下方的所述第二半导体衬底中。
8.一种使用根据权利要求1所述的半导体器件作为开关的电路设备，包括：
电池，具有正电极和负电极；以及
负载，
其中所述第一源极电极电连接到所述正电极，并且
其中所述第二源极电极经由所述负载电连接到所述负电极。
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