CN109155627A - 增强型fet栅极驱动器集成电路 - Google Patents

增强型fet栅极驱动器集成电路 Download PDF

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Abstract

一种完全集成的GaN驱动器，包括数字逻辑信号反相器、电平转换器电路、UVLO电路、输出缓冲级以及(可选地)待驱动的FET，其均被集成在单个封装中。电平转换器电路将输入处的接地参考0‑5V数字信号转换为输出处的0‑10V数字信号。输出驱动电路包括与低侧GaN FET相比反相的高侧GaN FET。反相的高侧GaN FET允许开关操作，而不是源极跟随器拓扑，从而提供数字电压以控制由电路驱动的主FET。

Description

增强型FET栅极驱动器集成电路
技术领域
本发明涉及栅极驱动器，更具体地，涉及用于驱动低侧增强型氮化镓(GaN)FET的集成电路。
背景技术
最近已引入高功率GaN晶体管作为硅基晶体管的替代品。由于氮化镓具有高电子迁移率和高击穿场，导致具有低导通电阻、快速切换和更高的工作温度，因此GaN具有优于硅基器件的优异性能。正常截止增强型GaN晶体管是优选的，因为它们是快速的(多数载流子，与耗尽型不同)，没有反相恢复(QRR)并且比耗尽型器件消耗更少的功率。
用于增强型GaN晶体管的栅极驱动器可从德州仪器(Texas Instruments)获得，例如LM5114低侧栅极驱动器。然而，LM5114本身是采用与GaN不兼容的硅工艺制造的。这防止了待驱动的增强型GaN晶体管的单片集成。这两种芯片解决方案不允许尽可能低的栅极回路电感，并且因此无法与完全单片集成解决方案的性能相媲美。与增强型GaN晶体管集成在一起的栅极驱动器必然具有低得多的传播延迟，将消耗更少的功率，并且将允许非常短的导通持续时间。
美国专利No.9,525,413提出了一种集成解决方案，即具有单片集成GaN驱动器的增强型GaN晶体管，其包括以半桥配置的两个较小增强型GaN晶体管。半桥的高侧GaN晶体管向GaN晶体管的栅极提供栅极驱动电压，并且低侧GaN晶体管将GaN开关的栅极钳位到源极。该解决方案需要分立的双电压预驱动器。由于上述原因，将增强型GaN晶体管与完整的栅极驱动器集成在单个集成封装中将是有利的。
特别地，需要提供一种完全集成的GaN驱动器，它可以采用5V单电源供电，其功耗低、对占空比和频率没有严重限制、具有快速转换、低传播时间，并且具有上拉和下拉电阻与其驱动的FET匹配，并包括UVLO电路。
发明内容
本发明通过提供具有上述特征的完全集成的GaN驱动器来实现上述目标，其可以支持低至10ns的脉冲。这种低脉冲能力为超高频率转换器>10MHz以及高压降比转换器(例如48V至1V或更低)打开大门。
更具体地，本发明提供一种完全集成的GaN驱动器，包括数字逻辑信号反相器、电平转换器电路、UVLO电路、输出缓冲级以及(可选地)待驱动的FET，所有这些都被集成在单个封装或芯片中。
输出驱动电路包括与低侧GaN FET相比反相的高侧GaN FET。反相的高侧GaN FET允许开关操作，而不是源极跟随器拓扑，从而提供数字电压以控制由电路驱动的主FET。
本发明的完全集成的GaN栅极驱动器还包括新颖的低电压“电平转换器”和“电流放大器”。输入为接地参考0-5V数字信号，输出为0-10V数字信号。该信号对于上面讨论的反相输出驱动级是有用的。
当结合附图阅读以下描述时，本发明的其他特征和优点对于本领域技术人员将变得显而易见。
附图说明
图1是本发明的数字逻辑信号反相器的优选实施例的示意图。
图2是本发明的电平转换器的优选实施例的示意图。
图3是栅极驱动器的输出缓冲级。
图4是两输入NAND逻辑的实现。
图5是两输入NOR逻辑的实现。
图6是两输入OR逻辑的实现。
图7是两输入AND逻辑的实现。
图8是完整的独立栅极驱动器的电路。
图9是完整的栅极驱动器的电路，其中待驱动的主FET与驱动器集成在一起。
图10示出了基本电压参考电路，其仅包含N型增强型GaN FET。
图11示出了本发明的基本欠压锁定(UVLO)电路。
图12示出了包括上述ULVO电路的本发明的栅极驱动器，其与主FET集成在一起。
图13示出了包括同步自举电源FET电路的本发明的主栅极驱动器(没有UVLO)。
图14示出了本发明的完整的栅极驱动器，其结合了所有先前描述的特征，包括UVLO，集成同步自举FET、主驱动器和主FET。
图15示出了比较器/UVLO电路的替代实施例。
详细描述
在以下详细描述中，参考了本发明的示例性实施例。以足够的细节描述示例性实施例以使得本领域技术人员能够实践它们。应该理解，可以采用其他实施例，并且可以进行各种结构、逻辑和电气变化。
栅极驱动器的基本构建块是逻辑反相器、信号电平转换器和输出驱动级。如果源电压下降到低于预定阈值，则还需要欠压锁定(UVLO)电路来截止栅极驱动器。
图1是本发明的数字逻辑信号反相器的优选实施例的示意图。在GaN中，电源电压为5V，因此逻辑高电平为5V，逻辑低电平为0V。本发明的反相器类似于标准NMOS逻辑反相器，但有一些明显的例外：(a)晶体管4(Q2；WG＝10μm)是增强型GaN晶体管，而不是NMOS中典型的耗尽型器件，(b)因为没有使用耗尽型器件，添加晶体管2(Q1；WG＝20μm)，也是增强型GaN晶体管，以对晶体管4(Q2)的栅极充电，从而使其保持导通。晶体管6(Q3；WG＝120μm)也是增强型GaN晶体管-晶体管6(Q3)的导通电阻比Q2的导通电阻低六倍。
本发明的逻辑反相器通过使用晶体管2(Q1)作为自举二极管(栅极短路到源极)与晶体管4(Q2)的CGS一起工作，这使得更快的转换。当晶体管6(Q3)导通时，二极管将晶体管4(Q2)的栅极(CGS)和电容器8(C4＝0.2pF)充电至接近5V，即输入(A输入)逻辑为1(5V)，因此晶体管4(Q2)始终导通并导通电流。这允许快速电压上升。晶体管4(Q2)消耗集成电路上的大部分功率。由于晶体管6(Q3)的漏极也连接到输出端(Y输出)，因此输出将接近0V，从而使输入反相。在该模式中，作为大FET的晶体管6(Q3)将晶体管4(Q2)拉出饱和状态，从而具有流过它的电流。当输入信号变为0V时，需要该电流将输出拉高，再次使逻辑输入反相。电容器8(C4)用于高于晶体管4(Q2)的CGS提供的额外存储，从而增加了电路“保持”逻辑高输出的时间。本发明的逻辑反相器的主要优点是仅使用N型增强型的FET。
图2是本发明的电平转换器(level shifter)的优选实施例的示意图。电平转换器的主要功能是仅将逻辑高电平的输入的电压幅度(A输入)增加一倍。0V的逻辑低输入保持为0V。该电路使用两个输入，其中第二输入只是A输入的反相版本。这可以使用前面描述的反相器来完成。
本发明的电平转换器以与反相器电路基本相同的方式工作并加上一些修改。它包括两个级：(1)电源电压电平转换器晶体管10(Q4)和12(Q5)；以及(2)由晶体管14(Q6)、16(Q7)和18(Q8)组成的反相器和高压缓冲级。第二级的工作方式与逻辑反相器相同，但当输出为高电平(Y输出)时，其电源电压为10V而不是5V(晶体管16(Q7)的漏极)，当输出为低电压时，其电源电压为5V(其中它的操作方式与反相器完全相同)。第一级用作自举电源，其中电容器20(C1＝5pF)两端的电压将反相输入信号的电平从0V和5V之间转换到5V和10V之间。晶体管10(Q4)充当二极管，这种情况允许晶体管12(Q5)的栅极两端在0V(截止)和5V(导通)转换。当A输入为低电平时，电容器22(C2＝50pF)被充电，当晶体管12(Q5)通过C1被导通时电容器22也被充电。晶体管10(Q4；WG＝10μm)、12(Q5；WG＝50μm)、14(Q6；WG＝10μm)、16(Q7；WG＝10μm)以及18(Q8；WG＝60μm)，每个优选地是增强型GaN晶体管。这里提供的栅极宽度仅是示例性的-它们之间的比率是重要的。电容器24(C5)为2pF。
图3是栅极驱动器的输出缓冲级。它使用两个互补的输入端(A输入和)。注意，输出驱动电路包括高侧增强型GaN FET 26(Q9)(WG＝1.2mm)，Q5，其与低侧增强型GaN FET 28(Q10)(WG＝1.2mm)相比是反相的。反相高侧GaN FET 26(Q9)允许开关操作，而不是源极跟随器拓扑，从而提供数字电压以控制由电路驱动的主FET。
更具体地，当逻辑输入A输入为低电平(0V)且为高电平(5V)时，晶体管28(Q10)导通，从而使输出(Y输出)为低电平(0V)。而且，晶体管26(Q9)的上部FET栅极变得高度反相偏置(GaN FET的独特特征，其增加“体二极管”电压)，使得尽管反相安装(漏极和源极)它也不能导电。当来自电平转换器级的逻辑输入A输入为高电平(10V)且为低电平时，晶体管26(Q9)导通，晶体管28(Q10)截止。此级显着增加了驱动器的灌电流(current sink)或拉电流(current source)。
图4是双输入NAND逻辑的实现。它基于前面描述的逻辑反相器，只有一个小例外。两个输入端的输入FET被分成两个，并且它们的连接是级联的。这要求FET 6和32(Q3和Q4)二者在其可以导电和改变晶体管4(Q2)的状态并因此改变输出端的状态之前被导通，从而击穿(yield)NAND栅极。晶体管2(Q1；WG＝10μm)、4(Q2；WG＝20μm)、6(Q3；WG＝120μm)和32(Q4；WG＝120μm)都是增强型GaN晶体管。当晶体管6和32(Q3和Q4)二者都导通时，晶体管2(Q1)用作二极管以对电容器8(C4)充电。当晶体管6和32(Q3和Q4)中的任何一个被保持截止时，这阻止电容器8(C4)被正确充电，并且将严重降低输出的性能。晶体管31(Q8；WG＝10μm)、33(Q9)和电容器35(C7)纠正了这个问题。当晶体管32(Q4)导通并且晶体管8(Q3)截止时，电路通过允许电容器35(C7)充电来工作。当晶体管32(Q3)导通时，电容器35(C7)可以经由晶体管33(Q9；WG＝10μm)对电容器8(C4)充电，从而恢复对电路的运行。
图5是两输入NOR逻辑的实现。它基于前面描述的图1的逻辑反相器，只有一个小的例外。两个输入端的输入FET被分为两个，它们的连接是并联的。这要求两个FET 6和32(Q3和Q4)中的任何一个导通，以改变Q2的状态，从而改变输出的状态，从而击穿NOR栅极。
图6是两输入OR逻辑的实现。它基于图5的NOR逻辑，在末端添加了反相器级以改变极性。晶体管34(Q5；WG＝10μm)、36(Q6；WG＝20μm)和38(Q7；WG＝120μm)类似于晶体管2(Q1)、4(Q2)和6(Q3)，并且都是增强型GaN晶体管。
图7是两输入AND逻辑的实现。它基于图4的NAND逻辑，在末端添加了反相器级以改变极性。
图8是完整的栅极驱动器的电路。它包括前面描述的三个级：(1)反相器(图1)、(2)电平转换器(图2)以及(3)输出缓冲器(图3)。此外，打开输出级以产生Y输出H和Y输出L。这允许驱动器的栅极电阻器的外部编程，以独立地改变被驱动的FET的导通和截止特性，从而改善对较小FET(被驱动)的匹配。
图9是完整栅极驱动器的电路，其中待驱动的主FET与驱动器集成在一起。除了输出级连接到主FET(Q100；WG＝300mm)之外，其设计与图8的完整驱动器相同。这消除了FET电压的外部编程，因为驱动器已针对其驱动的FET进行了优化。
如前所述，希望为栅极驱动器提供欠压锁定(UVLO)电路。本发明的UVLO电路包括两个电压参考电路和比较器。一个电压参考电路将预定电压与测量的电源电压进行比较，另一个电压参考电路用于比较器的恒流源。
图10示出了基本电压参考电路，其仅包含N型增强型GaN FET。参考电路包括晶体管46(Q27；WG＝10μm)、电阻器44(R27＝160kΩ，电流设定电阻)和晶体管48(Q28；WG＝10μm)。在晶体管48(Q28)的栅极连接到其漏极的情况下，晶体管48(Q28)在灌入电流时变为限制电压参考。任何将电压增加到FET阈值以上的尝试都会由晶体管48导致灌电流的增加(Q28)。晶体管46(Q27)和48(Q28)优选地是EPC25V可扩展增强型GaN晶体管，其栅极宽度为10μm。
图11示出了本发明的基本欠压锁定(UVLO)电路。UVLO电路的目的是在电源电压低于预定值时锁定/防止另一电路的工作。一旦达到预定的电源电压，UVLO电路就释放另一电路(在这种情况下为栅极驱动电路)进行工作。这可以防止栅极驱动器的GaN FET在许多功率转换应用中低于其阈值电压工作。UVLO电路包括三个部分：(1)要与测量的电源电压进行比较的电压参考(预定电压)、(2)用于比较器的恒流源的电压参考，以及(3)比较器级。两个电压参考电路与先前讨论的和图10中所示的相同。一个参考用作固定参考，用于通过比较器与电源电压进行比较，第二个参考用作固定参考，以在比较器中产生电流镜。比较器是经典的电流镜类型。比较器中的晶体管58(Q26)用于向电路添加滞后以防止振荡。UVLO输出由晶体管52(Q25)设置为数字逻辑信号。晶体管50(Q22)、52(Q25)、54(Q24)、56(Q23)和58(Q26)优选地都是EPC25V可扩展增强型GaN晶体管，其栅极宽度为10μm。
图12示出了包括上述ULVO电路的本发明的完整的独立栅极驱动器，其与主FET集成在一起。图12中的主FET是EPC2019增强型GaN FET或等效物-本文所述的电路已被优化以驱动这种类型的FET。然而，本发明的栅极驱动电路显然可以与其他主FET集成在一起(并且被优化用于驱动)。
图13示出了基本栅极驱动器(没有UVLO)的一种形式，其包括栅极驱动器和用于同步自举电源的FET 60(Q19)。同步自举电源FET额定电压应至少比主FET高5V，因为HB节点包含用于5V自举电源的充电电压。
图13的同步自举FET供电栅极驱动电路62几乎与主FET栅极驱动电路64相同，除了它不需要最终输出缓冲级。主要原因是：(1)同步自举FET在栅极上需要+5V和-5V，这是由低压电平转换器的+10V和0V输出产生的；以及(2)同步自举FET非常小，因此不需要大电流驱动。5V偏移由同步自举FET源极连接到5V电源而被提供。该解决方案不需要典型的经典增强型GaN FET同步自举电源的外部电路(参见例如美国专利申请公开No.2016/0105173)，因为定时和电平转换在内部被处理。
图13的栅极驱动器的定时分两个阶段实现：(1)其接通必须比主FET导通要延迟以允许主FET完全增强。这是通过使用主FET栅极信号作为同步自举FET栅极驱动器的信号源来实现的；以及(2)其截止必须与主FET一起或比主FET更快。这是通过使用主栅极驱动器的初始反相信号直接驱动晶体管Q18来实现的，从而绕过同步自举FET驱动器。该信号在到达主FET之前有效地到达同步自举FET。
图14示出了本发明的完整的栅极驱动器，其包含了所有前述特征，包括UVLO、集成同步自举FET、主驱动器和主FET。
图15示出了比较器/UVLO电路的另一个实施例。在图11的实施例中，电阻器用于负载。在GaN加工中，电阻器在裸晶上占据很大的物理空间并且具有大的公差变化(～20％)，具有所有不期望的特性。在图15的实施例中，许多电阻器被增强型GaN FET代替，其中栅极连接到漏极，使得增强型GaN FET成为非线性电阻器。GaN FET之间的公差显着更小，并且它们在裸晶上的占位面积也明显减少。在图15中，FET负载用于UVLO的电压感测以及电流镜电路的负载。
以上描述和附图仅被认为是对特定实施例的说明，其实现了本文描述的特征和优点。可以对特定处理条件进行修改和替换。因此，本发明的实施例不被视为受前述描述和附图的限制。

Claims (6)

1.一种用于驱动增强型GaN场效应晶体管的集成栅极驱动电路，包括完全集成在单个芯片中的以下元件：
栅极驱动器，包括：
逻辑反相器电路；
具有输入和输出的电平转换器电路，所述电平转换器电路将所述输入处的接地参考0-5V数字信号转换为所述输出处的0-10V数字信号；以及
用于驱动FET的输出级；以及
连接到所述栅极驱动器的欠压锁定电路，包括：
用于产生预定电压参考的电压参考电路；以及
比较器，其用于接收所述电压参考电路的输出，并且如果电源电压低于所述预定电压参考时，用于阻止所述栅极驱动器的操作。
2.如权利要求1所述的集成栅极驱动电路，其中，所述电路中的所有晶体管都是增强型GaN场效应晶体管。
3.如权利要求2所述的集成栅极驱动电路，还包括待驱动的增强型GaN场效应晶体管。
4.如权利要求1所述的集成栅极驱动电路，其中，所述输出级包括由高侧增强型GaN晶体管和低侧增强型GaN晶体管形成的半桥电路，其中所述高侧增强型GaN晶体管相对于所述低侧增强型GaN晶体管是反相的。
5.如权利要求1所述的集成栅极驱动电路，还包括同步自举FET供电栅极驱动电路。
6.如权利要求5所述的集成栅极驱动电路，其中，所述同步自举FET供电栅极驱动电路与没有所述输出级的所述栅极驱动器本质上相同。
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