CN114551601A - 高抗浪涌电流能力的集成栅控二极管的碳化硅mosfet - Google Patents
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Abstract
本发明涉及一种高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET，属于功率半导体器件技术领域。随着碳化硅功率器件的耐压越来越高，漂移区也越来越厚，这使得PIN在进行双极导通过程中越来越多的少子在漂移区被复合形成复合电流，该复合电流将全部由栅控二极管的沟道承担，这将极大降低栅控二极管的栅氧化层可靠性。为了缓解这一问题，为栅控二极管集成了并联的PNP BJT，利用反偏的PN结降低了有效基区厚度，减少了少子在基区的复合，即减小了复合电流的产生，缓解浪涌状态中沟道区的电流密度，提高了器件整体的抗浪涌电流能力。
Description
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET。
背景技术
宽禁带半导体材料SiC是制备高压电力电子器件的理想材料，相对于Si材料，SiC材料具有击穿电场强度高（4×106V/cm）、载流子饱和漂移速度高(2×107cm/s)、热导率高、热稳定性好等优点，因此特别适合用于大功率、高压、高温和抗辐射的电子器件中。
SiC VDMOS是SiC功率器件中较为常用的一种器件，相对于双极型的器件，由于SiCVDMOS没有电荷存储效应，所以其拥有更好的频率特性以及更低的开关损耗。同时SiC材料的宽禁带使得SiC VDMOS的工作温度可以高达300℃。
但是平面型SiC VDMOS存在两个问题，其一是JFET区的密度较大，引入了较大的密勒电容，增加了器件的动态损耗；其二是寄生的SiC体二极管导通压降太高，并且其为双极型器件，存在较大的反向恢复电流，此外碳化硅BPD缺陷造成的双极退化现象使得该体二极管的导通压降随着使用时间的增长持续升高，因此，SiC VDMOS的体二极管无法直接作为续流二极管使用。
为了解决这两个问题，我们提出了专利所述的一种高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET。该结构采用分离栅结构，并通过P型埋层屏蔽了多晶硅边缘的电场，在充分降低密勒电容的同时保证了器件的长期可靠性。此外，我们在MOSFET的另一侧集成了一种栅控二极管，该二极管采用分离栅MOSFET的二极管接法（即源漏短接）形成，我们通过调节N型导流层的注入剂量和能量可以方便地调节该二极管的导通压降，从而大幅度降低MOSFET体二极管的导通压降，另外，该二极管为单极型器件，无反向恢复电流，可以快速开断，大幅降低开断动态损耗。
积累型沟道的栅控二极管可以大幅度降低体二极管的静态功耗以及动态功耗，遭受浪涌电流时寄生的PIN二极管将进入双极导通模式，提高抗浪涌电流的能力。但是随着碳化硅功率器件的耐压越来越高，漂移区也越来越厚，这使得PIN在进行双极导通过程中越来越多的少子在漂移区被复合形成复合电流，该复合电流将全部由栅控二极管的沟道承担，这将在极大程度上降低栅控二极管的栅氧化层可靠性。为了缓解这一问题，我们为栅控二极管集成了并联的PNP BJT取代原有的PIN二极管，这样，当浪涌电流到来时PNP BJT的发射结正偏集电结反偏，进入导通状态，并且由于基区的浓度远低于集电区的浓度，耗尽区将向基区拓展，降低了有效基区厚度，减少了少子在基区的复合，即减小了复合电流的产生，缓解浪涌状态中沟道区的电流密度，提高了器件整体的抗浪涌电流能力。
发明内容
本发明所要解决的技术问题是针对现有技术存在的问题，针对碳化硅功率半导体的抗浪涌电流能力的需求，提供了一种高抗浪涌电流能力的集成栅控二极管的碳化硅MSOFET。
为实现上述发明目的，本发明技术方案如下：
一种高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET，包括背面金属1、第一N型碳化硅衬底21、第二N型碳化硅衬底22、第一P型背面注入31、第二P型背面注入32、N型碳化硅外延4、第一P型源区注入51、第二P型源区注入52、第一N型源区注入61、第二N型源区注入62、第三N型源区注入63、第一P型井区71、第二P型井区72、第三P型井区73、第一P型埋层81、第二P型埋层82、第一N型导流层91、第二N型导流层92、N型JFET注入区10、第一栅氧化层111、第二栅氧化层112、第三栅氧化层113、第一多晶硅121、第二多晶硅122、第三多晶硅123、第一层间介质131、第二层间介质132、正面金属14；
所述第二N型碳化硅衬底22与所述背面金属1左上方相接；所述第二P型背面注入32与所述第二N型碳化硅衬底22右侧相接；所述第一N型碳化硅衬底21与所述第二P型背面注入32右侧相接；所述第一P型背面注入31与所述第一N型碳化硅衬底21右侧相接；所述N型碳化硅外延4与所述第一P型背面注入31、第一N型碳化硅衬底21、第二P型背面注入32、第二N型碳化硅衬底22的上方相接；所述第一P型源区注入51位于所述N型碳化硅外延4内部右上方；所述第一N型源区注入61与所述第一P型源区注入51的左上方相接；所述第一P型井区71与所述第一P型源区注入51的左下方相接；所述第一P型埋层81与所述第一P型井区71的左侧相接；所述第一N型导流层91与所述第一N型源区注入61左侧相接；所述N型JFET注入区10位于所述N型碳化硅外延4的内部左上方；所述第三P型井区73与所述N型JFET注入区10右侧相接；所述第三N型源区注入63位于所述第三P型井区73的内部右上方；所述第二P型源区注入52与所述第三P型井区73、第三N型源区注入63的右侧相接；所述第二N型源区注入62与所述第二P型源区注入52的右上方相接；所述第二P型井区72与所述第二P型源区注入52的右下方相接；所述第二N型导流层92与所述第二P型井区72的右上方相接；所述第二P型埋层82与所述第二P型井区72的右下方相接；所述第一栅氧化层111与所述第一N型导流层91、第一N型源区注入61的上方相接；所述第二栅氧化层112与所述第二N型源区注入62、第二P型井区72、第二N型导流层92的上方相接；所述第三栅氧化层113与所述N型JFET区注入10、第三P型井区73、第三N型源区注入63上方相接；所述第一多晶硅121与所述第一栅氧化层111上方相接；所述第二多晶硅122与所述第二栅氧化层112上方相接；所述第三多晶硅123与所述第三栅氧化层113上方相接；所述第一层间介质131与所述第二N型源区注入62、第二多晶硅122、第二N型导流层92、N型碳化硅外延4、第一N型导流层91、第一多晶硅121上方相接；所述第二层间介质132与所述第三多晶硅123、第三N型源区注入63的上方相接；所述正面金属14与所述第二层间介质132、第二P型源区注入52、所述第一层间介质131、第一N型源区注入61、第一P型源区注入51上方相接。
所述第一P型背面注入31的掺杂浓度范围为1.0E18cm-3~1.0E22cm-3，且其掺杂浓度应高于所述N型碳化硅外延4；
所述第二P型背面注入32的掺杂浓度范围为1.0E18cm-3~1.0E22cm-3，且其掺杂浓度应高于所述N型碳化硅外延4；
所述N型碳化硅外延4的掺杂浓度范围为1.0E14cm-3~1.0E17cm-3；
所述N型JFET区注入10的掺杂浓度范围为1.0E16cm-3~1.0E19cm-3；
所述第一N型导流层91的掺杂浓度范围为1.0E16cm-3~1.0E19cm-3，且其厚度范围为0.05um~0.5um；
所述第二N型导流层92的掺杂浓度范围为1.0E16cm-3~1.0E19cm-3，且其厚度范围为0.05um~0.5um。
与现有技术相比，本发明的有益效果是：
采用了优化的分离栅结构，充分减小了器件的密勒电容，从而降低了器件的开关损耗，另外，为了保护分离栅的栅氧化层，我们采用P型埋层对分离栅的栅氧化层的边缘电场进行了削弱，从而提高了器件的长期可靠性；
本发明用N型掺杂的导流层形成了额外的沟道，该沟道为积累型沟道，具有低阈值电压的特点，在此基础上我们利用这一沟道制作了一种基于MOSFET二极管接法的整流器，相比于传统MOSFET的体二极管，该整流器具有导通压降低、单极导通（无反向恢复电流、无双极退化）的优点，这使得此整流器可以用作MOSFET的续流二极管，大幅度降低了动态损耗；
本发明将源极金属与多晶硅侧壁形成欧姆接触，降低了因为集成栅控二极管而带来的元胞尺寸增加；
在例如半桥或者全桥应用中，碳化硅MOSFET通常需要反向并联碳化硅肖特基二极管进行续流。采用本发明的一种集成栅控二极管的碳化硅分离栅MOSFET可以避免额外的续流二极管并联。因为两种器件公用相同的JFET区、主结以及终端区，因此本发明的一种集成栅控二极管的碳化硅分离栅MOSFET其制造成本将低于单颗碳化硅MOSFET和碳化硅肖特基二极管价格总和；
MOSFET与高速续流二极管的集成使得芯片面积被放大（大于单颗MOSFET或单颗二极管），因此本发明的器件将获得更低的结壳热阻Rjc，从公式P=ΔTj/Rjc可知，无论是MOSFET还是栅控二极管所能承载的最大电流都将获得极大提升，其中P是最大功率，ΔTj为结温的变化量，Rjc为结壳热阻。
MOSFET与高速续流二极管的集成使得芯片面积被放大（大于单颗MOSFET或单颗二极管），这让器件受到短路时功率密度低于单颗MOSFET或者单颗二极管，从而极大程度地提高了短路耐受时间；
本发明具有高抗浪涌电流能力，原因在于我们集成了PNP BJT与栅控二极管并联，这样当浪涌电流到来时PNP BJT的发射结正偏，集电结反偏，进入导通状态。集电结的反偏将使得耗尽区向基区（N型碳化硅外延层）扩散，这使得有效基区宽度降低降低了少子（空穴）的复合，因此少子电流（空穴电流）增加，复合电流（电子电流）减小，而复合电流将通过栅控二极管沟道流动，复合电流的减小将使得在浪涌状态下栅控二极管的沟道电流密度降低，从而提高了栅控二极管的栅氧化层可靠性，提高了器件整体的抗浪涌电流能力。
附图说明
图1 为本发明实施例的一种高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET结构示意图。
图2 为本发明实施例的一种高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET等效电路示意图。
图3 为本发明实施例的一种高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET正向导通时的电流分布示意图。
图4 为本发明实施例的一种高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET反向续流时的电流分布示意图。
图5 为本发明实施例的一种高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET浪涌电流导通时的电流分布示意图。
1为背面金属，21为第一N型碳化硅衬底，22为第二N型碳化硅衬底，31为第一P型背面注入，32为第二P型背面注入，4为N型碳化硅外延，51为第一P型源区注入，52为第二P型源区注入，61为第一N型源区注入，62为第二N型源区注入，63为第三N型源区注入，71为第一P型井区，72为第二P型井区，73为第三P型井区，81为第一P型埋层，82为第二P型埋层，91为第一N型导流层，92为第二N型导流层，10为N型JFET注入区，111为第一栅氧化层，112为第二栅氧化层，113为第三栅氧化层，121为第一多晶硅，122为第二多晶硅，123为第三多晶硅，131为第一层间介质，132为第二层间介质，14为正面金属。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
本发明的元胞结构如图1所示，在图1中各部分包括背面金属1，第一N型碳化硅衬底21，第二N型碳化硅衬底22，第一P型背面注入31，第二P型背面注入32，N型碳化硅外延4，第一P型源区注入51，第二P型源区注入52，第一N型源区注入61，第二N型源区注入62，第三N型源区注入63，第一P型井区71，第二P型井区72，第三P型井区73，第一P型埋层81，第二P型埋层82，第一N型导流层91，第二N型导流层92，N型JFET注入区10，第一栅氧化层111，第二栅氧化层112，第三栅氧化层113，第一多晶硅121，第二多晶硅122，第三多晶硅123，第一层间介质131，第二层间介质132，正面金属14。
所述第二N型碳化硅衬底22与所述背面金属1左上方相接；所述第二P型背面注入32与所述第二N型碳化硅衬底22右侧相接；所述第一N型碳化硅衬底21与所述第二P型背面注入32右侧相接；所述第一P型背面注入31与所述第一N型碳化硅衬底21右侧相接；所述N型碳化硅外延4与所述第一P型背面注入31、第一N型碳化硅衬底21、第二P型背面注入32、第二N型碳化硅衬底22的上方相接；所述第一P型源区注入51位于所述N型碳化硅外延4内部右上方；所述第一N型源区注入61与所述第一P型源区注入51的左上方相接；所述第一P型井区71与所述第一P型源区注入51的左下方相接；所述第一P型埋层81与所述第一P型井区71的左侧相接；所述第一N型导流层91与所述第一N型源区注入61左侧相接；所述N型JFET注入区10位于所述N型碳化硅外延4的内部左上方；所述第三P型井区73与所述N型JFET注入区10右侧相接；所述第三N型源区注入63位于所述第三P型井区73的内部右上方；所述第二P型源区注入52与所述第三P型井区73、第三N型源区注入63的右侧相接；所述第二N型源区注入62与所述第二P型源区注入52的右上方相接；所述第二P型井区72与所述第二P型源区注入52的右下方相接；所述第二N型导流层92与所述第二P型井区72的右上方相接；所述第二P型埋层82与所述第二P型井区72的右下方相接；所述第一栅氧化层111与所述第一N型导流层91、第一N型源区注入61的上方相接；所述第二栅氧化层112与所述第二N型源区注入62、第二P型井区72、第二N型导流层92的上方相接；所述第三栅氧化层113与所述N型JFET区注入10、第三P型井区73、第三N型源区注入63上方相接；所述第一多晶硅121与所述第一栅氧化层111上方相接；所述第二多晶硅122与所述第二栅氧化层112上方相接；所述第三多晶硅123与所述第三栅氧化层113上方相接；所述第一层间介质131与所述第二N型源区注入62、第二多晶硅122、第二N型导流层92、N型碳化硅外延4、第一N型导流层91、第一多晶硅121上方相接；所述第二层间介质132与所述第三多晶硅123、第三N型源区注入63的上方相接；所述正面金属14与所述第二层间介质132、第二P型源区注入52、所述第一层间介质131、第一N型源区注入61、第一P型源区注入51上方相接。
所述第一P型背面注入31的掺杂浓度范围为1.0E18cm-3~1.0E22cm-3，且其掺杂浓度应高于所述N型碳化硅外延4。
所述第二P型背面注入32的掺杂浓度范围为1.0E18cm-3~1.0E22cm-3，且其掺杂浓度应高于所述N型碳化硅外延4。
所述N型碳化硅外延4的掺杂浓度范围为1.0E14cm-3~1.0E17cm-3。
所述N型JFET区注入10的掺杂浓度范围为1.0E16cm-3~1.0E19cm-3。
所述第一N型导流层91的掺杂浓度范围为1.0E16cm-3~1.0E19cm-3，且其厚度范围为0.05um~0.5um。
所述第二N型导流层92的掺杂浓度范围为1.0E16cm-3~1.0E19cm-3，且其厚度范围为0.05um~0.5um。
本发明的一种高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET等效电路图如图2所示。从图中可以看出，本发明由四部分并联构成，分别为常规MOSFET、分离栅MOSFET、栅控二极管和PNP BJT。当器件处于正向导通状态时，常规MOSFET和分离栅MOSFET通过向Gate端口施加正电压使其导通，导通电流IDS为常规MOSFET电流IDS1和分离栅MOSFET电流IDS2的总和，此时栅控二极管和PNP BJT处于阻断状态，将不形成电流。当器件处于反向续流状态时，电流ISD从节点1流到节点3，通过栅控二极管的沟道电阻Rch以及JFET区电阻RJFET在节点1和节点2之间形成正的电压降，使得栅控二极管导通，并形成电子电流Ie，同时节点1和节点2之间的正电压降将使得PNP BJT发射结正偏，通过外延层电阻REPI形将在节点2和节点3之间的正电压降将使得PNP BJT的集电结发生反偏，此时PNP BJT将被导通，形成空穴电流Ih和复合电流Ier，而反向电流ISD为电子电流IE、复合电流Ier和空穴电流Ih的总和。
当器件处于正向导通状态时，电流的分布如图3所示，此时由于常规MOSFET的沟道电阻更低，因此流经常规MOSFET的电流IDS1将大约流经分离栅MOSFET的电流IDS2，这也有利于保护相对薄弱的分离栅MOSFET。
当器件处于反向导通状态时，电流的分布如图4所示，由于栅控二极管的开启电压更低，因此此时电流主要以通过栅控二极管的电子电流Ie为主，PNP BJT的发射结未发生大注入，因此只会产生少量的空穴电流Ih和复合电流Ier。这将使得在反向续流状态下器件的少子存储效应降低，有利于降低反向恢复电流。
当器件进入浪涌导通状态时，电流分布如图5所示。正向电流IFSM激增，此时如图2中节点1和节点2之间形成较大的正向压降，这一电势差将使得PNP BJT的发射结进入大注入模式，此外，如图2中节点2和节点3之间将形成较大的正向压降，这一电势差将使得PNPBJT的集电结反偏，此时PNP BJT将进入导通状态。由于PNP BJT的复合电流Ier将全部由栅控二极管沟道承担，为了降低复合电流Ier在IFSM中所占据的比例从而提高栅控二极管的栅氧化层鲁棒性，我们采用重掺杂的集电区，因为基区相对于集电区浓度更低，所以当集电结反偏时，耗尽区主要向基区扩展，此时的有效基区宽度将由原来的Wb变为Wb’（如图5所示），从而大大减小了少子空穴在基区中的复合，降低了沟道所承载的电子电流。此时的电流分布如图5所示，浪涌电流主要通过PNP BJT进行泄放，并且以空穴电流为主，经由沟道的电子电流将占据少部分，从而提高了器件的抗浪涌电流能力。
Claims (7)
1.一种高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET，其特征在于：包括背面金属（1）、第一N型碳化硅衬底（21）、第二N型碳化硅衬底（22）、第一P型背面注入（31）、第二P型背面注入（32）、N型碳化硅外延（4）、第一P型源区注入（51）、第二P型源区注入（52）、第一N型源区注入（61）、第二N型源区注入（62）、第三N型源区注入（63）、第一P型井区（71）、第二P型井区（72）、第三P型井区（73）、第一P型埋层（81）、第二P型埋层（82）、第一N型导流层（91）、第二N型导流层（92）、N型JFET注入区（10）、第一栅氧化层（111）、第二栅氧化层（112）、第三栅氧化层（113）、第一多晶硅（121）、第二多晶硅（122）、第三多晶硅（123）、第一层间介质（131）、第二层间介质（132）、正面金属（14）；
所述第二N型碳化硅衬底（22）与所述背面金属（1）左上方相接；所述第二P型背面注入（32）与所述第二N型碳化硅衬底（22）右侧相接；所述第一N型碳化硅衬底（21）与所述第二P型背面注入（32）右侧相接；所述第一P型背面注入（31）与所述第一N型碳化硅衬底（21）右侧相接；所述N型碳化硅外延（4）与所述第一P型背面注入（31）、第一N型碳化硅衬底（21）、第二P型背面注入（32）、第二N型碳化硅衬底（22）的上方相接；所述第一P型源区注入（51）位于所述N型碳化硅外延（4）内部右上方；所述第一N型源区注入（61）与所述第一P型源区注入（51）的左上方相接；所述第一P型井区（71）与所述第一P型源区注入（51）的左下方相接；所述第一P型埋层（81）与所述第一P型井区（71）的左侧相接；所述第一N型导流层（91）与所述第一N型源区注入（61）左侧相接；所述N型JFET注入区（10）位于所述N型碳化硅外延（4）的内部左上方；所述第三P型井区（73）与所述N型JFET注入区（10）右侧相接；所述第三N型源区注入（63）位于所述第三P型井区（73）的内部右上方；所述第二P型源区注入（52）与所述第三P型井区（73）、第三N型源区注入（63）的右侧相接；所述第二N型源区注入（62）与所述第二P型源区注入（52）的右上方相接；所述第二P型井区（72）与所述第二P型源区注入（52）的右下方相接；所述第二N型导流层（92）与所述第二P型井区（72）的右上方相接；所述第二P型埋层（82）与所述第二P型井区（72）的右下方相接；所述第一栅氧化层（111）与所述第一N型导流层（91）、第一N型源区注入（61）的上方相接；所述第二栅氧化层（112）与所述第二N型源区注入（62）、第二P型井区（72）、第二N型导流层（92）的上方相接；所述第三栅氧化层（113）与所述N型JFET区注入（10）、第三P型井区（73）、第三N型源区注入（63）上方相接；所述第一多晶硅（121）与所述第一栅氧化层（111）上方相接；所述第二多晶硅（122）与所述第二栅氧化层（112）上方相接；所述第三多晶硅（123）与所述第三栅氧化层（113）上方相接；所述第一层间介质（131）与所述第二N型源区注入（62）、第二多晶硅（122）、第二N型导流层（92）、N型碳化硅外延（4）、第一N型导流层（91）、第一多晶硅（121）上方相接；所述第二层间介质（132）与所述第三多晶硅（123）、第三N型源区注入（63）的上方相接；所述正面金属（14）与所述第二层间介质（132）、第二P型源区注入（52）、所述第一层间介质（131）、第一N型源区注入（61）、第一P型源区注入（51）上方相接。
2.根据权利要求1所述的一种高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET，其特征在于：所述第一P型背面注入（31）的掺杂浓度范围为1.0E18cm-3~1.0E22cm-3，且其掺杂浓度应高于所述N型碳化硅外延（4）。
3.根据权利要求1所述的一种高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET，其特征在于：所述第二P型背面注入（32）的掺杂浓度范围为1.0E18cm-3~1.0E22cm-3，且其掺杂浓度应高于所述N型碳化硅外延（4）。
4.根据权利要求1所述的一种高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET，其特征在于：所述N型碳化硅外延（4）的掺杂浓度范围为1.0E14cm-3~1.0E17cm-3。
5.根据权利要求1所述的一种高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET，其特征在于：所述N型JFET区注入（10）的掺杂浓度范围为1.0E16cm-3~1.0E19cm-3。
6.根据权利要求1所述的一种高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET，其特征在于：所述第一N型导流层（91）的掺杂浓度范围为1.0E16cm-3~1.0E19cm-3，且其厚度范围为0.05um~0.5um。
7.根据权利要求1所述的一种高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET，其特征在于：所述第二N型导流层（92）的掺杂浓度范围为1.0E16cm-3~1.0E19cm-3，且其厚度范围为0.05um~0.5um。
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