CN110767753B - 一种SiC功率器件 - Google Patents

一种SiC功率器件 Download PDF

Info

Publication number
CN110767753B
CN110767753B CN201911105062.8A CN201911105062A CN110767753B CN 110767753 B CN110767753 B CN 110767753B CN 201911105062 A CN201911105062 A CN 201911105062A CN 110767753 B CN110767753 B CN 110767753B
Authority
CN
China
Prior art keywords
type
region
type semiconductor
semiconductor region
anode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911105062.8A
Other languages
English (en)
Other versions
CN110767753A (zh
Inventor
易波
赵青
蔺佳
胡博钧
陈星弼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Original Assignee
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China filed Critical University of Electronic Science and Technology of China
Priority to CN201911105062.8A priority Critical patent/CN110767753B/zh
Publication of CN110767753A publication Critical patent/CN110767753A/zh
Application granted granted Critical
Publication of CN110767753B publication Critical patent/CN110767753B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明属于功率半导体领域，具体提供一种SiC功率器件，包括SiC MOSFET和SiC IGBT；其中：对于集成PN结体二极管的SiC MOSFET器件，能够极大地降低体二极管的反向恢复电荷和相关的损耗、降低反向恢复尖峰电流，降低EMI噪声；对于集成N型肖特基二极管或者集成异质结二极管的SiC MOSFET器件，能够降低MOSFET反向导通时的压降，消除少子注入效应，从而降低二极管导通损耗和反向恢复损耗；对于集成PN结体二极管的逆导型SiC IGBT器件，能够极大地降低体二极管的反向恢复电荷和相关的损耗、降低反向恢复尖峰电流，降低EMI噪声；对于集成N型肖特基二极管或者异质结二极管的逆导型SiC IGBT器件，能够降低逆导IGBT反向导通时的压降，消除少子注入效应，降低二极管导通损耗和反向恢复损耗。

Description

一种SiC功率器件
技术领域
本发明属于功率半导体领域，具体提供一种具有低导通压降、快速关断特性以及集成反向快恢复二极管的SiC功率器件，包括SiC MOSFET和SiC IGBT。
背景技术
SiC功率半导体器件作为新一代的功率半导体器件，相比于传统的硅基器件，其具有更低的导通损耗、更快的开关频率以及更好的热特性等特点。作为功率半导体器件主流产品的MOSFET和IGBT在SiC材料中备受青睐。在MOSFET或者IGBT应用中往往需要反并联一个快恢复的高压续流二极管，SiC MOSFET本身集成有一个PiN体二极管；但是由于SiC的禁带宽度很大，其PN结的固有导通压降约为3V，从而体二极管的导通损耗非常大；同时，由于该体二极管的阳极注入效率较高，从而其反向恢复电荷和反向尖峰电流均很大，这会导致很大的反向恢复损耗。相比而言，传统的IGBT由于底部全部为P+型区阳极区，其集成的体二极管无法导电，需要将底部的P+型阳极区用N+型区分隔开来，并且通过阳极金属将P+型阳极区和耐压区短路在一起形成逆导型IGBT，如图11所示；这样，集成的体二极管(由Pbase和N-区构成)就可以正常导电了。对于硅基逆导型IGBT而言，在IGBT正向导通时，首先IGBT工作于单极性导电模式，即只有电子参与导电。只有当横向流过P+型阳极区上的电子电流(即Nbuffer区内横向流过的电子电流)产生的压降达到0.7V左右时，P+型阳极区才开始向耐压区注入空穴，IGBT才进入双极性工作模式。此时由于电导调制效应，耐压区的电阻降低，电流将急剧增大，输出电压特性出现“折回”现象。为了消除“折回”，需要P+型阳极区的长度是N+区的几倍，而这会导致反向导电时出现严重的电流不均匀现象，不利于IGBT可靠性提高。这一现象对SiC IGBT更为突出，原因在于横向流过P+型阳极区上的电子电流产生的压降需要达到3V左右才能使底部的PN结正常注入空穴；所以需要更宽的P+阳极区来产生上述3V压降，所以常规的硅基逆导型IGBT的结构无法适用于SiC IGBT；并且，SiC IGBT的体二极管也存在导通压降高，反向恢复电荷大，损耗高的缺点。
此外，IGBT采用电导调制效应降低耐压区的电阻，其在设计中通常面临的一个问题是导通压降与关断损耗的折中；通常阳极注入效率越高，导通压降越低，但是由于阳极注入了大量非平衡少子，在关断时这部分少子需要一定时间才能消失，从而出现电流拖尾，增加关断损耗。一种常用的优化导通压降和关断损耗的方案是在IGBT阴极引入载流子存储层结构(Carrier Stored Layer：CSL)，如图11所述；该结构通过引入CSL增加阴极注入效率来降低阳极注入效率，在关断时阴极附近的大量少子可以在高电场的作用下快速抽出耐压区，从而IGBT可以快速关断；通常CSL掺杂越高，上述折中关系优化越好。但是随着CSL浓度提高，Pbase/CSL构成的PN结将由于重掺杂而提前击穿，所以器件无法承受高电压。
发明内容
本发明的目的在于针对SiC MOSFET和IGBT反并联的体二极管导通压降高、反向恢复电荷大以及SiC IGBT关断速度慢，无法采用硅基常规逆导型结构的缺点，提出一种新型SiC MOSFET和IGBT结构。为实现该目的，本发明采用的技术方案为：
一种SiC MOSFET器件，其元胞结构包括：
作为耐压区的N型轻掺杂区1；
设置于耐压区1下表面的N型重掺杂欧姆接触区14，以及覆盖于N型重掺杂欧姆接触区14下表面的阳极金属3；
设置于耐压区1上表面的两个分隔的栅极深槽；所述栅极深槽由位于槽壁的氧化层7和填充于槽壁内的导体8构成，所述导体8上覆盖有栅电极金属9；所述两个栅极深槽彼此的外侧的半导体表面分别设置有P型半导体区基区5，所述基区5与槽壁接触；基区5内分别设置有与槽壁接触的作为阴极源区的N型重掺杂区12，以及作为体接触区的P型重掺杂区11；所述P型区11、N型区12上方设置有阴极金属10；所述基区5下分别设置有掺杂较重的N型半导体区4，所述N型半导体区4的浓度比所述N型耐压区1的浓度高一个数量级以上，所述N型半导体区4分别与耐压区1相接触；
所述元胞结构还包括P型半导体区6，所述P型半导体区6与基区5、N型半导体区4共同包围所述两个栅极深槽，所述N型半导体区4与P型半导体区6相接触；所述P型半导体区6在位于两个栅极深槽之间的半导体表面上设置有阴极金属10、且与阴极金属10形成肖特基接触。
进一步的，所述P型半导体区6中还设置有N型半导体区15，所述N型半导体区15位于两个栅极深槽之间，将P型半导体区6分隔为两部分，且N型半导体区15的下表面与耐压区1相接触、上表面与阴极金属10形成肖特基接触。
更进一步的，所述位于N型半导体区15两侧的两部分P型半导体区6在半导体表面处分别通过P型体接触区11与阴极金属10形成欧姆接触。
更进一步的，所述N型半导体区4以及P型半导体区6下方或者所述第一N型半导体区4、P型半导体区6以及N型半导体区15下方可以设置有N型半导体区17，所述N型半导体区17的掺杂浓度比N型耐压区1高。
一种SiC MOSFET器件，其元胞结构包括：
作为耐压区的N型轻掺杂区1；
设置于耐压区1下表面的N型重掺杂欧姆接触区14，以及覆盖于N型重掺杂欧姆接触区14下表面的阳极金属3；
设置于耐压区1上表面的两个分隔的栅极深槽；所述栅极深槽由位于槽壁的氧化层7和填充于槽壁内的导体8构成，所述导体8上覆盖有栅电极金属9；所述两个栅极深槽彼此的外侧的半导体表面分别设置有P型半导体区基区5，所述基区5与槽壁接触；基区5内分别设置有与槽壁接触的作为阴极源区的N型重掺杂区12，以及作为体接触区的P型重掺杂区11；所述P型区11、N型区12上方设置有阴极金属10；所述基区5下分别设置有掺杂较重的N型半导体区4，所述N型半导体区4分别与耐压区1相接触；
所述元胞结构还包括P型半导体区6，所述P型半导体区6与基区5、N型半导体区4共同包围所述两个栅极深槽，所述N型半导体区4与P型半导体区6相接触；所述P型半导体区6中还设置有N型半导体区15，所述N型半导体区15位于两个栅极深槽之间、且下表面与耐压区1相接触、将P型半导体区6分隔为两部分；所述P型半导体区6与N型半导体区15上表面设置有重掺杂多晶硅区16，重掺杂多晶硅区16上表面设置有阴极金属。
进一步的，所述位于N型半导体区15两侧的两部分P型半导体区6在半导体表面处分别通过P型体接触区11与重掺杂多晶硅区16相接触。
更进一步的，所述N型半导体区15以及N型半导体区4以及P型半导体区6下方可以设置有N型半导体区17，所述N型半导体区17的掺杂浓度比N型耐压区1高。
一种SiC IGBT器件，其元胞结构包括：
作为耐压区的N型轻掺杂区1；
设置于耐压区1下表面的N型半导体缓冲层13，所述N型半导体缓冲层13下表面设置有P型阳极区2，所述P型阳极区2与其下表面覆盖的阳极金属3形成欧姆接触；
设置于耐压区1上表面的两个分隔的栅极深槽；所述栅极深槽由位于槽壁的氧化层7和填充于槽壁内的导体8构成，所述导体8上覆盖有栅电极金属9；所述两个栅极深槽彼此的外侧的半导体表面分别设置有P型半导体区基区5，所述基区5与槽壁接触；基区5内分别设置有与槽壁接触的作为阴极源区的N型重掺杂区12，以及作为体接触区的P型重掺杂区11；所述P型区11、N型区12上方设置有阴极金属10；所述基区5下分别设置有掺杂较重的N型半导体区4作为载流子存储层，所述N型半导体区4分别与耐压区1相接触；
所述元胞结构还包括P型半导体区6，所述P型半导体区6与基区5、N型半导体区4共同包围所述两个栅极深槽，所述N型半导体区4与P型半导体区6相接触；所述P型半导体区6在位于两个栅极深槽之间的半导体表面上设置有阴极金属10、且与阴极金属10形成肖特基接触。
更进一步的，所述N型半导体区4以及P型半导体区6下方可以设置有N型半导体区17，所述N型半导体区17的掺杂浓度比N型耐压区1高。
一种SiC IGBT器件，其元胞结构包括：
作为耐压区的N型轻掺杂区1；
设置于耐压区1下表面的N型半导体缓冲层13，所述N型半导体缓冲层13下表面设置有阳极金属3；所述N型半导体缓冲层13内设置有多个阳极深槽、对应于每个阳极深槽的P型阳极区2、以及设置于相邻P型阳极区2之间的N型重掺杂欧姆接触区14，所述P型阳极区2包围所述阳极深槽，且相邻P型阳极区不接触，中间由所述N型半导体缓冲层(13)隔离；所述阳极深槽内填充有阳极金属3，所述P型阳极区2、N型重掺杂欧姆接触区均与阳极金属3相接触；
设置于耐压区1上表面的两个分隔的栅极深槽；所述栅极深槽由位于槽壁的氧化层7和填充于槽壁内的导体8构成，所述导体8上覆盖有栅电极金属9；所述两个栅极深槽彼此的外侧的半导体表面分别设置有P型半导体区基区5，所述基区5与槽壁接触；基区5内分别设置有与槽壁接触的作为阴极源区的N型重掺杂区12，以及作为体接触区的P型重掺杂区11；所述P型区11、N型区12上方设置有阴极金属10；所述基区5下分别设置有掺杂较重的N型半导体区4作为载流子存储层，所述N型半导体区4分别与耐压区1相接触；
所述元胞结构还包括P型半导体区6，所述P型半导体区6与基区5、N型半导体区4共同包围所述两个栅极深槽，所述N型半导体区4与P型半导体区6相接触；所述P型半导体区6在位于两个栅极深槽之间的半导体表面上设置有阴极金属10、且与阴极金属10形成肖特基接触。
进一步的，所述P型半导体区6中还设置有N型半导体区15，所述N型半导体区15位于两个栅极深槽之间，将P型半导体区6分隔为两部分，且N型半导体区15的下表面与耐压区1相接触、上表面与阴极金属10形成肖特基接触。
更进一步的，所述N型半导体区15以及N型半导体区4以及P型半导体区6下方可以设置有N型半导体区17，所述N型半导体区17的掺杂浓度比N型耐压区1高。
一种SiC IGBT器件，其元胞结构包括：
作为耐压区的N型轻掺杂区1；
设置于耐压区1下表面的N型半导体缓冲层13，所述N型半导体缓冲层13下表面设置有阳极金属3；所述N型半导体缓冲层13内设置有多个阳极深槽、对应于每个阳极深槽的P型阳极区2、以及设置于相邻P型阳极区2之间的N型重掺杂欧姆接触区14，所述P型阳极区2包围所述阳极深槽；所述阳极深槽内填充有阳极金属3，所述P型阳极区2、N型重掺杂欧姆接触区均与阳极金属3相接触；
设置于耐压区1上表面的两个分隔的栅极深槽；所述栅极深槽由位于槽壁的氧化层7和填充于槽壁内的导体8构成，所述导体8上覆盖有栅电极金属9；所述两个栅极深槽彼此的外侧的半导体表面分别设置有P型半导体区基区5，所述基区5与槽壁接触；基区5内分别设置有与槽壁接触的作为阴极源区的N型重掺杂区12，以及作为体接触区的P型重掺杂区11；所述P型区11、N型区12上方设置有阴极金属10；所述基区5下分别设置有掺杂较重的N型半导体区4作为载流子存储层，所述N型半导体区4分别与耐压区1相接触；
所述元胞结构还包括P型半导体区6，所述P型半导体区6与基区5、N型半导体区4共同包围所述两个栅极深槽，所述N型半导体区4与P型半导体区6相接触；所述P型半导体区6中还设置有N型半导体区15，所述N型半导体区15位于两个栅极深槽之间、且下表面与耐压区1相接触、将P型半导体区6分隔为两部分；所述P型半导体区6与N型半导体区15上表面设置有重掺杂多晶硅区16，重掺杂多晶硅区16上表面设置有阴极金属。
更进一步的，所述N型半导体区15以及N型半导体区4以及P型半导体区6下方可以设置有N型半导体区17，所述N型半导体区17的掺杂浓度比N型耐压区1高。
本发明的有益效果在于：
本发明提供一种新型SiC功率器件，包括SiC MOSFET和SiC IGBT；其中：
对于集成PN结体二极管的SiC MOSFET器件，在反向导电时，由于P型肖特基二极管反偏，只有体二极管(由P型基区5和N型半导体区构成)参与导电。而N型半导体区4掺杂较重，可以降低二极管的注入效率，从而能够极大地降低体二极管的反向恢复电荷和相关的损耗、降低反向恢复尖峰电流，降低EMI噪声；
对于集成N型肖特基二极管或者集成异质结二极管的SiC MOSFET器件，能够降低MOSFET反向导通时的压降，并且消除少子注入效应，从而降低二极管导通损耗和反向恢复损耗；并且，所述N型肖特基二极管的肖特基结被所述P型半导体区6屏蔽，从而肖特基结的电场降低效应很小，从而泄漏电流很小，势垒可以做的较低，二极管的导通压降可以进一步降低；异质结二极管由于不存在势垒降低，所以泄漏电流也可以很低；
并且接阴极金属的P型半导体区6或者通过P性肖特基接阴极金属的P型半导体区将NMOS的漏极，即N型半导体区4，钳位在很低的电压，从而获得低的饱和电流密度，提高短路安全工作区。
对于集成PN结体二极管的逆导型SiC IGBT器件，体二极管(P型基区5和N型载流子存储层区4构成)的阳极注入效率被较重掺杂的N型半导体区4极大地降低，从而可以极大地降低体二极管的反向恢复电荷和相关的损耗、降低反向恢复尖峰电流，降低EMI噪声；
对于集成N型肖特基二极管或者异质结二极管的逆导型SiC IGBT器件，能够降低逆导IGBT反向导通时的压降，并且消除少子注入效应，从而降低二极管导通损耗和反向恢复损耗；并且所述N型肖特基二极管的肖特基结被所述P型半导体区6屏蔽，从而肖特基结的电场降低效应很小，从而泄漏电流很小，势垒可以做的较低，二极管的导通压降可以进一步降低；
另外，所述逆导型IGBT的特点还在于：通过设置底部的阳极深槽，使得原来传统逆导型IGBT中电子电流需要横向流过非常宽的P型阳极来产生3V的压降以开启SiC IGBT的底部的PN结二极管的机制不再需要，在本发明中电子电流变为纵向流过两个阳极深槽之间的N型缓冲层13来产生3V的压降；通过阳极深槽深度、槽与槽之间的间距的设计，从而调节电子流过路径的电阻，进而在小尺寸的单元胞内实现逆导型IGBT的输出特性无转折进入双极型工作模式。
对于本发明的SiC IGBT器件，P型区6和阴极金属形成P型肖特基二极管，SiC肖特基二极管较高的势垒高度，可以对阴极附近的少子空穴形成势垒阻挡。该机制结合较重掺杂的N型半导体区4和耐压区1形成的空穴势垒；可以阻挡空穴被阴极快速收集，从而提高阴极附近的载流子浓度，获得更高的阴极注入效率。进而可以在更低的阳极注入效率的情况下获得相同的导通压降下，从而提高IGBT导通压降和关断损耗的折中关系。而当所述P型肖特基二极管导通后，可以钳位N型半导体区4的电位，从而保证N型半导体区4重掺杂而不被击穿，进一步提高阴极注入效率，获得更好的导通压降和关断损耗的折中关系。并且将IGBT本征NMOS的漏极，即N型半导体区4，钳位在很低的电压，从而获得低的饱和电流密度，提高短路安全工作区。
进一步，通过在N型区4和P型区6下方或者N型区4、P型区6下方以及N型区15下方设置N型区17能够进一步优化器件的输出特性，使得输出特性的饱和电流更低，更稳定，随器件两端电压的升高而增加不明显，提高器件的短路安全工作区。这主要是由于，P区6的两侧和N型耐压区1形成了JFET区域，由于N区1掺杂很低，所以JFET区域电阻很大，JFET区不能设置的太窄和太长，这就导致P区6对N区4电位屏蔽作用较弱，N区4电位会随着器件两端电压升高而升高，使得饱和电流随之增加；通过设置掺杂比N区1重的N区17，能够减小JFET区电阻，从而进一步减小JFET区的宽度和增加长度，进而提高P区6对N区4的电场屏蔽效果，使得饱和电流更低更稳定。
附图说明
图1为本发明实施例1中集成PN结体二极管的槽栅SiC MOSFET元胞结构示意图。
图2为本发明实施例2中集成N型肖特基二极管的SiC MOSFET元胞结构示意图。
图3为本发明实施例3中集成N型肖特基二极管的SiC MOSFET元胞结构示意图。
图4为本发明实施例4中集成异质结二极管的SiC MOSFET元胞结构示意图。
图5为本发明实施例5中集成异质结二极管的SiC MOSFET元胞结构示意图。
图6为本发明实施例6中具有载流子存储层的槽栅SiC IGBT元胞结构示意图。
图7为本发明实施例7中具有载流子存储层的集成PN结体二极管的槽栅逆导型SiCIGBT元胞结构示意图。
图8为本发明实施例8中具有载流子存储层的集成N型肖特基二极管的槽栅逆导型SiCIGBT元胞结构示意图。
图9为本发明实施例9中具有载流子存储层的集成异质结二极管的槽栅逆导型SiCIGBT元胞结构示意图。
图10为本发明实施例10中具有载流子存储层的集成N型肖特基二极管的槽栅逆导型SiC IGBT元胞结构示意图。
图11为传统的具有载流子存储层的槽栅逆导型IGBT元胞结构示意图。
具体实施方式
下面结合附图和实施例对本发明做进一步详细说明。
实施例1
本实施例提供一种集成PN结体二极管的SiC MOSFET器件，其元胞结构如图1所示，包括：作为耐压区的N型轻掺杂区1；
设置于耐压区1下表面的N型重掺杂欧姆接触区14，以及覆盖于N型重掺杂欧姆接触区14下表面的阳极金属3；
设置于耐压区1上表面的两个分隔的栅极深槽；所述栅极深槽由位于槽壁的氧化层7和填充于槽壁内的导体8构成，所述导体8上覆盖有栅电极金属9；所述两个栅极深槽彼此的外侧的半导体表面分别设置有P型半导体区基区5，所述基区5与槽壁接触；基区5内分别设置有与槽壁接触的作为阴极源区的N型重掺杂区12，以及作为体接触区的P型重掺杂区11；所述P型区11、N型区12上方设置有阴极金属10；所述基区5下分别设置有掺杂较重的N型半导体区4，所述N型半导体区4分别与耐压区1相接触；
所述元胞结构还包括P型半导体区6，所述P型半导体区6与基区5、N型半导体区4共同包围所述两个栅极深槽，所述N型半导体区4与P型半导体区6相接触；所述P型半导体区6在位于两个栅极深槽之间的半导体表面上设置有阴极金属10、且与阴极金属10形成P型肖特基接触。
上述SiC器件的特点在于，在槽栅底部和侧面P型区6通过一个P型肖特基二极管连接到阴极，当器件关断耐压时，随着阳极电极3电位升高，上述肖特基二极管正偏，P型区6电位被钳位在一个导通压降附近(小于2V)；此时，耐压将主要由P型区6和N型区1构成的反偏二极管承受，较重掺杂的N型区4的电位被屏蔽在很低的值，从而即使N型区4较重掺杂，由P型区5和N型区4构成的二极管也不会击穿。
当MOSFET的PN结体二极管(P型区5和N型区4、1、14)反向导通工作时，由于二极管的阳极P型区5下的N区4掺杂较重，并且P型肖特基二极管反偏，P型区6不会向耐压区注入空穴，此时只有所述PN结的体二极管参与导电；从而二极管阳极的注入效率很低，从而可以极大地降低体二极管的反向恢复电荷和相关的损耗、降低反向恢复尖峰电流，降低EMI噪声。
实施例2
本实施例提供一种集成N型反并联肖特基二极管的SiC MOSFET器件，其元胞结构如图2所示，其与实施例1的不同在于：所述P型半导体区6中还设置有N型半导体区15，所述N型半导体区15位于两个栅极深槽之间，将P型半导体区6分隔为两部分，且N型半导体区15的下表面与耐压区1相接触、上表面与阴极金属10形成肖特基接触；
当MOSFET反向导电时，由于N型肖特基二极管的导通压降低于PN结体二极管的导通压降，所以只有N型肖特基二极管参与导电，从而避免了少子注入效应，降低了导通损耗和反向恢复损耗、EMI等。
实施例3
本实施例提供一种集成N型反并联肖特基二极管的SiC MOSFET器件，其元胞结构如图3所示，其与实施例2不同在于：所述位于N型半导体区15两侧的两部分P型半导体区6在半导体表面处分别通过P型重掺杂区11与阴极金属10形成欧姆接触。
实施例4
本实施例提供一种集成反并联异质结二极管的SiC MOSFET器件，其元胞结构如图4所示，其与实施例2不同在于：所述P型半导体区6与N型半导体区15的上表面通过重掺杂多晶硅区16与阴极金属10相连，所述多晶硅16和SiC表面构成一个异质结二极管，其效果类似于N型肖特基二极管。
实施例5
本发明提供一种集成反并联异质结二极管的SiCMOSFET器件，其元胞结构如图5所示，其与实施例4不同在于：所述位于N型半导体区15两侧的两部分P型半导体区6在半导体表面处分别通过P型重掺杂区11与重掺杂多晶硅区16相接触。
实施例6
本实施例提供一种SiC IGBT器件，其元胞结构如图6所示，其与实施例1不同在于：所述耐压区1的下表面设置有N型半导体缓冲层13，所述N型半导体缓冲层13下表面设置有P型阳极区2，所述P型阳极区2与阳极金属3形成欧姆接触；
和实施例1中表面结构的效果相同，N型区4的电位被屏蔽的很低，可以较重掺杂而不会使器件提前击穿；由于N型区4掺杂较重，大量从而底部阳极P型区2注入耐压区的空穴将被较重掺杂的N型区4和耐压区1之间的内建势阻挡而积累在阴极附近；并且由于SiC P型肖特基结的势垒较高，从而P型区6的电位不至于太低而使得IGBT正常导通时大量空穴从P型肖特基结流走而增加导通压降；这样该IGBT的阴极注入效率将被极大地提高，从而获得更优的导通压降和关断损耗折中关系。
实施例7
本实施例提供一种集成PN结体二极管的SiC逆导型IGBT器件，其元胞结构如图7所示；其与实施例6不同在于：所述N型半导体缓冲层13内设置有多个从半导体下表面深入半导体内的阳极深槽，所述阳极深槽内填充有阳极金属3；所述栅极深槽周围被P型阳极区2包围，所述阳极区2不与所述耐压区1接触，且相邻P型阳极区不接触，中间由所述N型半导体缓冲层(13)隔离；所述两个栅极深槽之间的阳极区2之间设置有N型重掺杂欧姆接触区14；所述阳极区2、欧姆接触区14和所述覆盖于半导体下表面的阳极金属3接触；
上述SiC逆导型IGBT器件的特点在于，对于本发明的集成PN结体二极管的逆导型IGBT而言，和实施例1相同，体二极管(P型区5和N型区4、1、14构成)的阳极注入效率被重掺杂的N型区4极大地降低，从而可以极大地降低体二极管的反向恢复电荷和相关的损耗、降低反向恢复尖峰电流，降低EMI噪声。
所述逆导型IGBT的特点还在于：通过设置底部的阳极深槽，使得原来传统逆导型IGBT中电子电流需要横向流过非常宽的P型阳极来产生3V的压降以开启SiC IGBT的底部的PN结二极管的机制不再需要；在本发明中电子电流变为纵向流过两个阳极深槽之间的N型缓冲层13来产生3V的压降；由于阳极深槽深度和槽与槽之间的间距可以设计，从而调节电子流过路径的电阻，所以能够在小尺寸的单元胞内实现逆导型IGBT的输出特性无转折进入双极型工作模式。
实施例8
本实施例提供一种集成N型反并联肖特基二极管的SiC逆导型IGBT器件，其元胞结构如图8所示；其与实施例7不同在于：所述P型半导体区6中还设置有N型半导体区15、位于两个栅极深槽之间，所述N型半导体区15与耐压区1相接触、且与阴极金属10形成N型肖特基接触；
当IGBT反向导电时，由于N型肖特基二极管的导通压降低于PN结体二极管的导通压降，所以只有N型肖特基二极管参与导电，从而避免了少子注入效应，降低了导通损耗和反向恢复损耗、EMI等；并且由于肖特基结被栅极深槽之间的P区6屏蔽，肖特基结的势垒降低效应得以抑制，从而肖特基二极管的击穿电压可以很高，漏电很低。
实施例9
本实施例提供一种集成异质结二极管的SiC逆导型IGBT器件，其元胞结构如图9所示；其与实施例8不同在于：所述P型半导体区6与N型半导体区15的上表面通过重掺杂多晶硅区16与阴极金属10相接触；所述多晶硅16和SiC表面构成一个异质结二极管，其效果类似于N型肖特基二极管。
实施例10
本实施例提供一种集成N型反并联肖特基二极管的SiC逆导型IGBT器件，其元胞结构如图10所示；其与实施例8不同在于：所述N型半导体区15、N型半导体区4以及P型半导体区6下方设置有N型半导体区17。
以上所述，仅为本发明的具体实施方式，本说明书中所公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换；所公开的所有特征、或所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以任何方式组合。

Claims (9)

1.一种SiC功率器件，其元胞结构包括：
N型耐压区(1)；
设置于耐压区下表面的N型重掺杂欧姆接触区(14)，以及覆盖于N型重掺杂欧姆接触区下表面的阳极金属(3)；
设置于耐压区上表面的两个分隔的栅极深槽；所述栅极深槽由位于槽壁的氧化层(7)和填充于槽壁内的导体(8)构成，所述导体上覆盖有栅电极金属(9)；所述两个栅极深槽彼此的外侧的半导体表面分别设置有P型基区(5)，所述P型基区与槽壁接触；P型基区内分别设置有与槽壁接触的作为N型阴极源区(12)，以及P型体接触区(11)；所述N型阴极源区、P型体接触区上方设置有阴极金属(10)；所述P型基区下分别设置有第一N型半导体区(4)，所述第一N型半导体区(4)的浓度比所述N型耐压区(1)的浓度高一个数量级以上，所述第一N型半导体区(4)与耐压区相接触；
所述元胞结构还包括P型半导体区(6)，所述P型半导体区与P型基区(5)、第一N型半导体区(4)共同包围所述两个栅极深槽，所述第一N型半导体区(4)与P型半导体区相接触；所述P型半导体区在位于两个栅极深槽之间的半导体表面上设置有阴极金属(10)、且与阴极金属形成肖特基接触。
2.一种SiC功率器件，其元胞结构包括：
N型耐压区(1)；
设置于耐压区下表面的N型重掺杂欧姆接触区(14)，以及覆盖于N型重掺杂欧姆接触区下表面的阳极金属(3)；
设置于耐压区上表面的两个分隔的栅极深槽；所述栅极深槽由位于槽壁的氧化层(7)和填充于槽壁内的导体(8)构成，所述导体上覆盖有栅电极金属(9)；所述两个栅极深槽彼此的外侧的半导体表面分别设置有P型基区(5)，所述P型基区与槽壁接触；P型基区内分别设置有与槽壁接触的作为N型阴极源区(12)，以及P型体接触区(11)；所述N型阴极源区、P型体接触区上方设置有阴极金属(10)；所述P型基区下分别设置有第一N型半导体区(4)，所述第一N型半导体区(4)的浓度比所述N型耐压区(1)的浓度高一个数量级以上，所述第一N型半导体区(4)与耐压区相接触；
所述元胞结构还包括P型半导体区(6)，所述P型半导体区与P型基区(5)、第一N型半导体区(4)共同包围所述两个栅极深槽，所述第一N型半导体区(4)与P型半导体区相接触；所述P型半导体区中还设置有第二N型半导体区(15)，所述第二N型半导体区位于两个栅极深槽之间、且下表面与耐压区相接触、将P型半导体区分隔为两部分；所述P型半导体区与第二N型半导体区上表面设置有重掺杂多晶硅区(16)，重掺杂多晶硅区上表面设置有阴极金属。
3.一种SiC功率器件，其元胞结构包括：
N型耐压区(1)；
设置于耐压区下表面的N型半导体缓冲层(13)，所述N型半导体缓冲层下表面设置有P型阳极区(2)，所述P型阳极区与其下表面覆盖的阳极金属(3)形成欧姆接触；
设置于耐压区上表面的两个分隔的栅极深槽；所述栅极深槽由位于槽壁的氧化层(7)和填充于槽壁内的导体(8)构成，所述导体上覆盖有栅电极金属(9)；所述两个栅极深槽彼此的外侧的半导体表面分别设置有P型基区(5)，所述P型基区与槽壁接触；P型基区内分别设置有与槽壁接触的作为N型阴极源区(12)，以及P型体接触区(11)；所述N型阴极源区、P型体接触区上方设置有阴极金属(10)；所述P型基区下分别设置有第一N型半导体区(4)作为载流子存储层，所述第一N型半导体区(4)的浓度比所述N型耐压区(1)的浓度高一个数量级以上，所述第一N型半导体区(4)与耐压区相接触；
所述元胞结构还包括P型半导体区(6)，所述P型半导体区与P型基区(5)、第一N型半导体区(4)共同包围所述两个栅极深槽，所述第一N型半导体区(4)与P型半导体区相接触；所述P型半导体区在位于两个栅极深槽之间的半导体表面上设置有阴极金属(10)、且与阴极金属形成肖特基接触。
4.一种SiC功率器件，其元胞结构包括：
N型耐压区(1)；
设置于耐压区下表面的N型半导体缓冲层(13)，所述N型半导体缓冲层下表面设置有阳极金属(3)；所述N型半导体缓冲层(13)内设置有多个阳极深槽、对应于每个阳极深槽的P型阳极区(2)、以及设置于相邻P型阳极区之间的N型重掺杂欧姆接触区(14)，所述P型阳极区包围所述阳极深槽，且相邻P型阳极区不接触，中间由所述N型半导体缓冲层(13)隔离；所述阳极深槽内填充有阳极金属(3)，所述P型阳极区、N型重掺杂欧姆接触区均与阳极金属相接触；
设置于耐压区上表面的两个分隔的栅极深槽；所述栅极深槽由位于槽壁的氧化层(7)和填充于槽壁内的导体(8)构成，所述导体上覆盖有栅电极金属(9)；所述两个栅极深槽彼此的外侧的半导体表面分别设置有P型基区(5)，所述P型基区与槽壁接触；P型基区内分别设置有与槽壁接触的作为N型阴极源区(12)，以及P型体接触区(11)；所述N型阴极源区、P型体接触区上方设置有阴极金属(10)；所述P型基区下分别设置有第一N型半导体区(4)作为载流子存储层，所述第一N型半导体区(4)的浓度比所述N型耐压区(1)的浓度高一个数量级以上，所述第一N型半导体区(4)与耐压区相接触；
所述元胞结构还包括P型半导体区(6)，所述P型半导体区与P型基区(5)、第一N型半导体区(4)共同包围所述两个栅极深槽，所述第一N型半导体区(4)与P型半导体区相接触；所述P型半导体区在位于两个栅极深槽之间的半导体表面上设置有阴极金属(10)、且与阴极金属形成肖特基接触。
5.一种SiC功率器件，其元胞结构包括：
N型耐压区(1)；
设置于耐压区下表面的N型半导体缓冲层(13)，所述N型半导体缓冲层下表面设置有阳极金属(3)；所述N型半导体缓冲层(13)内设置有多个阳极深槽、对应于每个阳极深槽的P型阳极区(2)、以及设置于相邻P型阳极区之间的N型重掺杂欧姆接触区(14)，所述P型阳极区包围所述阳极深槽，且相邻P型阳极区不接触，中间由所述N型半导体缓冲层(13)隔离；所述阳极深槽内填充有阳极金属(3)，所述P型阳极区、N型重掺杂欧姆接触区均与阳极金属相接触；
设置于耐压区上表面的两个分隔的栅极深槽；所述栅极深槽由位于槽壁的氧化层(7)和填充于槽壁内的导体(8)构成，所述导体上覆盖有栅电极金属(9)；所述两个栅极深槽彼此的外侧的半导体表面分别设置有P型基区(5)，所述P型基区与槽壁接触；P型基区内分别设置有与槽壁接触的作为N型阴极源区(12)，以及P型体接触区(11)；所述N型阴极源区、P型体接触区上方设置有阴极金属(10)；所述P型基区下分别设置有第一N型半导体区(4)作为载流子存储层，所述第一N型半导体区(4)的浓度比所述N型耐压区(1)的浓度高一个数量级以上，所述第一N型半导体区(4)与耐压区相接触；
所述元胞结构还包括P型半导体区(6)，所述P型半导体区与P型基区(5)、第一N型半导体区(4)共同包围所述两个栅极深槽，所述第一N型半导体区(4)与P型半导体区相接触；所述P型半导体区中还设置有第二N型半导体区(15)，所述第二N型半导体区位于两个栅极深槽之间、且下表面与耐压区相接触、将P型半导体区分隔为两部分；所述P型半导体区与第二N型半导体区上表面设置有重掺杂多晶硅区(16)，重掺杂多晶硅区上表面设置有阴极金属。
6.按权利要求1或4所述SiC功率器件，其特征在于，所述P型半导体区(6)中还设置有第二N型半导体区(15)，所述N型半导体区位于两个栅极深槽之间，将P型半导体区(6)分隔为两部分，且第二N型半导体区(15)的下表面与耐压区(1)相接触、上表面与阴极金属(10)形成肖特基接触。
7.按权利要求6所述SiC功率器件，其特征在于，所述位于第二N型半导体区(15)两侧的两部分P型半导体区(6)在半导体表面处分别通过P型体接触区(11)与阴极金属(10)形成欧姆接触。
8.按权利要求2所述SiC功率器件，其特征在于，所述位于第二N型半导体区(15)两侧的两部分P型半导体区(6)在半导体表面处分别通过P型体接触区(11)与重掺杂多晶硅区(16)相接触。
9.按权利要求1～5任一所述SiC功率器件，其特征在于，所述第一N型半导体区(4)以及P型半导体区(6)下方，或者所述第一N型半导体区(4)、P型半导体区(6)以及第二N型半导体区(15)下方设置有第三N型半导体区(17)，所述第三N型半导体区(17)的掺杂浓度比N型耐压区(1)高。
CN201911105062.8A 2019-11-13 2019-11-13 一种SiC功率器件 Active CN110767753B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911105062.8A CN110767753B (zh) 2019-11-13 2019-11-13 一种SiC功率器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911105062.8A CN110767753B (zh) 2019-11-13 2019-11-13 一种SiC功率器件

Publications (2)

Publication Number Publication Date
CN110767753A CN110767753A (zh) 2020-02-07
CN110767753B true CN110767753B (zh) 2021-07-06

Family

ID=69337680

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911105062.8A Active CN110767753B (zh) 2019-11-13 2019-11-13 一种SiC功率器件

Country Status (1)

Country Link
CN (1) CN110767753B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111799338B (zh) * 2020-07-27 2021-09-24 西安电子科技大学 一种沟槽型SiC JBS二极管器件及其制备方法
US11769828B2 (en) 2020-10-28 2023-09-26 Wolfspeed, Inc. Gate trench power semiconductor devices having improved deep shield connection patterns
JP2023548037A (ja) * 2020-10-28 2023-11-15 ウルフスピード インコーポレイテッド 傾斜ゲート・トレンチを含むパワー半導体デバイス
US11610991B2 (en) 2020-10-28 2023-03-21 Wolfspeed, Inc. Gate trench power semiconductor devices having improved deep shield connection patterns
CN113193043B (zh) * 2021-04-19 2023-03-28 电子科技大学 一种具有二极管钳位载流子存储层的槽栅igbt器件
CN113823679A (zh) * 2021-11-23 2021-12-21 成都蓉矽半导体有限公司 栅控二极管整流器
CN115832039A (zh) * 2022-12-09 2023-03-21 宁波达新半导体有限公司 一种逆导型igbt器件
CN116417507B (zh) * 2023-03-31 2024-01-12 瑶芯微电子科技(上海)有限公司 一种集成肖特基接触的igbt器件结构及其制备方法
CN116072546A (zh) * 2023-04-06 2023-05-05 深圳平创半导体有限公司 集成sbd的碳化硅分裂栅沟槽mosfet及制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332199A (ja) * 2005-05-24 2006-12-07 Shindengen Electric Mfg Co Ltd ＳｉＣ半導体装置
JP4900212B2 (ja) * 2007-11-30 2012-03-21 株式会社デンソー 炭化珪素半導体装置とその製造方法
JP5995435B2 (ja) * 2011-08-02 2016-09-21 ローム株式会社 半導体装置およびその製造方法
CN105633168A (zh) * 2015-12-31 2016-06-01 国网智能电网研究院 一种集成肖特基二极管的SiC沟槽型MOSFET器件及其制造方法

Also Published As

Publication number Publication date
CN110767753A (zh) 2020-02-07

Similar Documents

Publication Publication Date Title
CN110767753B (zh) 一种SiC功率器件
CN111048594B (zh) 一种集成快恢复二极管的SiC功率器件
US10923583B2 (en) IGBT device with MOS controllable hole path
CN109244136B (zh) 槽底肖特基接触SiC MOSFET器件
CN109830524B (zh) 一种极低反向恢复电荷超结功率vdmos
CN109728084B (zh) 一种具有深槽电场屏蔽结构的平面栅igbt器件
CN112928156B (zh) 一种浮空p柱的逆导型槽栅超结IGBT
CN112420694B (zh) 集成反向肖特基续流二极管的可逆导碳化硅jfet功率器件
CN111799334B (zh) 一种含有反向导电槽栅结构的超结mosfet
CN110416294B (zh) 一种高耐压低损耗超结功率器件
CN113471290B (zh) 隧穿辅助导通的硅/碳化硅异质结mosfet功率器件
CN112687744B (zh) 平面型碳化硅逆阻mosfet器件及其制备方法
CN111834449B (zh) 一种具有背面双mos结构的快速关断rc-igbt器件
CN109166923B (zh) 一种屏蔽栅mosfet
CN114551601B (zh) 高抗浪涌电流能力的集成栅控二极管的碳化硅mosfet
CN115832058A (zh) 一种沟槽型碳化硅mosfet器件
CN110137250B (zh) 一种具有超低导通压降的高速igbt器件
CN109686788B (zh) 一种具有载流子存储层的槽栅igbt器件
CN109860171B (zh) 集成高速反向续流二极管的双极型碳化硅半导体功率器件
CN111180518B (zh) 一种具有两种导电模式的超结mosfet
CN109686787B (zh) 一种利用二极管钳位的具有载流子存储层的igbt器件
CN112928155B (zh) 一种浮空p柱的槽栅超结IGBT
CN115719763B (zh) 一种SiC逆导型IGBT器件
CN112951900B (zh) 一种含有高阻p-top区的槽栅超结IGBT
CN110391290B (zh) 一种具有变掺杂场截止层的超结逆阻型igbt

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
EE01 Entry into force of recordation of patent licensing contract
EE01 Entry into force of recordation of patent licensing contract

Application publication date: 20200207

Assignee: Zhuhai Gree Electronic Components Co.,Ltd.

Assignor: University of Electronic Science and Technology of China

Contract record no.: X2023980039874

Denomination of invention: A SiC Power Device

Granted publication date: 20210706

License type: Common License

Record date: 20230816