JPH05129934A - クロツクドインバータ - Google Patents
クロツクドインバータInfo
- Publication number
- JPH05129934A JPH05129934A JP3285304A JP28530491A JPH05129934A JP H05129934 A JPH05129934 A JP H05129934A JP 3285304 A JP3285304 A JP 3285304A JP 28530491 A JP28530491 A JP 28530491A JP H05129934 A JPH05129934 A JP H05129934A
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- JP
- Japan
- Prior art keywords
- gate
- input
- transistor
- clocked inverter
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】基本クロックの“Ｈ”側にのるノイズによるク
ロックドインバータの誤動作を防止すること。 【構成】基本クロックｐｈ１ｚを入力して“Ｌ”データ
を出力するＮチャネルトランジスタＮ４と、出力ＣＩＮ
Ｖ保持期間（ＨＯＬＤ）にＰチャネルトランジスタＰ２
の入力ゲート部をプルアップする抵抗Ｒ１を備えてい
る。
ロックドインバータの誤動作を防止すること。 【構成】基本クロックｐｈ１ｚを入力して“Ｌ”データ
を出力するＮチャネルトランジスタＮ４と、出力ＣＩＮ
Ｖ保持期間（ＨＯＬＤ）にＰチャネルトランジスタＰ２
の入力ゲート部をプルアップする抵抗Ｒ１を備えてい
る。
Description
【０００１】
【産業上の利用分野】本発明はクロックドインバータに
関し、特に基本クロックを入力とするクロックドインバ
ータに関する。
関し、特に基本クロックを入力とするクロックドインバ
ータに関する。
【０００２】
【従来の技術】図３において、本実施例のクロックドイ
ンバータは、ＰチャネルトランジスタＰ１，Ｐ２，Ｎチ
ャネルトランジスタＮ１，Ｎ２の直列体と、Ｐ，Ｎチャ
ネルトランジスタＰ３，Ｎ３の直列体とを有し、トラン
ジスタＰ１，Ｎ２のゲートには入力ＩＮが印加され、ト
ランジスタＰ２のゲートには入力ｐｈ１ｚが印加され、
トランジスタＮ１のゲートには入力Ｎ１が印加され、共
通接続点には出力ＣＩＮＶが出力され、これが次段の
Ｐ，ＮチャネルトランジスタＰ３，Ｎ３のゲートに印加
される。
ンバータは、ＰチャネルトランジスタＰ１，Ｐ２，Ｎチ
ャネルトランジスタＮ１，Ｎ２の直列体と、Ｐ，Ｎチャ
ネルトランジスタＰ３，Ｎ３の直列体とを有し、トラン
ジスタＰ１，Ｎ２のゲートには入力ＩＮが印加され、ト
ランジスタＰ２のゲートには入力ｐｈ１ｚが印加され、
トランジスタＮ１のゲートには入力Ｎ１が印加され、共
通接続点には出力ＣＩＮＶが出力され、これが次段の
Ｐ，ＮチャネルトランジスタＰ３，Ｎ３のゲートに印加
される。
【０００３】図４には、図３の入力ＩＮ，ｐｈ１（ｐｈ
１ｚ）の各信号のレベル、出力ＣＩＮＶのレベルが示さ
れている。
１ｚ）の各信号のレベル、出力ＣＩＮＶのレベルが示さ
れている。
【０００４】図５には、図３の各入力，出力のレベルが
タイミング図として示され、入力ｐｈ１ｚのノイズ３０
により、保持データ破壊３１が発生し、出力ＯＵＴは誤
動作する。
タイミング図として示され、入力ｐｈ１ｚのノイズ３０
により、保持データ破壊３１が発生し、出力ＯＵＴは誤
動作する。
【０００５】従来のクロックドインバータは、図４，図
５にも示すように、基本クロックＯＦＦ（ｐｈ１＝
“Ｌ”，ｐｈ１ｚ＝“Ｈ”）のとき、出力ＣＩＮＶはフ
ローティングとなる。
５にも示すように、基本クロックＯＦＦ（ｐｈ１＝
“Ｌ”，ｐｈ１ｚ＝“Ｈ”）のとき、出力ＣＩＮＶはフ
ローティングとなる。
【０００６】クロックドインバータの出力ＣＩＮＶのデ
ータ保持は、トランジスタＰ２とＮ１のドレイン容量
（自身容量）、次段のトランジスタＰ３，Ｎ３のゲート
容量及び配線容量により行う。
ータ保持は、トランジスタＰ２とＮ１のドレイン容量
（自身容量）、次段のトランジスタＰ３，Ｎ３のゲート
容量及び配線容量により行う。
【０００７】ここで、“Ｈ”は状態値“１”、“Ｌ”は
状態値“０”を示す。以下“Ｈ”と“Ｌ”を用い、説明
する。
状態値“０”を示す。以下“Ｈ”と“Ｌ”を用い、説明
する。
【０００８】
【発明が解決しようとする課題】この従来のクロックド
インバータでは、図５に示すように、出力ＣＩＮＶが
“Ｌ”データ保存期間（ＨＯＬＤ）でかつ入力データＩ
Ｎが“Ｌ”のとき、基本クロックｐｈ１ｚの“Ｈ”側に
図３のＰチャネルトランジスタＰ２の論理しきい値電圧
｜ＶＴＰ｜を越えるノイズ３０がのった場合、保持デー
タが破壊されるという問題点があった。
インバータでは、図５に示すように、出力ＣＩＮＶが
“Ｌ”データ保存期間（ＨＯＬＤ）でかつ入力データＩ
Ｎが“Ｌ”のとき、基本クロックｐｈ１ｚの“Ｈ”側に
図３のＰチャネルトランジスタＰ２の論理しきい値電圧
｜ＶＴＰ｜を越えるノイズ３０がのった場合、保持デー
タが破壊されるという問題点があった。
【０００９】本発明の目的は、前記問題点を解決し、保
持データが破壊されることのないようにしたクロックド
インバータを提供することにある。
持データが破壊されることのないようにしたクロックド
インバータを提供することにある。
【００１０】
【課題を解決するための手段】本発明のクロックドイン
バータの構成は、第１乃至第４のトランジスタの直列体
を備え、前記第１，第４のトランジスタのゲートに入力
が印加され、前記第２，第３のトランジスタの共通接続
点を出力となし、前記第２，第３のトランジスタのゲー
トにクロック信号，反転クロック信号がそれぞれ導入さ
れるクロックドインバータにおいて、前記第３のトラン
ジスタのゲートをゲート入力となしかつ前記クロック信
号の入力端子と前記第２のトランジスタのゲートとの間
に第５のトランジスタを介在させ、前記第２のトランジ
スタのゲートと定電圧源との間に抵抗を設けたことを特
徴とする。
バータの構成は、第１乃至第４のトランジスタの直列体
を備え、前記第１，第４のトランジスタのゲートに入力
が印加され、前記第２，第３のトランジスタの共通接続
点を出力となし、前記第２，第３のトランジスタのゲー
トにクロック信号，反転クロック信号がそれぞれ導入さ
れるクロックドインバータにおいて、前記第３のトラン
ジスタのゲートをゲート入力となしかつ前記クロック信
号の入力端子と前記第２のトランジスタのゲートとの間
に第５のトランジスタを介在させ、前記第２のトランジ
スタのゲートと定電圧源との間に抵抗を設けたことを特
徴とする。
【００１１】
【実施例】図１は本発明の一実施例のクロックドインバ
ータを示す回路図である。
ータを示す回路図である。
【００１２】図１において、本実施例のクロックドイン
バータは、定電源電圧ＶＣＣとＰチャネルトランジスタ
Ｐ２との間に抵抗Ｒ１が介在し、入力ｐｈ１ｚはＮチャ
ネルトランジスタＮ４を介してトランジスタＰ２のゲー
トに入力され、トランジスタＮ４のゲートは入力ｐｈ１
が印加される。その他の回路部分は、図３と同様であ
る。
バータは、定電源電圧ＶＣＣとＰチャネルトランジスタ
Ｐ２との間に抵抗Ｒ１が介在し、入力ｐｈ１ｚはＮチャ
ネルトランジスタＮ４を介してトランジスタＰ２のゲー
トに入力され、トランジスタＮ４のゲートは入力ｐｈ１
が印加される。その他の回路部分は、図３と同様であ
る。
【００１３】図２において、図１の入力ｐｈ１，ｐｈ１
ｚ，ＩＮと出力ＣＩＮＶとがタイミング図として示され
ている。
ｚ，ＩＮと出力ＣＩＮＶとがタイミング図として示され
ている。
【００１４】図４中の真理値表における動作モード１，
２，３，４毎に、本実施例を説明する。
２，３，４毎に、本実施例を説明する。
【００１５】動作モード１と３の場合Ｎ４はオフ状態の
為、抵抗Ｒ１により入力ゲートはプルアップされ、トラ
ンジスタＰ２はオフ状態、またトランジスタＮ１もオフ
状態であり、出力ＣＩＮＶのレベルは保持される。
為、抵抗Ｒ１により入力ゲートはプルアップされ、トラ
ンジスタＰ２はオフ状態、またトランジスタＮ１もオフ
状態であり、出力ＣＩＮＶのレベルは保持される。
【００１６】動作モード２の場合、トランジスタＰ１、
Ｐ２、Ｐ４はオン状態となり、“Ｈ”データが出力され
る。
Ｐ２、Ｐ４はオン状態となり、“Ｈ”データが出力され
る。
【００１７】動作モード４の場合、トランジスタＮ１、
Ｎ２はオン状態となり、“Ｌ”データが出力される。
Ｎ２はオン状態となり、“Ｌ”データが出力される。
【００１８】このように、本実施例のクロックドインバ
ータは、所定の論理しきい値電圧を有し、クロックドイ
ンバータにて作成され、回路動作の同期をとる目的で供
給される規則性の高い基本クロックを入力とするＮチャ
ネルトランジスタＮ４と、ＰチャネルトランジスタＰ２
の入力ゲート部をプルアップする抵抗Ｒ１を有すること
を特徴とする。
ータは、所定の論理しきい値電圧を有し、クロックドイ
ンバータにて作成され、回路動作の同期をとる目的で供
給される規則性の高い基本クロックを入力とするＮチャ
ネルトランジスタＮ４と、ＰチャネルトランジスタＰ２
の入力ゲート部をプルアップする抵抗Ｒ１を有すること
を特徴とする。
【００１９】
【発明の効果】以上説明したように、本発明は、例えば
出力ＣＩＮＶ保持期間（ＨＯＬＤ）はＰチャネルトラン
ジスタＰ２の入力ゲート部をプルアップする抵抗を有し
ている場合には、特に基本クロックの“Ｈ”側にノイズ
がのった場合でも、保持データの破壊を発生させないと
いう効果がある。
出力ＣＩＮＶ保持期間（ＨＯＬＤ）はＰチャネルトラン
ジスタＰ２の入力ゲート部をプルアップする抵抗を有し
ている場合には、特に基本クロックの“Ｈ”側にノイズ
がのった場合でも、保持データの破壊を発生させないと
いう効果がある。
【図１】本発明の一実施例のクロックドインバータを示
す回路図である。
す回路図である。
【図２】図１の正常動作時のパルス波形を示すタイミン
グ図である。
グ図である。
【図３】従来のクロックドインバータを示す回路図であ
る。
る。
【図４】図３の真理値表を示す図である。
【図５】基本クロック波形の“Ｈ”側にノイズがのった
場合の図３のパルス波形を示すタイミング図である。
場合の図３のパルス波形を示すタイミング図である。
Ｐ１，Ｐ２，Ｐ３ Ｐチャネルトランジスタ Ｎ１，Ｎ２，Ｎ３，Ｎ４ Ｎチャネルトランジスタ Ｒ１ 抵抗
Claims (1)
- 【請求項１】 第１乃至第４のトランジスタの直列体を
備え、前記第１，第４のトランジスタのゲートに入力が
印加され、前記第２，第３のトランジスタの共通接続点
を出力となし、前記第２，第３のトランジスタのゲート
にクロック信号，反転クロック信号がそれぞれ導入され
るクロックドインバータにおいて、前記第３のトランジ
スタのゲートをゲート入力となしかつ前記クロック信号
の入力端子と前記第２のトランジスタのゲートとの間に
第５のトランジスタを介在させ、前記第２のトランジス
タのゲートと定電圧源との間に抵抗を設けたことを特徴
とするクロックドインバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285304A JPH05129934A (ja) | 1991-10-31 | 1991-10-31 | クロツクドインバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285304A JPH05129934A (ja) | 1991-10-31 | 1991-10-31 | クロツクドインバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129934A true JPH05129934A (ja) | 1993-05-25 |
Family
ID=17689797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3285304A Pending JPH05129934A (ja) | 1991-10-31 | 1991-10-31 | クロツクドインバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129934A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7535259B2 (en) | 2002-09-25 | 2009-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Clocked inverter, NAND, NOR and shift register |
-
1991
- 1991-10-31 JP JP3285304A patent/JPH05129934A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7535259B2 (en) | 2002-09-25 | 2009-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Clocked inverter, NAND, NOR and shift register |
| KR100939751B1 (ko) * | 2002-09-25 | 2010-02-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 클록드 인버터, ｎａｎｄ, ｎｏｒ 및 시프트 레지스터 |
| US8264254B2 (en) | 2002-09-25 | 2012-09-11 | Semiconductor Energy Laboratory Co., Ltd. | Clocked inverter, NAND, NOR and shift register |
| US8432385B2 (en) | 2002-09-25 | 2013-04-30 | Semiconductor Energy Laboratory Co., Ltd. | Clocked inverter, NAND, NOR and shift register |
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