KR0144486B1 - 포스트 차지 로직에 의한 입력 버퍼 - Google Patents

포스트 차지 로직에 의한 입력 버퍼

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KR0144486B1 KR1019950008132A KR19950008132A KR0144486B1 KR 0144486 B1 KR0144486 B1 KR 0144486B1 KR 1019950008132 A KR1019950008132 A KR 1019950008132A KR 19950008132 A KR19950008132 A KR 19950008132A KR 0144486 B1 KR0144486 B1 KR 0144486B1
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Abstract

본 발명의 포스트 차지 로직에 의한 입력버퍼는 입력신호가 하이에서 로우로 전이하는 시간과 첫 번째 C MOS 인버터에 접속된 엔모스트랜지스터를 구동하는 신호가 하이에서 로우로 전이하는 시간의 불일치로 생성되는 전류경로의 형성을 방지하기 위하여 외부로 부터의 입력신호를 완충하는 두 개의 C MOS 인버터중 첫 번째 C MOS 인버터에 엔모스트랜지ㅡ터를 직렬로 연결하여 전류 경로가 생기는 시간동안에 엔모스트랜지스터를 오프시켜 전류경로가 생기는 것을 방지함으로써, 불필요한 전력소모를 감소하였으며 반도체 메모리 장치의 메모리 장치의 동작 성능의 개선에 기여하였다.

Description

포스트 차지 로직에 의한 입력버퍼
제 1 도는 통상의 포스트 차지 로직에 의한 입력버퍼를 도시한 회로도.
제 2 도는 제 1 도에 관련된 신호를 도시한 타이밍도.
제 3 도는 본 발명의 실시예에 따른 포스트 차지 로직에 의한 입력버퍼.
제 4 도는 제 3 도에 관련된 신호를 도시한 타이밍도.
*도면의 주요부분에 대한 부호의 설명
Q1 내지 Q8:모스트트랜지스터 N1 내지 N11:노드
12,13,21,22,23,31,32,33,34,35,36,37,38:인버터
41:NAND 게이트
본 발명은 반도체 메모리 장치에 있어서 스큐 로직(skew logic)에서의 디스에이블 패스(disable path)가 너무 느려지는 것을 막아 속도를 보완하는 포스트 차지로직(post charge logic)에 관한 것으로 특히, 공정의 편차 또는 디자인 실수등과 같은 원인으로 전류패스가 형성되는 것을 제거하는 불필요한 전력소모를 감소한 포스트 차지 로직에 의한 입력버퍼에 관한 것이다.
통상적으로 두 개의 C MOS 인버터는 직렬로 접속되어 외부로 부터의 입력신호를 완충하는 버퍼(buffer)로서 동작한다.
노멀로직에서는 외부로 부터의 신호를 입력하는 첫 번째 C MOS 인버터는 피모스와 엔 모스의 면적 비율을 각각 5와 2로 하여 상기 첫 번째 C MOS 인버터에 접속된 C MOS 인버터의 피 모스와 엔 모스의 면적비율은 각각 10과 4로 하여 동작한다.
모스 트랜지스터의 면적을 감소하여 시스템의 레이아웃을 감소하는 이점을 제공하는 스큐로직에서는 첫 번째 C MOS 인버터는 피 모스와 엔 모스의 면적 비율을 각각 3과 2로 하며 두 번째 C MOS 인버터의 피 모스와 엔 모스의 비율은 각각 10과 2로 하여 인에이블되는 첫 번째 에지를 기점으로 각 동작을 수행하게 한다.
그러나, 상기 스큐 로직은 전체 속도를 저하시키는 단점이 있기에, 이를 보완하기 위하여 상기 첫 번째 C MOS의 출력단에, 전원전압(Vcc)에 접속되어 있는 피모스트랜지스터를 접속하여 하이레벨로의 전이속도를 빠르게 하고 상기 두 번째 C MOS의 출력단에는 접지전압(Vss)에 접속된 엔 모스트랜지스터를 접속하여 로우레벨로의 전이속도를 빠르게 한 것이 포스트 차지 로직에 의한 입력버퍼이다.
제1도는 통상의 포스트 차지 로직에 의한 입력버퍼를 도시한 회로도로서, 외부로 부터의 신호를 입력하는 입력라인(1)과, 상기 입력라인상의 신호를 완충하는 제1 완충부(10)와, 상기 제1 완충부(10)로 부터의 신호를 완충하는 제2 완충부(20)와, 상기 제2 완충부(20)로 부터의 신호를 일정시간 지연하여 상기 제1 완충부(10)쪽으로 귀환하는 지연부(30)를 구비한다.
상기 제1 완충부(10)는 상기 입력라인(1)상에 접속된 C MOS 인버터(12)와, 상기 C MOS 인버터(12)의 출력노드(N2)에 소스 부분이 접속된 피 모스트랜지스터(Q3)와, 상기 노드(N2)에 접속된 인버터(13)와, 상기 인버터(13)의 출력노드(N3)에 소스 부분이 접속된 엔모스트랜지스터(Q4)를 포함한다.
상기 C MOS 인버터(12)는 전원전압(Vcc)에 접속된 피모스트랜지스터(Q1)와, 접지전압(Vss)에 접속된 엔모스트랜지스터(Q2)로 구성되어 있다.
제2 완충부(20)는 상기 제1 완충부(10)와 동일한 구성을 가지므로 상세한 설명은 생략한다.
상기 지연부(30)는 직렬로 접속된 인버터(31 내지 38)를 구비하며, 인버터(34)의 출력노드(N1)은 상기 피 모스트랜지스터(Q3)의 게이트에 접속되어 있으며, 상기 인버터(35)의 출력노드(N4)는 상기 엔 모스트랜지스터(Q4)의 게이트에 접속되어 있다.
제2도는 상기 제1도에 관련된 신호의 타이밍도이다.
제2도를 참조하여 제1도의 동작을 상세히 설명하기로 하자.
상기 입력라인(1)상에 제2A도와 같이 하이레벨의 펄스가 인가될 경우에 있어서, 출력라인(24)으로부터 상기 노드(N1)으로 귀환된 제2B도와 같은 신호는 상기 펄스가 로우레벨로 전이한 후에 로우레벨로 전이하여 피 모스트랜지스터(Q3)를 턴-온(turn on)시킨다.
따라서, 노드(N2)쪽으로 전원전압(Vcc)이 공급되어 노드(N2)상의 제2C도와 같은 신호의 하이레벨로의 전이 속도를 빠르게 한다.
상기 제2 완충부(20)상기 제1 완충부(10)로 부터의 신호를 상기 제1 완충부(10)와 같은 동작으로 신호를 완충하여 상기 지연부(30) 및 출력라인(24)쪽으로 공급한다.
상기 포스트 차지 로직을 이용한 회로가 제대로 동작하기 위해서는 상기 제2A도와 같은 입력신호가 하이에서 로우로 전이하는 시간과 제2B도와 같은 귀환된 신호가 하이에서 로우로 전이하는 시간이 같아야 한다.
이를 위하여 통상의 회로 디자인시에 입력신호와 귀환되는 신호의 타이밍에 마진을 두게 된다.
그러나, 상기 포스트 차지 로직을 이용한 회로는 공정 편차 또는 디자인 실수등의 여러 가지 이유로 제2D도와 같이 입력 신호폭이 T1만큼 늘어나면 T1동안 전원전압(Vcc)에 접속된 상기 피모스트랜지스터(Q3)에서 접지전압(Vss)에 접속된 엔모스트랜지스터(Q4)로 전류경로가 생성되고 또, 제2G도와 같이 궤환되는 신호의 전달속도가 T2만큼 빨라지게 되면 T2동안 전원전압(Vcc)에 접속된 상기 피모스트랜지스터(Q3)에서 접지전압(Vss)에 접속된 엔모스트랜지스터(Q4)로 전류경로가 생성되어 불필요한 전력을 소모하며 장치의 동작성능을 불안정하게 한다.
따라서, 본 발명의 목적은 불필요한 전력 소모를 막고 메모리 장치의 성능을 안정되게 하는 포스트 차지 로직에 의한 입력버펄를 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명의 포스트 차지 로직에 의한 입력버퍼는 입력라인 및 임의의 접속점 사이에 접속되어 상기 입력라인으로 부터의 신호를 반전 및 완충하기 위한 제1 인버터와, 상기 접속점 및 출력라인 사이에 접속되는 적어도 1개 이상의 인버터와, 전원전압(Vcc)으로 부터의 전압을 상기 접속점쪽으로 절환하기 위한 피모스트랜지스터와, 상기 입력라인에 접속된 상기 인버터를 접지전압(Vss)에 선택적으로 접속시키기 위한 제2 제어용 스위치와, 상기 출력라인상의 신호를 지연 및 귀환시켜서 상기 피모스트랜지스터를 제어하는 적어도 하나 이상의 인버터로 구성된 귀환루프와, 상기 귀환루프로 부터의 신호와 상기 입력라인으로 부터의 입력신호의 논리값에 따라 상기 엔모스트랜지스터를 제어하는 NAND게이트를 구비한다.
이하, 본 발명에 관련된 도면을 참조하여 상세히 설명하기로 한다.
제3도는 본 발명의 실시예를 도시한 차지 로직에 의한 입력버퍼에 관한 것으로, 외부루 부터의 하이레벨의 펄스를 입력하는 입력라인(1)과, 상기 입력라인(1)상의 신호를 완충하는 제1 완충부(10)와, 상기 제1 완충부(10)로 부터의 신호를 완충하는 제2 완충부(20)와, 상기 제2 완충부(20)로 부터의 신호를 일정시간 지연하여 상기 제1 완충부(10)쪽으로 귀환하는 지연부(30)와, 상기 입력라인(1)상의 신호 및 지연부(30)로 부터의 신호를 논리조합하는 논리조합부(40)를 구비한다.
상기 지연부(30)는 직렬로 접속된 인버터(31 내지 38)를 구비한다.
상기 제1 완충부(10)는 상기 입력라인(1)상에 접속되어 외부로 부터의 신호를 지연 및 완충하는 인버터(12)와, 상기 인버터(12)의 출력노드(N2) 및 전원전압(Vcc)에 접속된 피모스트랜지스터(Q3)와, 상기 노드(N2)에 접속되어 상기 인버터(12)로부터의 신호를 지연 및 완충하는 인버터(13)와, 상기 인버터(13)의 출력노드(N3) 및 접지전압(Vss)에 접속된 엔모스트랜지스터(Q4)를 구비한다.
상기 인버터(12)는 전원전압(Vcc)에 접속된 피모스트랜지스터(Q1)와, 상기 논리조합부(40)에 접속된 엔모스트랜지스터(Q2)로 구성되어 있다.
상기 논리조합부(40)는 상기 인버터(33)의 출력노드(N5)로 부터의 신호 및 입력라인(1)으로 부터의 신호를 논리조합하는 NAND게이트(41)와, 상기 엔모스트랜지스터(Q2) 및 접지전압(Vss)에 접속되어 상기 NAND게이트(41)로부터의 신호를 자신의 게이트 쪽으로 입력하는 엔모스트랜지스터(Q5)를 구비한다.
제4도는 제3도에 관련된 신호의 파형을 도시한 타이밍도로서, 제4도를 참조하여 제3도의 동작을 설명하기로 한다.
제4A도는 입력신호 및 노드(N1)상으로 궤환된 신호의 타이밍이 맞을 경우 각 부분에서 발생되는 신호를 도시하였다.
이 경우, 인버터(31 내지 33)를 경유한 신호전이시간 Td만큼의 폭을 갖는 로우레벨의 펄스가 노드(N6)에 발생한다.
그러나, 상기 노드(N6)에서 펄스가 발생하는 시간과 입력신호가 하이에서 로우로 전이하는 시간이 같으므로 회로가 제대로 동작하는데 아무런 영햐을 미치지 않는다.
제4B도는 입력신호의 폭이 T1만큼 넓어지는 경우 각 부분에서 발생되는 신호를 도시하였다.
상기 엔모스트랜지스터(Q2) 및 피모스트랜지스터(Q3)의 게이트는 T1 시간동안 동시에 턴-온되어 있지만 상기 NAND게이트(41)가 T1+TD동안 로우레벨의 신호를 출력함으로 엔모스트랜지스터(Q5)는 턴-오프된다.
따라서, 직류(direct current)발생을 방지함으로써 불필요한 전력소모를 없애고 회로의 안정성을 보장한다.
제4C도는 귀환한 신호가 하이에서 로우로 전이하는 시간이 T2만큼 빨라지는 경우 각 부분에서 발생되는 신호를 도시하였다.
상기 엔모스트랜지스터(Q2) 및 피모스트랜지스터(Q3)는 동시에 턴-온되어 있지만 노드(N6)상의 신호는 T2+Td동안에 로우로 있으므로 엔모스트랜지스터(Q5)는 턴-오프되어 직류는 흐르지 않게 되며 노드(N2)가 로우에서 하이로 T2만큼 일찍 전이하게 된다.
또, 노드(N2)상의 펄스폭은 T2에 비하여 충분히 크므로 불필요한 전류경로의 생성을 방지한다.
상기 제2 완충부(20)는 상기 제1 완충부(10)로 부터의 신호를 지연 및 완충하는 인버터(21)와, 상기 인버터(21)의 출력노드(N7) 및 전원전압(Vcc)에 접속된 피모스트랜지스터(Q6)와, 상기 노드(N7)에 접속되어 상기 인버터(21)로 부터의 신호를 지연 및 완충하는 인버터(22)와, 상기 인버터(22)의 출력노드(N9) 및 접지전압(Vss)에 접속된 엔모스트랜지스터(Q7)를 구비한다.
상기 제2 완충부(20)는 상기 제1 완충부(10)로 부터의 신호를 통상의 포스트 차지 로직을 이용한 회로와 같은 동작으로 완충하여 외부로 공급하고 또, 상기 지연부(30)를 경유하여 상기 제1 완충부(10)쪽으로 귀환한다.
상술한 바와 같이 본 발명의 포스트 차지 로직에 의한 입력버퍼는 입력신호 및 귀환신호가 하이에서 로우로 전이하는 시간의 불일치로 생성되는 직류발생을 방지하기 위하여 외부로 부터의 입력신호를 완충하는 두 개의 C MOS 인버터 중 첫 번째 C MOS 인버터에 엔모스트랜지스터를 직렬로 연결하여 전류 경로가 생기는 시간동안에 엔모스트랜지스터를 오프시켜 직류가 발생하는 것을 방지함으로써, 불필요한 전력소모를 감소하였으며 반도체 메모리 장치의 동작 성능의 개선에 기여하였다.

Claims (5)

  1. 입력라인 및 임의의 접속점 사이에 접속되어 상기 입력라인으로 부터의 신호를 반전 및 완충하기 위한 제1 인버터와 ; 상기 접속점 및 출력라인 사이에 접속되는 1개 이상의 인버터와 ; 상기 제1 전원전압으로 부터의 전압을 상기 접속점 쪽으로 절환하기 위한 제1 제어용 스위치와 ; 상기 입력라인에 접속된 상기 인버터를 제2 전원전압에 선택적으로 접속시키기 위한 제2 제어용 스위치와 ; 상기 출력라인상의 신호를 지연 및 귀환시켜서 상기 제1 제어용 스위치를 제어하는 귀환루프와 ; 상기 귀환루프로 부터의 신호와 상기 입력라인으로 부터의 입력신호의 논리값에 따라 상기 제2 제어용 스위치를 제어하는 논리연산수단을 구비한 것을 특징으로 하는 포스트 차지 로직에 의한 입력버퍼.
  2. 제 1 항에 있어서, 상기 제1 제어용 스위치가 피모스트랜지스터인 것을 특징으로 하는 포스트 차지 로직에 의한 입력버퍼.
  3. 제 1 항에 있어서, 상기 제2 제어용 스위치가 엔모스트랜지스터인 것을 특징으로 하는 포스트 차지 로직에 의한 입력버퍼.
  4. 제 1 항에 있어서, 상기 귀환루프가 적어도 하나 이상의 인버터가 직렬로 접속된 것을 특징으로 하는 포스트 차지 로직에 의한 입력버퍼.
  5. 제 1 항에 있어서, 상기 논리연산수단이 NAND게이트 인 것을 특징으로 하는 포스트 차지 로직에 의한 입력버퍼.
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