JP4069503B2 - Ｐｌｌ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ回路、特に電流出力型チャージポンプを使ったＰＬＬ回路に関するものである。
【０００２】
【従来の技術】
ＰＬＬ回路は、基準信号の位相または周波数に追従して所定の位相または周波数を有する発振信号を生成することができる。従来の電流出力型チャージポンプを使ったＰＬＬ回路において、位相比較回路からの位相差信号に応じてチャージポンプの出力電流を制御することにより、制御信号の電圧レベルを制御し、電圧制御発振回路（ＶＣＯ）の発振周波数を制御する。ＶＣＯの発振信号を所定の分周比を持つ分周回路により分周し、分周信号は基準信号とともに位相比較回路に入力し、これらの信号の位相差に応じた位相差信号をチャージポンプに出力される。
【０００３】
図１３は、通常のＰＬＬ回路に用いられているチャージポンプ２０の構成を示す図である。図１３において、信号ＳUPおよびＳDWは、位相比較回路によって比較対象となる基準信号および分周信号との位相差に応じて発生されたアップ信号およびダウン信号である。図示のように、チャージポンプ２０は、位相比較回路からのダウン信号ＳDWおよびアップ信号ＳUPに応じてオン／オフ状態が制御されれる二つのスイッチＳＷ１，ＳＷ２およびこれらのスイッチのオン／オフにより発生電流ＩP1およびＩP2を出力ノードＮＤ１に供給する電流源ＩＳ１，ＩＳ２により構成されている。
【０００４】
図１４は、チャージポンプ２０の具体的な構成例を示している。図示のように、ｐＭＯＳトランジスタＰ１，Ｐ２およびＰ３によりカレントミラーを構成し、電流ＩP1を供給する電流源ＩＳ１を構成しており、ｎＭＯＳトランジスタＮ１およびＮ２によりカレントミラーを構成し、電流ＩP2を供給する電流源ＩＳ２を構成している。なお、この回路例では、電流ＩP1と電流ＩP2の電流値は電流源ＩＳC1の電流値ＩP およびカレントミラーを構成するトランジスタのサイズなどにより設定される。
【０００５】
インバータＩＮＶ１およびｐＭＯＳトランジスタＰ４によりスイッチＳＷ１を構成し、ｎＭＯＳトランジスタＮ３によりスイッチＳＷ２を構成している。位相比較回路により、入力信号の位相差に応じて、パルス信号であるアップ信号ＳUPまたはダウン信号ＳDWが出力される。なお、ここで、アップ信号ＳUPおよびダウン信号ＳDWは同時に出力されることがないとする。例えば、ダウン信号ＳDWが出力されるとき、即ち、ダウン信号ＳDWがハイレベルに保持されているとき、ｐＭＯＳトランジスタＰ４がオンし、電流ＩP1が端子ＯＵＴに出力される。逆に、アップ信号ＳUPが出力されるとき、即ち、アップ信号ＳUPがハイレベルに保持されているとき、ｎＭＯＳトランジスタＮ３がオンし、電流ＩP2が端子ＯＵＴから接地側に流れる。
【０００６】
チャージポンプ２０の端子ＯＵＴにキャパシタを含むループフィルタが接続されているので、チャージポンプ２０により供給される電流に応じて、キャパシタが充電または放電し、当該充放電に応じて出力端子ＯＵＴの電位レベルが変わる。端子ＯＵＴの電圧の高周波成分がループフィルタにより減衰され、低周波成分が制御信号としてＶＣＯに供給されるので、ＶＣＯの発振周波数は、位相比較回路の入力信号の位相差によって制御される。
通常、このように構成されたＰＬＬ回路において、入力された基準信号に基づき安定した発振信号を生成するために、ループゲインを一定の値に固定されることがもっとも望ましい。即ち、電源電圧、動作環境温度またはプロセスのバラツキなどの諸条件に影響されることなく、チャージポンプの出力電流およびＶＣＯの制御特性は常に一定になることが望まれている。
【０００７】
【発明が解決しようとする課題】
ところで、上述した従来の電流出力型チャージポンプを用いたＰＬＬ回路において、チャージポンプの出力電流は固定されており、これに対して、位相比較回路またはＶＣＯのゲインが電源電圧、動作環境温度の変化およびプロセスのバラツキによるトランジスタなどの回路素子の特性変動などによって変化するので、ＰＬＬ回路全体のループゲインは位相比較回路またはＶＣＯのゲインの変動にしたがって変動する。このため、広い電源電圧範囲で動作を確保しようとする場合、動作時の環境温度の変化が激しい場合、またはプロセスのバラツキが大きい場合において、ＰＬＬ回路の特性が大きく変動しやすくなるという不利益がある。
【０００８】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、電源電圧、環境温度の変化に影響されることなく、さらにプロセスのバラツキによる影響を抑制でき、ループ特性を一定に保つことができ、安定した発振信号を生成できるＰＬＬ回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明のＰＬＬ回路は、制御信号の電圧レベルによって設定された周波数で発振し、発振信号を出力する電圧制御発振回路と、上記電圧制御発振回路からの発振信号と基準信号との位相を比較し、当該比較結果に応じた位相差信号を出力する位相比較回路と、上記位相比較回路からの位相差信号に応じてスイッチ回路を切り替えて電流を出力または入力する電流出力部と、一方の出力端子が第２の電圧源に接続され他方の出力端子から定電流を供給する第１の電流源と、一方の出力端子が第１の電圧源に接続され他方の出力端子が上記第１の電流源の上記他方の出力端子に接続される第１の第１導電型トランジスタを有する第２の電流源と、一方の出力端子が上記第１の電圧源に接続され他方の出力端子が上記第２の電流源の上記他方の出力端子と上記第１の電流源の上記他方の出力端子と上記電流出力部の電流供給用の入力端子とに接続される第３の電流源と、を有するチャージポンプと、上記チャージポンプの出力電流に応じてレベルが設定される電圧信号を発生し、当該電圧信号を上記制御信号として上記電圧制御発振回路に出力する電圧信号発生回路とを有する。
【００１０】
また、本発明では、好適には、上記チャージポンプは、上記位相比較回路からの位相差信号に応じてスイッチ回路を切り替えて電流を出力または入力する電流出力部と、一方の出力端子が第２の電圧源に接続され他方の出力端子から定電流を供給する第１の電流源と、一方の出力端子が第１の電圧源に接続され他方の出力端子が上記第１の電流源の上記他方の端子に接続される第１の第１導電型トランジスタを有する第２の電流源と、一方の出力端子が上記第１の電圧源に接続され他方の出力端子が上記第２の電流源の他方の端子と上記第１の電流源の他方の出力端子と上記電流出力部の入力端子とに接続される第３の電流源とを有する。
【００１１】
また、本発明では、好適には、上記第３の電流源は、上記第２の電流源と並列に接続され、さらにソースが上記第１の電圧源に接続されている第２の第１導電型トランジスタと、ゲートが上記第２の第１導電型トランジスタのゲートに接続され、当該ゲート同士の接続点が上記第１の第１導電型トランジスタのドレインに接続されている第３の第１導電型トランジスタとを有し、上記第１の電流源の上記他方の出力端子が上記第１の第１導電型トランジスタのドレインに接続されている。
【００１２】
さらに、本発明では、上記第２の電圧源により接地電位を供給する場合に、上記第１導電型トランジスタはｐＭＯＳトランジスタにより構成され、上記第２導電型トランジスタはｎＭＯＳトランジスタにより構成される。この場合に、電源電圧、動作環境温度の変化およびプロセスのバラツキによるｐＭＯＳトランジスタの特性変化に対処するために、ゲートが接地されるｐＭＯＳトランジスタで上記第２の電流源を構成する。即ち、上記第２の電流源は、ソースが上記第１の電圧源に接続され、ドレインが上記第１の第１導電型トランジスタのドレインに接続され、ゲートが接地されている第３の第１導電型トランジスタからなる。
【００１３】
本発明において、ｐＭＯＳトランジスタとｎＭＯＳトランジスタ両方の特性変化に対処するために、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの電流を合わせて上記第２の電流源の出力電流を発生する。即ち、上記第２の電流源は、ソースが上記第１の電圧源に接続され、ドレインが上記第１の電流源の上記他方の出力端子に接続され、ゲートが上記第１の電圧源と異なる上記第２の電圧源に接続されている上記第１の第１導電型トランジスタと、ソースが上記第１の電圧源に接続され、ゲートとドレインが接続されている第４の第１導電型トランジスタと、ソースが上記第１の電圧源に接続され、ゲートが上記第４の第１導電型トランジスタのゲートに接続され、ドレインが上記第１の第１導電型トランジスタのドレインに接続されている第５の第１導電型トランジスタと、ドレインが上記第４の第１導電型トランジスタのドレインに接続され、ゲートが上記第１の電圧源に接続され、ソースが上記第２の電圧源に接続されている第１の第２導電型トランジスタとを有する。
【００１４】
本発明によれば、ＰＬＬ回路のチャージポンプにおいて、トランジスタの能力に応じて出力電流を制御し、トランジスタの能力が高いとき出力電流を低くし、トランジスタの能力が低いとき出力電流を高くすることによって、トランジスタの能力変化によるＰＬＬ回路のループゲインの変動が抑制され、安定した動作を実現する。
通常、電源電圧、動作環境温度の変化およびプロセスのバラツキによってＰＬＬ回路の構成要素であるトランジスタの特性が変化する。このとき、同じチップ上に形成されたトランジスタの特性は相関性があり、各トランジスタの能力がほぼ同じ傾向で変化する。ＰＬＬ回路を構成する電圧制御発振回路（ＶＣＯ）の制御利得は、トランジスタの特性に応じて変化するので、チャージポンプの出力電流を一定のままに保持すると、ＰＬＬ回路のループゲインがトランジスタの特性変化に比例して変化する。
【００１５】
本発明にかかるチャージポンプにおいて、例えば、電源電圧、動作環境温度およびプロセスのバラツキなどの条件に影響されない定電流である第１の電流およびトランジスタの能力に応じて変化する第２の電流を発生し、第１の電流と第２の電流との差電流に応じてチャージポンプの出力電流を制御する。このため、チャージポンプの出力電流はトランジスタの能力変化と逆の特性で変化する。この結果、トランジスタの能力変化により生じたＶＣＯの制御利得の変化がある程度相殺され、ＰＬＬ回路全体のループゲインはトランジスタの能力の変化によらず、ほぼ一定に保持される。
【００１６】
【発明の実施の形態】
図１は本発明に係るＰＬＬ回路の一実施形態を示す回路図である。
図示のように、ＰＬＬ回路は、位相／周波数比較回路（ＰＦＤ）１０、チャージポンプ２０、ループフィルタ３０、ＶＣＯ４０および分周回路５０により構成されている。なお、ここで、便利のために位相／周波数比較回路を単に位相比較回路という。
【００１７】
位相比較回路１０は、入力される基準信号Ｓref と分周回路５０からの分周信号ＳD との位相を比較し、これらの信号の位相差に応じて、アップ信号ＳUPまたはダウン信号ＳDWを出力する。
チャージポンプ２０は、位相比較回路１０からのアップ信号ＳUPおよびダウン信号ＳDWに応じて、チャージ電流またはディスチャージ電流を発生し、ループフィルタ３０に出力する。
【００１８】
ループフィルタ３０は、チャージポンプ２０からのチャージ電流またはディスチャージ電流に応じて出力信号ＳC のレベルを制御し、当該信号ＳC の高周波成分を減衰させ、低周波成分のみを出力する。
ＶＣＯ４０は、ループフィルタ３０からの信号ＳC のレベルに応じて発振信号の位相または周波数を制御し、発振信号ＳVCO を出力する。
分周回路５０は、ＶＣＯ４０からの発振信号ＳVCO を予め設定された分周比Ｎで分周し、分周信号ＳD を位相比較回路１０に出力する。即ち、ＶＣＯ４０の発振周波数をｆVCO とすると、分周信号ＳD の周波数は、ｆVCO ／Ｎとなる。
【００１９】
以下、図１を参照しつつ、ＰＬＬ回路の動作について説明する。
位相比較回路１０によって、基準信号Ｓref と分周信号ＳD の位相差に応じてパルス信号であるアップ信号ＳUPまたはダウン信号ＳDWの何れかを出力する。例えば、分周信号ＳD が基準信号Ｓref より位相が進んでいるとき、ダウン信号ＳDWが出力され、逆に分周信号ＳD が基準信号Ｓref より位相が遅れているとき、アップ信号ＳUPが出力される。なお、アップ信号ＳUPおよびダウン信号ＳDWは、パルス信号であり、それらのパルス幅は、基準信号Ｓref と分周信号ＳD との位相差によって決まる。
【００２０】
チャージポンプ２０において、位相比較回路１０からのダウン信号ＳDWまたはアップ信号ＳUPに応じてチャージまたはディスチャージ電流が出力される。チャージ電流が出力されるとき、出力信号ＳC のレベルが上昇し、ディスチャージ電流が出力されるとき、出力信号ＳC のレベル降下する。ループフィルタ３０により、信号ＳC の高周波成分が減衰され、低周波成分のみが残される。低周波成分からなる信号ＳC は、制御信号としてＶＣＯ４０に供給される。
【００２１】
ＶＣＯ４０において、制御信号ＳC のレベルに応じて発振周波数が制御され、発振信号ＳVCO が出力される。例えば、制御信号ＳC のレベルが上昇すると、ＶＣＯ４０の発振周波数ｆVCO が低くなり、制御信号ＳC のレベルが降下すると、ＶＣＯ４０の発振周波数ｆVCO が高くなる。ＶＣＯ４０の発振信号ＳVCO が分周回路５０により分周され、分周信号ＳD が位相比較回路１０に出力される。
【００２２】
このため、分周信号ＳD が基準信号Ｓref より位相が進んでいるとき、位相比較回路１０からダウン信号ＳDWが出力される。これに応じて制御信号ＳC のレベルが上昇し、ＶＣＯ４０の発振周波数ｆVCO が低下するので、分周信号ＳD の周波数も低下し、その位相が基準信号Ｓref に近づく。一方、分周信号ＳC が基準信号Ｓref より位相が遅れているとき、位相比較回路１０によってアップ信号ＳUPが出力される。これに応じて制御信号ＳC のレベルが降下し、ＶＣＯ４０の発振周波数ｆVCO が向上するので、分周信号ＳD の周波数も向上し、その位相が基準信号Ｓref に近づく。
【００２３】
このような制御によって、ＰＬＬ回路は、分周信号ＳD の位相と基準信号Ｓref の位相が一致したところで安定する。この状態はロック状態という。ＰＬＬ回路がロック状態に達したとき、位相比較回路１０は、ダウン信号ＳDW、アップ信号ＳUPの何れも出力せず、制御信号ＳC のレベルは、ほぼ一定に保たれる。このとき、ＶＣＯ４０の発振周波数ｆVCO は、基準信号Ｓref の周波数ｆref および分周回路５０の分周比Ｎによって決定され、（ｆVCO ＝Ｎｆref ）となる。
【００２４】
以下、図２〜図１２を参照しつつ、ＰＬＬ回路の各構成部分の回路構成および動作についてそれぞれ説明する。
図２は、位相比較回路１０の一構成例を示している。図示のように、位相比較回路１０は、二つのセットリセットフリップフロップＦＦ１，ＦＦ２およびＡＮＤゲートＡＮＤ１により構成されている。
【００２５】
フリップフロップＦＦ１のセット信号入力端子Ｓに基準信号Ｓref が入力され、その出力端子Ｑからアップ信号ＳUPが出力される。
フリップフロップＦＦ２のセット信号入力端子Ｓに分周信号ＳD が入力され、その出力端子Ｑからダウン信号ＳDWが出力される。
ＡＮＤゲートＡＮＤ１の入力端子はそれぞれフリップフロップＦＦ１，ＦＦ２の出力端子Ｑに接続され、その出力端子は、フリップフロップＦＦ１，ＦＦ２のリセット信号端子Ｒに接続されている。
【００２６】
図３は、位相比較回路１０の動作時の波形図である。以下、図２、３を参照しつつ位相比較回路１０の動作を説明する。
まず、フリップフロップＦＦ１，ＦＦ２はともにリセットされた状態で動作が始まる。このときアップ信号ＳUP、ダウン信号ＳDWの何れもローレベルに保持される。基準信号Ｓref または分周信号ＳD の何れかの立ち上がりエッジに応じてフリップフロップＦＦ１またはＦＦ２の状態が変化する。
【００２７】
図３（ａ）に示すように、分周信号ＳD は基準信号Ｓref より位相が進んでいるとき、分周信号ＳD の立ち上がりエッジにおいてフリップフロップＦＦ２の出力端子Ｑがハイレベルに切り換わる。これに遅れて基準信号Ｓref が立ち上がると、ＡＮＤゲートＡＮＤ１の出力信号もローレベルからハイレベルに立ち上がるので、フリップフロップＦＦ１，ＦＦ２がともにリセットされる。このため、図３（ａ）に示すように分周信号ＳD と基準信号Ｓref との位相差に応じた幅を持つダウン信号ＳDWが得られる。
また、上述した動作とほぼ同じく、基準信号Ｓref は分周信号ＳD より位相が進んでいるとき、位相比較回路１０によりこれらの信号の位相差に応じた幅を持つアップ信号ＳUPが出力される。
【００２８】
図４は、ループフィルタ３０の一構成例を示している。図示のように、ループフィルタ３０は、直列に接続されている抵抗素子Ｒ１，キャパシタＣ１およびこれらと並列に接続されているキャパシタＣ２により構成されている。ループフィルタ３０のノードＮＤ２は、チャージポンプ２０の出力端子に接続されている。このため、チャージポンプ２０からチャージ電流が出力されるとき、キャパシタＣ１およびＣ２が充電され、ノードＮＤ２の電位が上昇する。逆にチャージポンプ２０からディスチャージ電流が出力されるとき、キャパシタＣ１およびＣ２が放電し、ノードＮＤ２の電位が降下する。
【００２９】
チャージポンプ２０の出力抵抗とループフィルタ３０のキャパシタＣ１，Ｃ２などにより、ローパスフィルタが構成されているので、ノードＮＤ２の電圧信号ＳC の高周波成分が減衰され、低周波成分のみが残される。この低周波成分は、制御信号としてＶＣＯ４０に供給される。
【００３０】
図５は、ＶＣＯ４０の一構成例を示している。図示のように、ＶＣＯ４０は、直列に接続されている３段の遅延時間可変の反転遅延素子により構成されている。さらに、末段の反転遅延素子の出力端子は、初段の反転遅延素子の入力端子に接続されているので、これらの反転遅延素子により、ループが構成されている。このため、このように構成されたＶＣＯは、リング発振回路とも呼ばれる。なお、ＶＣＯ４０を構成する反転遅延素子は、奇数段であればよく、特に３段に限定する必要はない。
【００３１】
ＶＣＯ４０を構成する各反転遅延素子の遅延時間Δｔは、入力される制御信号ＳC によって制御される。ここで、ＶＣＯを構成する反転遅延素子の段数をｍ（ｍは奇数）とし、各反転遅延素子の遅延時間は等しくΔｔであるとすると、ＶＣＯ４０の発振周波数ｆVCO は、次式により求められる。
【００３２】
【数１】
ｆVCO ＝１／（２ｍΔｔ） …（１）
【００３３】
図６および図７は、反転遅延素子の二つの構成例を示している。
図６に示す反転遅延素子ＤＬＹ１は、インバータＩＮＶ１、ｎＭＯＳトランジスタＮ１およびキャパシタＣ１により構成されている。入力信号ｖｉｎは、インバータＩＮＶ１の入力端子に印加され、インバータＩＮＶ１の出力端子から反転され、さらに入力信号より遅れた信号ｖｏｕｔが得られる。
【００３４】
トランジスタＮ１とキャパシタＣ１はインバータＩＮＶ１の出力端子と接地端子との間に直列に接続されている。トランジスタＮ１のゲートにループフィルタ３０からの制御信号ＳC が入力される。このため、制御信号ＳC のレベルに応じてトランジスタＮ１のオン／オフが制御され、また、オンするときそのオン抵抗が制御される。
【００３５】
ここで、トランジスタＮ１の等価抵抗をＲ１とする。例えば、制御信号ＳC のレベルが高いとき、トランジスタＮ１のオン抵抗Ｒ１が小さくなり、等価抵抗Ｒ１とキャパシタＣ１により決定された時定数τ（τ＝Ｒ１Ｃ１）が小さくなる。この場合に、インバータＩＮＶ１の出力電流のうち、キャパシタＣ１の充放電に消費される部分が大きく、次段の反転遅延素子を駆動する電流能力が弱い。このため、反転遅延素子の遅延時間Δｔが長くなり、ＶＣＯ４０の発振周波数が低下する。
逆に、制御信号ＳC のレベルが低いとき、トランジスタＮ１がオフするか、オンするときそのオン抵抗Ｒ１が大きくなる。このためトランジスタＮ１の等価抵抗Ｒ１とキャパシタＣ１により決定された時定数τ（τ＝Ｒ１Ｃ１）が大きくなる。この場合にに、インバータＩＮＶ１の出力電流のうち、キャパシタＣ１の充放電に消費される部分が小さくなり、次段の反転遅延素子を駆動する電流能力が強い。このため、反転遅延素子の遅延時間Δｔが短くなり、ＶＣＯ４０の発振周波数ｆVCO が高くなる。
【００３６】
図７に示す反転遅延素子ＤＬＹ２は、ｐＭＯＳトランジスタＰ１，Ｐ２およびｎＭＯＳトランジスタＮ１により構成されている。ｐＭＯＳトランジスタＰ１のソースは、電源電圧ＶCCに接続され、ドレインはｐＭＯＳトランジスタＰ２のソースに接続されている。ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ１のドレイン同士が接続され、その接続点は反転遅延素子ＤＬＹ２の出力端子をなす。ｐＭＯＳトランジスタＰ１のゲートに制御信号ＳC が印加され、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２のゲート同士が接続され、その接続点は反転遅延素子ＤＬＹ２の入力端子をなす。即ち、トランジスタＰ２とＮ１により、インバータが構成され、当該インバータに入力された信号ｖｉｎは、反転され、さらに遅延されて出力信号ｖｏｕｔとして出力される。
【００３７】
制御信号ＳC のレベルに応じて、ｐＭＯＳトランジスタＰ１のオン／オフ状態が制御され、また、オンするときそのオン抵抗が制御される。例えば、制御信号ＳC のレベルが低いとき、トランジスタＰ１がオンし、且つそのオン抵抗が小さい。このとき、トランジスタＰ１とＮ２からなるインバータの出力電流が大きく、次段の反転遅延素子を駆動する能力が強い。このため、反転遅延素子の状態の切り換えが高速に行われ、遅延時間Δｔが短くなり、ＶＣＯ４０の発振周波数ｆVCO が高くなる。
逆に、制御信号ＳC のレベルが高いとき、トランジスタＰ１がオフするか、またオンするときのオン抵抗が大きくなる。このとき、トランジスタＰ１とＮ２からなるインバータの出力電流が小さく、次段の反転遅延素子を駆動する能力が弱い。このため、反転遅延素子の状態の切り換え速度が低下し、反転遅延素子ＤＬＹ２の遅延時間Δｔが長くなり、ＶＣＯ４０の発振周波数ｆVCO が低くなる。
【００３８】
上述した反転遅延素子により構成されたＶＣＯ４０は、電源電圧ＶCCおよび動作環境温度の変化により、またはプロセスのバラツキによる影響でトランジスタの能力が変わる。このため、ＶＣＯ４０の制御特性が変わる。
図８は、ＶＣＯ４０の制御特性の一例を示している。トランジスタの能力が高い場合に、ＶＣＯ４０は同図Ａの制御特性を有する。このとき、入力される制御信号ＳC の電圧変化Δｖに対して、ＶＣＯ４０の発振周波数ｆVCO の変化分Δｆが大きく、その制御特性はよい。逆に、トランジスタの能力が低い場合に、ＶＣＯは同図Ｂの制御特性を有する。このとき、入力される制御信号ＳC の電圧変化Δｖに対して、ＶＣＯの発振周波数ｆVCO の変化分Δｆが小さく、その制御特性は悪い。
【００３９】
ここで、ＶＣＯ４０の制御利得をＫVCO とすると、ＫVCO は次式により表される。
【数２】
ＫVCO ＝Δｖ／Δｆ …（２）
【００４０】
上述のように、ＶＣＯ４０の制御利得が大きいほどその制御特性がよい。しかし、電源電圧ＶCC、動作環境温度の変化およびプロセスのバラツキなどによる影響で、ＶＣＯ４０の制御利得ＫVCO が変化する。
ＶＣＯ４０の制御利得ＫVCO が変化すると、それに応じてＰＬＬ回路全体のオープンゲインも変化する。ＰＬＬ回路のオープンゲインＧPLL は、次式により表される。
【００４１】
【数３】
ＧPLL ＝ＩPCＺF ＫVCO ／２π …（３）
【００４２】
式（３）において、ＩPCは、チャージポンプ２０の出力電流、ＺF はループフィルタ３０のインピーダンスである。チャージポンプ２０の出力電流ＩPCおよびループフィルタ３０のインピーダンスＺF が固定すると、ＰＬＬ回路のオープンゲインＧPLL はＶＣＯ４０の制御利得の変化に応じて変化するので、ＰＬＬ回路の動作が不安定になる。
【００４３】
本発明は、チャージポンプ２０の出力電流を制御することによって、ＰＬＬ回路のオープンゲインを一定に保持する。具体的に、本発明においてトランジスタの能力をモニタし、トランジスタの能力が高い場合にチャージポンプの出力電流を下げ、逆にトランジスタの能力が低い場合にチャージポンプの出力電流を上げることによって、ＰＬＬ回路のオープンゲインを一定に保持する。
【００４４】
図９はチャージポンプ２０の一例を示している。図示のように、チャージポンプ２０は、電流源ＩＳC1，ＩＳC2、ｐＭＯＳトランジスタＰ１〜Ｐ４、ｎＭＯＳトランジスタＮ１〜Ｎ３により構成されている。
トランジスタＰ１，Ｐ２とＰ３はカレントミラーを構成している。トランジスタＰ１，Ｐ２とＰ３のソースがともに電源電圧ＶCCに接続され、ゲート同士が接続され、その接続点がトランジスタＰ１のドレインに接続されている。トランジスタＰ１と並列に、電流源ＩＳC2が接続されている。
このため、トランジスタＰ１に電流源ＩＳC1の供給電流ＩP と電流源ＩＳC2の供給電流ＩC との差電流ΔＩC が流れる。トランジスタＰ２とＰ３のドレインから当該差電流ΔＩC に応じた電流が流れる。ここで、カレントミラーを構成するトランジスタＰ１，Ｐ２，Ｐ３のサイズが同じとすると、トランジスタＰ１、Ｐ２およびＰ３の電流は等しく、次式によって求まる。
【００４５】
【数４】
ΔＩC ＝ＩP −ＩC …（４）
【００４６】
また、トランジスタＮ１とＮ２もカレントミラーを構成している。図示のように、トランジスタＮ１とＮ２のソースが接地され、ゲート同士が接続され、その接続点がトランジスタＮ１のドレインに接続されている。トランジスタＮ１のドレインとトランジスタＰ２のドレインが接続されている。このため、トランジスタＮ１にトランジスタＰ２のドレイン電流とほぼ同じ電流が流れ、トランジスタＮ２にトランジスタＮ１の電流に応じた電流が流れる。ここで、トランジスタＮ１とＮ２のサイズが同じとすると、トランジスタＮ２の電流は、差電流ΔＩC に等しい。
【００４７】
トランジスタＰ４は、トランジスタＰ３のドレインと出力端子ＯＵＴとの間に接続され、トランジスタＮ３は、出力端子ＯＵＴとトランジスタＮ２のドレインとの間に接続されている。アップ信号ＳUPはインバータＩＮＶ１を通してトランジスタＰ４のゲートに印加され、ダウン信号ＳDWはトランジスタＮ３のゲートに印加されている。
このため、位相比較回路１０からダウン信号ＳDWが出力されるとき、トランジスタＰ４がオンとなり、チャージ電流ＩP1が出力端子ＯＵＴに出力される。一方、位相比較回路１０からアップ信号ＳUPが出力されるとき、トランジスタＮ３がオンとなり、出力端子ＯＵＴからトランジスタＮ３，Ｎ２を経由して接地側に向かってディスチャージ電流ＩP2が流れる。なお、チャージ電流ＩP1およびディスチャージ電流ＩP2の電流量は、上述したように、差電流ΔＩC およびカレントミラーを構成するトランジスタＰ１〜Ｐ３、Ｎ１とＮ２のサイズにより決まる。カレントミラーを構成するトランジスタのサイズが等しい場合に、チャージ電流ＩP1およびディスチャージ電流ＩP2はともにΔＩC となる。
【００４８】
上述したチャージポンプ２０において、電流源ＩＳC1の供給電流Ｉp が固定しているが、電流源ＩＳC2の供給電流ＩC がトランジスタの能力に比例して設定される。即ち、トランジスタの能力が高くなると、電流源ＩＳC2の供給電流ＩC が高く制御され、逆にトランジスタの能力が低くなると、電流源ＩＳC2の供給電流ＩC が低く制御される。これに対して、チャージポンプ２０の出力電流は、固定電流ＩP と変化する電流ＩC との差電流ΔＩC に応じた電流であるため、逆の特性を有する。
【００４９】
例えば、電源電圧ＶCCが上昇するおよび動作環境温度が低下する場合、または、プロセスのバラツキによる影響で、トランジスタの能力が高くなると、ＰＬＬ回路のオープンゲインが高くなる。一方、電流源ＩＳC2の供給電流ＩCがトランジスタの能力に応じて設定されるので、差電流ΔＩCが低下する。チャージポンプ２０の出力電流が差電流ΔＩCに応じて設定されるため、電流源ＩＳC1の供給電流ＩPおよび電流源ＩＳC2の供給電流ＩC を適宜設定することによって、式（３）に示すＰＬＬ回路のオープンゲインＧPLLは、トランジスタの能力変化に依存せず、一定に保持される。
電源電圧ＶCCの低下、動作環境温度の上昇またはプロセスのバラツキなどにより、トランジスタの能力が低下する場合に、ＰＬＬ回路のオープンゲインが低くなる。この場合に、電流源ＩＳC2の供給電流ＩCがトランジスタの能力の低下に応じて小さくなるので、差電流ΔＩCが増加する。この結果、チャージポンプ２０の出力電流が増加し、ＰＬＬ回路のオープンゲインは一定に保持される。
【００５０】
図１０は、電流源ＩＳC2の一具体例を示す回路図である。図示のように、電流源ＩＳC2は、ｐＭＯＳトランジスタＰ５により構成されている。トランジスタＰ５はトランジスタＰ１と並列に接続されている。即ち、トランジスタＰ５とＰ１のソース、ドレイン同士がそれぞれ接続されており、さらにトランジスタＰ５のゲートが接地されている。
【００５１】
電源電圧ＶCCの変化および動作環境温度の変化に応じてトランジスタの能力が変化すると、トランジスタＰ５に流れる電流がそれに応じて変化する。また、プロセスのバラツキが生じた場合に、トランジスタなどの回路素子の絶対精度に誤差が生じるが、同じ基板上に形成された回路素子間の相対精度がほとんど影響されない。図１０の回路例において、チャージポンプ２０およびＶＣＯ４０などが同じチップ上に形成されている場合に、電源電圧ＶCC、動作環境温度の変化およびプロセスのバラツキの影響でトランジスタの能力がほぼ同じ傾向で変化する。このため、トランジスタＰ５に流れる電流ＩC の変化が回路を構成する他のトランジスタの能力の変化を反映する。即ち、トランジスタＰ５の電流ＩC に基づき、ＰＬＬ回路のループゲインを補正することが可能である。
【００５２】
例えば、電源電圧ＶCCが高くなる場合に、トランジスタＰ５のゲート−ソース間電流Ｖgsも高くなり、トランジスタＰ５に流れる電流ＩC が増加する。電流ＩC の増加の割合はトランジスタＰ５のサイズと電流源ＩＳC1の供給電流ＩP との関係で設定することが可能である。これによって、電流ＩP とＩC との差電流ΔＩC は、トランジスタの能力に応じて制御される。即ち、チャージポンプ２０の出力電流がトランジスタの能力に応じて制御されるので、ＰＬＬ回路のオープンゲインは、電源電圧ＶCCの変化に依存せず、一定に保持することができる。上述した電源電圧ＶCCの変化以外に、動作環境温度の変化およびプロセスのバラツキによるトランジスタの能力の変化にも同様に対処でき、チャージポンプ２０の出力電流をトランジスタの能力変化に応じて制御することによってＰＬＬ回路のオープンゲインを一定に保持することができる。
【００５３】
通常のＩＣチップにおいて、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのプロセスのバラツキには強い相関があるので、図１０に示すように、ｐＭＯＳトランジスタＰ５のみを用いて構成された電流源ＩＳC2によってＰＬＬ回路の特性を十分に補正できるが、ｎＭＯＳトランジスタの能力変化分も考慮して、ｎＭＯＳトランジスタとｐＭＯＳトランジスタの両方の特性を反映させるには、図１０に示す電流源ＩＳC2の代わりに、図１１に示す電流源ＩＳC3を用いることがよい。
【００５４】
図１１に示す電流源ＩＳC3は、ｎＭＯＳトランジスタＮ４とｐＭＯＳトランジスタＰ５，Ｐ６，Ｐ７により構成されている。トランジスタＰ６とＰ７のゲート同士が接続され、その接続点がトランジスタＰ６のドレインに接続されている。即ち、トランジスタＰ６とＰ７によってカレントミラーが構成されている。トランジスタＮ４のゲートは電源電圧ＶCCに接続され、ドレインはトランジスタＰ６のドレインに接続されている。
トランジスタＰ５のゲートは接地され、ソースは電源電圧ＶCCに接続され、ドレインはトランジスタＰ７のドレインと共通に接続されている。
【００５５】
このように構成されている電流源ＩＳC3において、電源電圧ＶCC、動作環境温度およびプロセスのバラツキでトランジスタの能力が変化すると、ｎＭＯＳトランジスタＮ４に流れる電流ＩCNおよびｐＭＯＳトランジスタＰ５に流れる電流ＩCPがそれぞれ変化する。このため、電流源ＩＳC3の出力電流ＩC （ＩC ＝ＩCN＋ＩCP）は、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタ両方の能力の変化を反映することができる。
【００５６】
電流源ＩＳC1の供給電流ＩP と電流源ＩＳC3の供給電流ＩC との差電流ΔＩC に応じてチャージポンプ２０の出力電流が設定されるので、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの能力の変化分だけチャージポンプ２０の出力電流が変化し、これによってＰＬＬ回路全体のループゲインを一定に保つことができる。
【００５７】
図１２は、定電流ＩP を供給する電流源ＩＳC1の一構成例を示している。図示のように電流源ＩＳC1は、演算増幅器ＯＰＡ１、ｎＭＯＳトランジスタＮ５および抵抗素子Ｒ１により構成されている。演算増幅器ＯＰＡ１の入力端子（＋）には、基準電圧Ｖref が入力される。トランジスタＮ５のゲートは、演算増幅器ＯＰＡ１の出力端子に接続され、ソースは抵抗素子Ｒ１を介して接地され、さらに演算増幅器ＯＰＡ１の反転入力端子（−）に接続されている。
【００５８】
ここで、トランジスタＮ５に流れる電流をＩP とする。例えば、何らかの原因で電流ＩP が所望の値より大きくなると、トランジスタＮ５のソース電位Ｖr も上昇する。これに応じて演算増幅器ＯＰＡ１の出力電圧が低下するので、トランジスタＮ５の電流ＩP が低くなるように制御される。
トランジスタＮ５の電流ＩP が所望の値より低くなると、トランジスタＮ５のソース電流Ｖr も低下する。これに応じて演算増幅器ＯＰＡ１の出力電圧が上昇するので、トランジスタＮ５の電流ＩP が高くなるように制御される。
【００５９】
上述のように、トランジスタＮ５の電流ＩP は常に所望の値に制御される定電流である。このため、トランジスタＮ５の電流ＩP を電流源ＩＳC1の供給電流ＩP として、チャージポンプ２０に供給される。当該電流ＩP は、電源電圧ＶCC、動作環境温度およびプロセスのバラツキによらず、ほぼ一定に保持されるので、これを用いて発生した差電流ΔＩC は、トランジスタの能力変化を正確に反映することができる。その結果、差電流ΔＩC に応じてチャージポンプ２０の出力電流が制御され、ＰＬＬ回路全体のループゲインを常に一定に制御される。
【００６０】
以上説明したように、本実施形態によれば、電流源ＩＳC1により供給される定電流ＩP と電流源ＩＳC2によりトランジスタの能力に応じて供給される可変電流ＩC との差電流ΔＩC に応じて、チャージポンプ２０の出力電流を制御する。これため、ＰＬＬ回路を構成するトランジスタの能力変化に応じてチャージポンプ２０の出力電流が変化し、ＰＬＬ回路のループゲインを一定に制御できるので、電源電圧、動作環境温度の変化およびプロセスのバラツキによる影響を抑制でき、ＰＬＬ回路の動作の安定性を改善できる。
【００６１】
【発明の効果】
以上説明したように、本発明のＰＬＬ回路によれば、電源電圧の、動作環境温度の変化およびプロセスのバラツキによるトランジスタの能力変化により生じたＰＬＬ回路のループゲインの変化を補正でき、ＰＬＬ回路のループ特性をほぼ一定に保持でき、安定した動作を実現できる利点がある。
また、本発明のＰＬＬ回路によれば、広範囲に変化する電源電圧に対応することができ、プロセスのバラツキに強いＰＬＬ回路を実現できる。
【図面の簡単な説明】
【図１】本発明に係るＰＬＬ回路の一実施形態を示す回路図である。
【図２】位相比較回路の構成を示す回路図である。
【図３】位相比較回路の動作を示す波形図である。
【図４】ループフィルタの構成を示す回路図である。
【図５】電圧制御発振回路（ＶＣＯ）の構成を示す回路図である。
【図６】ＶＣＯを構成する反転遅延素子の一例を示す回路図である。
【図７】ＶＣＯを構成する反転遅延素子の他の例を示す回路図である。
【図８】ＶＣＯの制御特性を示すグラフである。
【図９】本発明のチャージポンプの構成を示す回路図である。
【図１０】本発明のチャージポンプの具体例を示す回路図である。
【図１１】チャージポンプを構成する可変電流源の他の構成例を示す回路図である。
【図１２】チャージポンプを構成する固定電流源の構成例を示す回路図である。
【図１３】一般的なチャージポンプの構成を示す原理図である。
【図１４】一般的なチャージポンプを示す回路図である。
【符号の説明】
１０…位相比較回路、２０…チャージポンプ、３０…ループフィルタ、４０…電圧制御発振回路（ＶＣＯ）、５０…分周回路、Ｐ１，Ｐ２，…，Ｐ７…ｐＭＯＳトランジスタ、Ｎ１，Ｎ２，…，Ｎ５…ｎＭＯＳトランジスタ、ＶCC…電源電圧、ＧＮＤ…接地電位。
【発明の属する技術分野】
本発明は、ＰＬＬ回路、特に電流出力型チャージポンプを使ったＰＬＬ回路に関するものである。
【０００２】
【従来の技術】
ＰＬＬ回路は、基準信号の位相または周波数に追従して所定の位相または周波数を有する発振信号を生成することができる。従来の電流出力型チャージポンプを使ったＰＬＬ回路において、位相比較回路からの位相差信号に応じてチャージポンプの出力電流を制御することにより、制御信号の電圧レベルを制御し、電圧制御発振回路（ＶＣＯ）の発振周波数を制御する。ＶＣＯの発振信号を所定の分周比を持つ分周回路により分周し、分周信号は基準信号とともに位相比較回路に入力し、これらの信号の位相差に応じた位相差信号をチャージポンプに出力される。
【０００３】
図１３は、通常のＰＬＬ回路に用いられているチャージポンプ２０の構成を示す図である。図１３において、信号ＳUPおよびＳDWは、位相比較回路によって比較対象となる基準信号および分周信号との位相差に応じて発生されたアップ信号およびダウン信号である。図示のように、チャージポンプ２０は、位相比較回路からのダウン信号ＳDWおよびアップ信号ＳUPに応じてオン／オフ状態が制御されれる二つのスイッチＳＷ１，ＳＷ２およびこれらのスイッチのオン／オフにより発生電流ＩP1およびＩP2を出力ノードＮＤ１に供給する電流源ＩＳ１，ＩＳ２により構成されている。
【０００４】
図１４は、チャージポンプ２０の具体的な構成例を示している。図示のように、ｐＭＯＳトランジスタＰ１，Ｐ２およびＰ３によりカレントミラーを構成し、電流ＩP1を供給する電流源ＩＳ１を構成しており、ｎＭＯＳトランジスタＮ１およびＮ２によりカレントミラーを構成し、電流ＩP2を供給する電流源ＩＳ２を構成している。なお、この回路例では、電流ＩP1と電流ＩP2の電流値は電流源ＩＳC1の電流値ＩP およびカレントミラーを構成するトランジスタのサイズなどにより設定される。
【０００５】
インバータＩＮＶ１およびｐＭＯＳトランジスタＰ４によりスイッチＳＷ１を構成し、ｎＭＯＳトランジスタＮ３によりスイッチＳＷ２を構成している。位相比較回路により、入力信号の位相差に応じて、パルス信号であるアップ信号ＳUPまたはダウン信号ＳDWが出力される。なお、ここで、アップ信号ＳUPおよびダウン信号ＳDWは同時に出力されることがないとする。例えば、ダウン信号ＳDWが出力されるとき、即ち、ダウン信号ＳDWがハイレベルに保持されているとき、ｐＭＯＳトランジスタＰ４がオンし、電流ＩP1が端子ＯＵＴに出力される。逆に、アップ信号ＳUPが出力されるとき、即ち、アップ信号ＳUPがハイレベルに保持されているとき、ｎＭＯＳトランジスタＮ３がオンし、電流ＩP2が端子ＯＵＴから接地側に流れる。
【０００６】
チャージポンプ２０の端子ＯＵＴにキャパシタを含むループフィルタが接続されているので、チャージポンプ２０により供給される電流に応じて、キャパシタが充電または放電し、当該充放電に応じて出力端子ＯＵＴの電位レベルが変わる。端子ＯＵＴの電圧の高周波成分がループフィルタにより減衰され、低周波成分が制御信号としてＶＣＯに供給されるので、ＶＣＯの発振周波数は、位相比較回路の入力信号の位相差によって制御される。
通常、このように構成されたＰＬＬ回路において、入力された基準信号に基づき安定した発振信号を生成するために、ループゲインを一定の値に固定されることがもっとも望ましい。即ち、電源電圧、動作環境温度またはプロセスのバラツキなどの諸条件に影響されることなく、チャージポンプの出力電流およびＶＣＯの制御特性は常に一定になることが望まれている。
【０００７】
【発明が解決しようとする課題】
ところで、上述した従来の電流出力型チャージポンプを用いたＰＬＬ回路において、チャージポンプの出力電流は固定されており、これに対して、位相比較回路またはＶＣＯのゲインが電源電圧、動作環境温度の変化およびプロセスのバラツキによるトランジスタなどの回路素子の特性変動などによって変化するので、ＰＬＬ回路全体のループゲインは位相比較回路またはＶＣＯのゲインの変動にしたがって変動する。このため、広い電源電圧範囲で動作を確保しようとする場合、動作時の環境温度の変化が激しい場合、またはプロセスのバラツキが大きい場合において、ＰＬＬ回路の特性が大きく変動しやすくなるという不利益がある。
【０００８】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、電源電圧、環境温度の変化に影響されることなく、さらにプロセスのバラツキによる影響を抑制でき、ループ特性を一定に保つことができ、安定した発振信号を生成できるＰＬＬ回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明のＰＬＬ回路は、制御信号の電圧レベルによって設定された周波数で発振し、発振信号を出力する電圧制御発振回路と、上記電圧制御発振回路からの発振信号と基準信号との位相を比較し、当該比較結果に応じた位相差信号を出力する位相比較回路と、上記位相比較回路からの位相差信号に応じてスイッチ回路を切り替えて電流を出力または入力する電流出力部と、一方の出力端子が第２の電圧源に接続され他方の出力端子から定電流を供給する第１の電流源と、一方の出力端子が第１の電圧源に接続され他方の出力端子が上記第１の電流源の上記他方の出力端子に接続される第１の第１導電型トランジスタを有する第２の電流源と、一方の出力端子が上記第１の電圧源に接続され他方の出力端子が上記第２の電流源の上記他方の出力端子と上記第１の電流源の上記他方の出力端子と上記電流出力部の電流供給用の入力端子とに接続される第３の電流源と、を有するチャージポンプと、上記チャージポンプの出力電流に応じてレベルが設定される電圧信号を発生し、当該電圧信号を上記制御信号として上記電圧制御発振回路に出力する電圧信号発生回路とを有する。
【００１０】
また、本発明では、好適には、上記チャージポンプは、上記位相比較回路からの位相差信号に応じてスイッチ回路を切り替えて電流を出力または入力する電流出力部と、一方の出力端子が第２の電圧源に接続され他方の出力端子から定電流を供給する第１の電流源と、一方の出力端子が第１の電圧源に接続され他方の出力端子が上記第１の電流源の上記他方の端子に接続される第１の第１導電型トランジスタを有する第２の電流源と、一方の出力端子が上記第１の電圧源に接続され他方の出力端子が上記第２の電流源の他方の端子と上記第１の電流源の他方の出力端子と上記電流出力部の入力端子とに接続される第３の電流源とを有する。
【００１１】
また、本発明では、好適には、上記第３の電流源は、上記第２の電流源と並列に接続され、さらにソースが上記第１の電圧源に接続されている第２の第１導電型トランジスタと、ゲートが上記第２の第１導電型トランジスタのゲートに接続され、当該ゲート同士の接続点が上記第１の第１導電型トランジスタのドレインに接続されている第３の第１導電型トランジスタとを有し、上記第１の電流源の上記他方の出力端子が上記第１の第１導電型トランジスタのドレインに接続されている。
【００１２】
さらに、本発明では、上記第２の電圧源により接地電位を供給する場合に、上記第１導電型トランジスタはｐＭＯＳトランジスタにより構成され、上記第２導電型トランジスタはｎＭＯＳトランジスタにより構成される。この場合に、電源電圧、動作環境温度の変化およびプロセスのバラツキによるｐＭＯＳトランジスタの特性変化に対処するために、ゲートが接地されるｐＭＯＳトランジスタで上記第２の電流源を構成する。即ち、上記第２の電流源は、ソースが上記第１の電圧源に接続され、ドレインが上記第１の第１導電型トランジスタのドレインに接続され、ゲートが接地されている第３の第１導電型トランジスタからなる。
【００１３】
本発明において、ｐＭＯＳトランジスタとｎＭＯＳトランジスタ両方の特性変化に対処するために、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの電流を合わせて上記第２の電流源の出力電流を発生する。即ち、上記第２の電流源は、ソースが上記第１の電圧源に接続され、ドレインが上記第１の電流源の上記他方の出力端子に接続され、ゲートが上記第１の電圧源と異なる上記第２の電圧源に接続されている上記第１の第１導電型トランジスタと、ソースが上記第１の電圧源に接続され、ゲートとドレインが接続されている第４の第１導電型トランジスタと、ソースが上記第１の電圧源に接続され、ゲートが上記第４の第１導電型トランジスタのゲートに接続され、ドレインが上記第１の第１導電型トランジスタのドレインに接続されている第５の第１導電型トランジスタと、ドレインが上記第４の第１導電型トランジスタのドレインに接続され、ゲートが上記第１の電圧源に接続され、ソースが上記第２の電圧源に接続されている第１の第２導電型トランジスタとを有する。
【００１４】
本発明によれば、ＰＬＬ回路のチャージポンプにおいて、トランジスタの能力に応じて出力電流を制御し、トランジスタの能力が高いとき出力電流を低くし、トランジスタの能力が低いとき出力電流を高くすることによって、トランジスタの能力変化によるＰＬＬ回路のループゲインの変動が抑制され、安定した動作を実現する。
通常、電源電圧、動作環境温度の変化およびプロセスのバラツキによってＰＬＬ回路の構成要素であるトランジスタの特性が変化する。このとき、同じチップ上に形成されたトランジスタの特性は相関性があり、各トランジスタの能力がほぼ同じ傾向で変化する。ＰＬＬ回路を構成する電圧制御発振回路（ＶＣＯ）の制御利得は、トランジスタの特性に応じて変化するので、チャージポンプの出力電流を一定のままに保持すると、ＰＬＬ回路のループゲインがトランジスタの特性変化に比例して変化する。
【００１５】
本発明にかかるチャージポンプにおいて、例えば、電源電圧、動作環境温度およびプロセスのバラツキなどの条件に影響されない定電流である第１の電流およびトランジスタの能力に応じて変化する第２の電流を発生し、第１の電流と第２の電流との差電流に応じてチャージポンプの出力電流を制御する。このため、チャージポンプの出力電流はトランジスタの能力変化と逆の特性で変化する。この結果、トランジスタの能力変化により生じたＶＣＯの制御利得の変化がある程度相殺され、ＰＬＬ回路全体のループゲインはトランジスタの能力の変化によらず、ほぼ一定に保持される。
【００１６】
【発明の実施の形態】
図１は本発明に係るＰＬＬ回路の一実施形態を示す回路図である。
図示のように、ＰＬＬ回路は、位相／周波数比較回路（ＰＦＤ）１０、チャージポンプ２０、ループフィルタ３０、ＶＣＯ４０および分周回路５０により構成されている。なお、ここで、便利のために位相／周波数比較回路を単に位相比較回路という。
【００１７】
位相比較回路１０は、入力される基準信号Ｓref と分周回路５０からの分周信号ＳD との位相を比較し、これらの信号の位相差に応じて、アップ信号ＳUPまたはダウン信号ＳDWを出力する。
チャージポンプ２０は、位相比較回路１０からのアップ信号ＳUPおよびダウン信号ＳDWに応じて、チャージ電流またはディスチャージ電流を発生し、ループフィルタ３０に出力する。
【００１８】
ループフィルタ３０は、チャージポンプ２０からのチャージ電流またはディスチャージ電流に応じて出力信号ＳC のレベルを制御し、当該信号ＳC の高周波成分を減衰させ、低周波成分のみを出力する。
ＶＣＯ４０は、ループフィルタ３０からの信号ＳC のレベルに応じて発振信号の位相または周波数を制御し、発振信号ＳVCO を出力する。
分周回路５０は、ＶＣＯ４０からの発振信号ＳVCO を予め設定された分周比Ｎで分周し、分周信号ＳD を位相比較回路１０に出力する。即ち、ＶＣＯ４０の発振周波数をｆVCO とすると、分周信号ＳD の周波数は、ｆVCO ／Ｎとなる。
【００１９】
以下、図１を参照しつつ、ＰＬＬ回路の動作について説明する。
位相比較回路１０によって、基準信号Ｓref と分周信号ＳD の位相差に応じてパルス信号であるアップ信号ＳUPまたはダウン信号ＳDWの何れかを出力する。例えば、分周信号ＳD が基準信号Ｓref より位相が進んでいるとき、ダウン信号ＳDWが出力され、逆に分周信号ＳD が基準信号Ｓref より位相が遅れているとき、アップ信号ＳUPが出力される。なお、アップ信号ＳUPおよびダウン信号ＳDWは、パルス信号であり、それらのパルス幅は、基準信号Ｓref と分周信号ＳD との位相差によって決まる。
【００２０】
チャージポンプ２０において、位相比較回路１０からのダウン信号ＳDWまたはアップ信号ＳUPに応じてチャージまたはディスチャージ電流が出力される。チャージ電流が出力されるとき、出力信号ＳC のレベルが上昇し、ディスチャージ電流が出力されるとき、出力信号ＳC のレベル降下する。ループフィルタ３０により、信号ＳC の高周波成分が減衰され、低周波成分のみが残される。低周波成分からなる信号ＳC は、制御信号としてＶＣＯ４０に供給される。
【００２１】
ＶＣＯ４０において、制御信号ＳC のレベルに応じて発振周波数が制御され、発振信号ＳVCO が出力される。例えば、制御信号ＳC のレベルが上昇すると、ＶＣＯ４０の発振周波数ｆVCO が低くなり、制御信号ＳC のレベルが降下すると、ＶＣＯ４０の発振周波数ｆVCO が高くなる。ＶＣＯ４０の発振信号ＳVCO が分周回路５０により分周され、分周信号ＳD が位相比較回路１０に出力される。
【００２２】
このため、分周信号ＳD が基準信号Ｓref より位相が進んでいるとき、位相比較回路１０からダウン信号ＳDWが出力される。これに応じて制御信号ＳC のレベルが上昇し、ＶＣＯ４０の発振周波数ｆVCO が低下するので、分周信号ＳD の周波数も低下し、その位相が基準信号Ｓref に近づく。一方、分周信号ＳC が基準信号Ｓref より位相が遅れているとき、位相比較回路１０によってアップ信号ＳUPが出力される。これに応じて制御信号ＳC のレベルが降下し、ＶＣＯ４０の発振周波数ｆVCO が向上するので、分周信号ＳD の周波数も向上し、その位相が基準信号Ｓref に近づく。
【００２３】
このような制御によって、ＰＬＬ回路は、分周信号ＳD の位相と基準信号Ｓref の位相が一致したところで安定する。この状態はロック状態という。ＰＬＬ回路がロック状態に達したとき、位相比較回路１０は、ダウン信号ＳDW、アップ信号ＳUPの何れも出力せず、制御信号ＳC のレベルは、ほぼ一定に保たれる。このとき、ＶＣＯ４０の発振周波数ｆVCO は、基準信号Ｓref の周波数ｆref および分周回路５０の分周比Ｎによって決定され、（ｆVCO ＝Ｎｆref ）となる。
【００２４】
以下、図２〜図１２を参照しつつ、ＰＬＬ回路の各構成部分の回路構成および動作についてそれぞれ説明する。
図２は、位相比較回路１０の一構成例を示している。図示のように、位相比較回路１０は、二つのセットリセットフリップフロップＦＦ１，ＦＦ２およびＡＮＤゲートＡＮＤ１により構成されている。
【００２５】
フリップフロップＦＦ１のセット信号入力端子Ｓに基準信号Ｓref が入力され、その出力端子Ｑからアップ信号ＳUPが出力される。
フリップフロップＦＦ２のセット信号入力端子Ｓに分周信号ＳD が入力され、その出力端子Ｑからダウン信号ＳDWが出力される。
ＡＮＤゲートＡＮＤ１の入力端子はそれぞれフリップフロップＦＦ１，ＦＦ２の出力端子Ｑに接続され、その出力端子は、フリップフロップＦＦ１，ＦＦ２のリセット信号端子Ｒに接続されている。
【００２６】
図３は、位相比較回路１０の動作時の波形図である。以下、図２、３を参照しつつ位相比較回路１０の動作を説明する。
まず、フリップフロップＦＦ１，ＦＦ２はともにリセットされた状態で動作が始まる。このときアップ信号ＳUP、ダウン信号ＳDWの何れもローレベルに保持される。基準信号Ｓref または分周信号ＳD の何れかの立ち上がりエッジに応じてフリップフロップＦＦ１またはＦＦ２の状態が変化する。
【００２７】
図３（ａ）に示すように、分周信号ＳD は基準信号Ｓref より位相が進んでいるとき、分周信号ＳD の立ち上がりエッジにおいてフリップフロップＦＦ２の出力端子Ｑがハイレベルに切り換わる。これに遅れて基準信号Ｓref が立ち上がると、ＡＮＤゲートＡＮＤ１の出力信号もローレベルからハイレベルに立ち上がるので、フリップフロップＦＦ１，ＦＦ２がともにリセットされる。このため、図３（ａ）に示すように分周信号ＳD と基準信号Ｓref との位相差に応じた幅を持つダウン信号ＳDWが得られる。
また、上述した動作とほぼ同じく、基準信号Ｓref は分周信号ＳD より位相が進んでいるとき、位相比較回路１０によりこれらの信号の位相差に応じた幅を持つアップ信号ＳUPが出力される。
【００２８】
図４は、ループフィルタ３０の一構成例を示している。図示のように、ループフィルタ３０は、直列に接続されている抵抗素子Ｒ１，キャパシタＣ１およびこれらと並列に接続されているキャパシタＣ２により構成されている。ループフィルタ３０のノードＮＤ２は、チャージポンプ２０の出力端子に接続されている。このため、チャージポンプ２０からチャージ電流が出力されるとき、キャパシタＣ１およびＣ２が充電され、ノードＮＤ２の電位が上昇する。逆にチャージポンプ２０からディスチャージ電流が出力されるとき、キャパシタＣ１およびＣ２が放電し、ノードＮＤ２の電位が降下する。
【００２９】
チャージポンプ２０の出力抵抗とループフィルタ３０のキャパシタＣ１，Ｃ２などにより、ローパスフィルタが構成されているので、ノードＮＤ２の電圧信号ＳC の高周波成分が減衰され、低周波成分のみが残される。この低周波成分は、制御信号としてＶＣＯ４０に供給される。
【００３０】
図５は、ＶＣＯ４０の一構成例を示している。図示のように、ＶＣＯ４０は、直列に接続されている３段の遅延時間可変の反転遅延素子により構成されている。さらに、末段の反転遅延素子の出力端子は、初段の反転遅延素子の入力端子に接続されているので、これらの反転遅延素子により、ループが構成されている。このため、このように構成されたＶＣＯは、リング発振回路とも呼ばれる。なお、ＶＣＯ４０を構成する反転遅延素子は、奇数段であればよく、特に３段に限定する必要はない。
【００３１】
ＶＣＯ４０を構成する各反転遅延素子の遅延時間Δｔは、入力される制御信号ＳC によって制御される。ここで、ＶＣＯを構成する反転遅延素子の段数をｍ（ｍは奇数）とし、各反転遅延素子の遅延時間は等しくΔｔであるとすると、ＶＣＯ４０の発振周波数ｆVCO は、次式により求められる。
【００３２】
【数１】
ｆVCO ＝１／（２ｍΔｔ） …（１）
【００３３】
図６および図７は、反転遅延素子の二つの構成例を示している。
図６に示す反転遅延素子ＤＬＹ１は、インバータＩＮＶ１、ｎＭＯＳトランジスタＮ１およびキャパシタＣ１により構成されている。入力信号ｖｉｎは、インバータＩＮＶ１の入力端子に印加され、インバータＩＮＶ１の出力端子から反転され、さらに入力信号より遅れた信号ｖｏｕｔが得られる。
【００３４】
トランジスタＮ１とキャパシタＣ１はインバータＩＮＶ１の出力端子と接地端子との間に直列に接続されている。トランジスタＮ１のゲートにループフィルタ３０からの制御信号ＳC が入力される。このため、制御信号ＳC のレベルに応じてトランジスタＮ１のオン／オフが制御され、また、オンするときそのオン抵抗が制御される。
【００３５】
ここで、トランジスタＮ１の等価抵抗をＲ１とする。例えば、制御信号ＳC のレベルが高いとき、トランジスタＮ１のオン抵抗Ｒ１が小さくなり、等価抵抗Ｒ１とキャパシタＣ１により決定された時定数τ（τ＝Ｒ１Ｃ１）が小さくなる。この場合に、インバータＩＮＶ１の出力電流のうち、キャパシタＣ１の充放電に消費される部分が大きく、次段の反転遅延素子を駆動する電流能力が弱い。このため、反転遅延素子の遅延時間Δｔが長くなり、ＶＣＯ４０の発振周波数が低下する。
逆に、制御信号ＳC のレベルが低いとき、トランジスタＮ１がオフするか、オンするときそのオン抵抗Ｒ１が大きくなる。このためトランジスタＮ１の等価抵抗Ｒ１とキャパシタＣ１により決定された時定数τ（τ＝Ｒ１Ｃ１）が大きくなる。この場合にに、インバータＩＮＶ１の出力電流のうち、キャパシタＣ１の充放電に消費される部分が小さくなり、次段の反転遅延素子を駆動する電流能力が強い。このため、反転遅延素子の遅延時間Δｔが短くなり、ＶＣＯ４０の発振周波数ｆVCO が高くなる。
【００３６】
図７に示す反転遅延素子ＤＬＹ２は、ｐＭＯＳトランジスタＰ１，Ｐ２およびｎＭＯＳトランジスタＮ１により構成されている。ｐＭＯＳトランジスタＰ１のソースは、電源電圧ＶCCに接続され、ドレインはｐＭＯＳトランジスタＰ２のソースに接続されている。ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ１のドレイン同士が接続され、その接続点は反転遅延素子ＤＬＹ２の出力端子をなす。ｐＭＯＳトランジスタＰ１のゲートに制御信号ＳC が印加され、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２のゲート同士が接続され、その接続点は反転遅延素子ＤＬＹ２の入力端子をなす。即ち、トランジスタＰ２とＮ１により、インバータが構成され、当該インバータに入力された信号ｖｉｎは、反転され、さらに遅延されて出力信号ｖｏｕｔとして出力される。
【００３７】
制御信号ＳC のレベルに応じて、ｐＭＯＳトランジスタＰ１のオン／オフ状態が制御され、また、オンするときそのオン抵抗が制御される。例えば、制御信号ＳC のレベルが低いとき、トランジスタＰ１がオンし、且つそのオン抵抗が小さい。このとき、トランジスタＰ１とＮ２からなるインバータの出力電流が大きく、次段の反転遅延素子を駆動する能力が強い。このため、反転遅延素子の状態の切り換えが高速に行われ、遅延時間Δｔが短くなり、ＶＣＯ４０の発振周波数ｆVCO が高くなる。
逆に、制御信号ＳC のレベルが高いとき、トランジスタＰ１がオフするか、またオンするときのオン抵抗が大きくなる。このとき、トランジスタＰ１とＮ２からなるインバータの出力電流が小さく、次段の反転遅延素子を駆動する能力が弱い。このため、反転遅延素子の状態の切り換え速度が低下し、反転遅延素子ＤＬＹ２の遅延時間Δｔが長くなり、ＶＣＯ４０の発振周波数ｆVCO が低くなる。
【００３８】
上述した反転遅延素子により構成されたＶＣＯ４０は、電源電圧ＶCCおよび動作環境温度の変化により、またはプロセスのバラツキによる影響でトランジスタの能力が変わる。このため、ＶＣＯ４０の制御特性が変わる。
図８は、ＶＣＯ４０の制御特性の一例を示している。トランジスタの能力が高い場合に、ＶＣＯ４０は同図Ａの制御特性を有する。このとき、入力される制御信号ＳC の電圧変化Δｖに対して、ＶＣＯ４０の発振周波数ｆVCO の変化分Δｆが大きく、その制御特性はよい。逆に、トランジスタの能力が低い場合に、ＶＣＯは同図Ｂの制御特性を有する。このとき、入力される制御信号ＳC の電圧変化Δｖに対して、ＶＣＯの発振周波数ｆVCO の変化分Δｆが小さく、その制御特性は悪い。
【００３９】
ここで、ＶＣＯ４０の制御利得をＫVCO とすると、ＫVCO は次式により表される。
【数２】
ＫVCO ＝Δｖ／Δｆ …（２）
【００４０】
上述のように、ＶＣＯ４０の制御利得が大きいほどその制御特性がよい。しかし、電源電圧ＶCC、動作環境温度の変化およびプロセスのバラツキなどによる影響で、ＶＣＯ４０の制御利得ＫVCO が変化する。
ＶＣＯ４０の制御利得ＫVCO が変化すると、それに応じてＰＬＬ回路全体のオープンゲインも変化する。ＰＬＬ回路のオープンゲインＧPLL は、次式により表される。
【００４１】
【数３】
ＧPLL ＝ＩPCＺF ＫVCO ／２π …（３）
【００４２】
式（３）において、ＩPCは、チャージポンプ２０の出力電流、ＺF はループフィルタ３０のインピーダンスである。チャージポンプ２０の出力電流ＩPCおよびループフィルタ３０のインピーダンスＺF が固定すると、ＰＬＬ回路のオープンゲインＧPLL はＶＣＯ４０の制御利得の変化に応じて変化するので、ＰＬＬ回路の動作が不安定になる。
【００４３】
本発明は、チャージポンプ２０の出力電流を制御することによって、ＰＬＬ回路のオープンゲインを一定に保持する。具体的に、本発明においてトランジスタの能力をモニタし、トランジスタの能力が高い場合にチャージポンプの出力電流を下げ、逆にトランジスタの能力が低い場合にチャージポンプの出力電流を上げることによって、ＰＬＬ回路のオープンゲインを一定に保持する。
【００４４】
図９はチャージポンプ２０の一例を示している。図示のように、チャージポンプ２０は、電流源ＩＳC1，ＩＳC2、ｐＭＯＳトランジスタＰ１〜Ｐ４、ｎＭＯＳトランジスタＮ１〜Ｎ３により構成されている。
トランジスタＰ１，Ｐ２とＰ３はカレントミラーを構成している。トランジスタＰ１，Ｐ２とＰ３のソースがともに電源電圧ＶCCに接続され、ゲート同士が接続され、その接続点がトランジスタＰ１のドレインに接続されている。トランジスタＰ１と並列に、電流源ＩＳC2が接続されている。
このため、トランジスタＰ１に電流源ＩＳC1の供給電流ＩP と電流源ＩＳC2の供給電流ＩC との差電流ΔＩC が流れる。トランジスタＰ２とＰ３のドレインから当該差電流ΔＩC に応じた電流が流れる。ここで、カレントミラーを構成するトランジスタＰ１，Ｐ２，Ｐ３のサイズが同じとすると、トランジスタＰ１、Ｐ２およびＰ３の電流は等しく、次式によって求まる。
【００４５】
【数４】
ΔＩC ＝ＩP −ＩC …（４）
【００４６】
また、トランジスタＮ１とＮ２もカレントミラーを構成している。図示のように、トランジスタＮ１とＮ２のソースが接地され、ゲート同士が接続され、その接続点がトランジスタＮ１のドレインに接続されている。トランジスタＮ１のドレインとトランジスタＰ２のドレインが接続されている。このため、トランジスタＮ１にトランジスタＰ２のドレイン電流とほぼ同じ電流が流れ、トランジスタＮ２にトランジスタＮ１の電流に応じた電流が流れる。ここで、トランジスタＮ１とＮ２のサイズが同じとすると、トランジスタＮ２の電流は、差電流ΔＩC に等しい。
【００４７】
トランジスタＰ４は、トランジスタＰ３のドレインと出力端子ＯＵＴとの間に接続され、トランジスタＮ３は、出力端子ＯＵＴとトランジスタＮ２のドレインとの間に接続されている。アップ信号ＳUPはインバータＩＮＶ１を通してトランジスタＰ４のゲートに印加され、ダウン信号ＳDWはトランジスタＮ３のゲートに印加されている。
このため、位相比較回路１０からダウン信号ＳDWが出力されるとき、トランジスタＰ４がオンとなり、チャージ電流ＩP1が出力端子ＯＵＴに出力される。一方、位相比較回路１０からアップ信号ＳUPが出力されるとき、トランジスタＮ３がオンとなり、出力端子ＯＵＴからトランジスタＮ３，Ｎ２を経由して接地側に向かってディスチャージ電流ＩP2が流れる。なお、チャージ電流ＩP1およびディスチャージ電流ＩP2の電流量は、上述したように、差電流ΔＩC およびカレントミラーを構成するトランジスタＰ１〜Ｐ３、Ｎ１とＮ２のサイズにより決まる。カレントミラーを構成するトランジスタのサイズが等しい場合に、チャージ電流ＩP1およびディスチャージ電流ＩP2はともにΔＩC となる。
【００４８】
上述したチャージポンプ２０において、電流源ＩＳC1の供給電流Ｉp が固定しているが、電流源ＩＳC2の供給電流ＩC がトランジスタの能力に比例して設定される。即ち、トランジスタの能力が高くなると、電流源ＩＳC2の供給電流ＩC が高く制御され、逆にトランジスタの能力が低くなると、電流源ＩＳC2の供給電流ＩC が低く制御される。これに対して、チャージポンプ２０の出力電流は、固定電流ＩP と変化する電流ＩC との差電流ΔＩC に応じた電流であるため、逆の特性を有する。
【００４９】
例えば、電源電圧ＶCCが上昇するおよび動作環境温度が低下する場合、または、プロセスのバラツキによる影響で、トランジスタの能力が高くなると、ＰＬＬ回路のオープンゲインが高くなる。一方、電流源ＩＳC2の供給電流ＩCがトランジスタの能力に応じて設定されるので、差電流ΔＩCが低下する。チャージポンプ２０の出力電流が差電流ΔＩCに応じて設定されるため、電流源ＩＳC1の供給電流ＩPおよび電流源ＩＳC2の供給電流ＩC を適宜設定することによって、式（３）に示すＰＬＬ回路のオープンゲインＧPLLは、トランジスタの能力変化に依存せず、一定に保持される。
電源電圧ＶCCの低下、動作環境温度の上昇またはプロセスのバラツキなどにより、トランジスタの能力が低下する場合に、ＰＬＬ回路のオープンゲインが低くなる。この場合に、電流源ＩＳC2の供給電流ＩCがトランジスタの能力の低下に応じて小さくなるので、差電流ΔＩCが増加する。この結果、チャージポンプ２０の出力電流が増加し、ＰＬＬ回路のオープンゲインは一定に保持される。
【００５０】
図１０は、電流源ＩＳC2の一具体例を示す回路図である。図示のように、電流源ＩＳC2は、ｐＭＯＳトランジスタＰ５により構成されている。トランジスタＰ５はトランジスタＰ１と並列に接続されている。即ち、トランジスタＰ５とＰ１のソース、ドレイン同士がそれぞれ接続されており、さらにトランジスタＰ５のゲートが接地されている。
【００５１】
電源電圧ＶCCの変化および動作環境温度の変化に応じてトランジスタの能力が変化すると、トランジスタＰ５に流れる電流がそれに応じて変化する。また、プロセスのバラツキが生じた場合に、トランジスタなどの回路素子の絶対精度に誤差が生じるが、同じ基板上に形成された回路素子間の相対精度がほとんど影響されない。図１０の回路例において、チャージポンプ２０およびＶＣＯ４０などが同じチップ上に形成されている場合に、電源電圧ＶCC、動作環境温度の変化およびプロセスのバラツキの影響でトランジスタの能力がほぼ同じ傾向で変化する。このため、トランジスタＰ５に流れる電流ＩC の変化が回路を構成する他のトランジスタの能力の変化を反映する。即ち、トランジスタＰ５の電流ＩC に基づき、ＰＬＬ回路のループゲインを補正することが可能である。
【００５２】
例えば、電源電圧ＶCCが高くなる場合に、トランジスタＰ５のゲート−ソース間電流Ｖgsも高くなり、トランジスタＰ５に流れる電流ＩC が増加する。電流ＩC の増加の割合はトランジスタＰ５のサイズと電流源ＩＳC1の供給電流ＩP との関係で設定することが可能である。これによって、電流ＩP とＩC との差電流ΔＩC は、トランジスタの能力に応じて制御される。即ち、チャージポンプ２０の出力電流がトランジスタの能力に応じて制御されるので、ＰＬＬ回路のオープンゲインは、電源電圧ＶCCの変化に依存せず、一定に保持することができる。上述した電源電圧ＶCCの変化以外に、動作環境温度の変化およびプロセスのバラツキによるトランジスタの能力の変化にも同様に対処でき、チャージポンプ２０の出力電流をトランジスタの能力変化に応じて制御することによってＰＬＬ回路のオープンゲインを一定に保持することができる。
【００５３】
通常のＩＣチップにおいて、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのプロセスのバラツキには強い相関があるので、図１０に示すように、ｐＭＯＳトランジスタＰ５のみを用いて構成された電流源ＩＳC2によってＰＬＬ回路の特性を十分に補正できるが、ｎＭＯＳトランジスタの能力変化分も考慮して、ｎＭＯＳトランジスタとｐＭＯＳトランジスタの両方の特性を反映させるには、図１０に示す電流源ＩＳC2の代わりに、図１１に示す電流源ＩＳC3を用いることがよい。
【００５４】
図１１に示す電流源ＩＳC3は、ｎＭＯＳトランジスタＮ４とｐＭＯＳトランジスタＰ５，Ｐ６，Ｐ７により構成されている。トランジスタＰ６とＰ７のゲート同士が接続され、その接続点がトランジスタＰ６のドレインに接続されている。即ち、トランジスタＰ６とＰ７によってカレントミラーが構成されている。トランジスタＮ４のゲートは電源電圧ＶCCに接続され、ドレインはトランジスタＰ６のドレインに接続されている。
トランジスタＰ５のゲートは接地され、ソースは電源電圧ＶCCに接続され、ドレインはトランジスタＰ７のドレインと共通に接続されている。
【００５５】
このように構成されている電流源ＩＳC3において、電源電圧ＶCC、動作環境温度およびプロセスのバラツキでトランジスタの能力が変化すると、ｎＭＯＳトランジスタＮ４に流れる電流ＩCNおよびｐＭＯＳトランジスタＰ５に流れる電流ＩCPがそれぞれ変化する。このため、電流源ＩＳC3の出力電流ＩC （ＩC ＝ＩCN＋ＩCP）は、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタ両方の能力の変化を反映することができる。
【００５６】
電流源ＩＳC1の供給電流ＩP と電流源ＩＳC3の供給電流ＩC との差電流ΔＩC に応じてチャージポンプ２０の出力電流が設定されるので、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの能力の変化分だけチャージポンプ２０の出力電流が変化し、これによってＰＬＬ回路全体のループゲインを一定に保つことができる。
【００５７】
図１２は、定電流ＩP を供給する電流源ＩＳC1の一構成例を示している。図示のように電流源ＩＳC1は、演算増幅器ＯＰＡ１、ｎＭＯＳトランジスタＮ５および抵抗素子Ｒ１により構成されている。演算増幅器ＯＰＡ１の入力端子（＋）には、基準電圧Ｖref が入力される。トランジスタＮ５のゲートは、演算増幅器ＯＰＡ１の出力端子に接続され、ソースは抵抗素子Ｒ１を介して接地され、さらに演算増幅器ＯＰＡ１の反転入力端子（−）に接続されている。
【００５８】
ここで、トランジスタＮ５に流れる電流をＩP とする。例えば、何らかの原因で電流ＩP が所望の値より大きくなると、トランジスタＮ５のソース電位Ｖr も上昇する。これに応じて演算増幅器ＯＰＡ１の出力電圧が低下するので、トランジスタＮ５の電流ＩP が低くなるように制御される。
トランジスタＮ５の電流ＩP が所望の値より低くなると、トランジスタＮ５のソース電流Ｖr も低下する。これに応じて演算増幅器ＯＰＡ１の出力電圧が上昇するので、トランジスタＮ５の電流ＩP が高くなるように制御される。
【００５９】
上述のように、トランジスタＮ５の電流ＩP は常に所望の値に制御される定電流である。このため、トランジスタＮ５の電流ＩP を電流源ＩＳC1の供給電流ＩP として、チャージポンプ２０に供給される。当該電流ＩP は、電源電圧ＶCC、動作環境温度およびプロセスのバラツキによらず、ほぼ一定に保持されるので、これを用いて発生した差電流ΔＩC は、トランジスタの能力変化を正確に反映することができる。その結果、差電流ΔＩC に応じてチャージポンプ２０の出力電流が制御され、ＰＬＬ回路全体のループゲインを常に一定に制御される。
【００６０】
以上説明したように、本実施形態によれば、電流源ＩＳC1により供給される定電流ＩP と電流源ＩＳC2によりトランジスタの能力に応じて供給される可変電流ＩC との差電流ΔＩC に応じて、チャージポンプ２０の出力電流を制御する。これため、ＰＬＬ回路を構成するトランジスタの能力変化に応じてチャージポンプ２０の出力電流が変化し、ＰＬＬ回路のループゲインを一定に制御できるので、電源電圧、動作環境温度の変化およびプロセスのバラツキによる影響を抑制でき、ＰＬＬ回路の動作の安定性を改善できる。
【００６１】
【発明の効果】
以上説明したように、本発明のＰＬＬ回路によれば、電源電圧の、動作環境温度の変化およびプロセスのバラツキによるトランジスタの能力変化により生じたＰＬＬ回路のループゲインの変化を補正でき、ＰＬＬ回路のループ特性をほぼ一定に保持でき、安定した動作を実現できる利点がある。
また、本発明のＰＬＬ回路によれば、広範囲に変化する電源電圧に対応することができ、プロセスのバラツキに強いＰＬＬ回路を実現できる。
【図面の簡単な説明】
【図１】本発明に係るＰＬＬ回路の一実施形態を示す回路図である。
【図２】位相比較回路の構成を示す回路図である。
【図３】位相比較回路の動作を示す波形図である。
【図４】ループフィルタの構成を示す回路図である。
【図５】電圧制御発振回路（ＶＣＯ）の構成を示す回路図である。
【図６】ＶＣＯを構成する反転遅延素子の一例を示す回路図である。
【図７】ＶＣＯを構成する反転遅延素子の他の例を示す回路図である。
【図８】ＶＣＯの制御特性を示すグラフである。
【図９】本発明のチャージポンプの構成を示す回路図である。
【図１０】本発明のチャージポンプの具体例を示す回路図である。
【図１１】チャージポンプを構成する可変電流源の他の構成例を示す回路図である。
【図１２】チャージポンプを構成する固定電流源の構成例を示す回路図である。
【図１３】一般的なチャージポンプの構成を示す原理図である。
【図１４】一般的なチャージポンプを示す回路図である。
【符号の説明】
１０…位相比較回路、２０…チャージポンプ、３０…ループフィルタ、４０…電圧制御発振回路（ＶＣＯ）、５０…分周回路、Ｐ１，Ｐ２，…，Ｐ７…ｐＭＯＳトランジスタ、Ｎ１，Ｎ２，…，Ｎ５…ｎＭＯＳトランジスタ、ＶCC…電源電圧、ＧＮＤ…接地電位。
Claims (6)
- 制御信号の電圧レベルによって設定された周波数で発振し、発振信号を出力する電圧制御発振回路と、
上記電圧制御発振回路からの発振信号と基準信号との位相を比較し、当該比較結果に応じた位相差信号を出力する位相比較回路と、
上記位相比較回路からの位相差信号に応じてスイッチ回路を切り替えて電流を出力または入力する電流出力部と、一方の出力端子が第２の電圧源に接続され他方の出力端子から定電流を供給する第１の電流源と、一方の出力端子が第１の電圧源に接続され他方の出力端子が上記第１の電流源の上記他方の出力端子に接続される第１の第１導電型トランジスタを有する第２の電流源と、一方の出力端子が上記第１の電圧源に接続され他方の出力端子が上記第２の電流源の上記他方の出力端子と上記第１の電流源の上記他方の出力端子と上記電流出力部の電流供給用の入力端子とに接続される第３の電流源と、を有するチャージポンプと、
上記チャージポンプの出力電流に応じてレベルが設定される電圧信号を発生し、当該電圧信号を上記制御信号として上記電圧制御発振回路に出力する電圧信号発生回路と
を有するＰＬＬ回路。 - 上記第３の電流源は、上記第２の電流源と並列に接続され、さらにソースが上記第１の電圧源に接続されている第２の第１導電型トランジスタと、
ゲートが上記第２の第１導電型トランジスタのゲートに接続され、当該ゲート同士の接続点が上記第１の第１導電型トランジスタのドレインに接続されている第３の第１導電型トランジスタと、を有し
上記第１の電流源の上記他方の出力端子が上記第１の第１導電型トランジスタのドレインに接続されている
請求項１記載のＰＬＬ回路。 - 上記第２の電流源の上記第１の第１導電型トランジスタは、ソースが上記第１の電圧源に接続され、ドレインが上記第２の第１導電型トランジスタのドレインに接続され、ゲートが上記第１の電圧源と異なる上記第２の電圧源に接続されている、
請求項２記載のＰＬＬ回路。 - 上記第２の電流源は、ソースが上記第１の電圧源に接続され、ドレインが上記第１の電流源の上記他方の出力端子に接続され、ゲートが上記第１の電圧源と異なる上記第２の電圧源に接続されている上記第１の第１導電型トランジスタと、
ソースが上記第１の電圧源に接続され、ゲートとドレインが接続されている第４の第１導電型トランジスタと、
ソースが上記第１の電圧源に接続され、ゲートが上記第４の第１導電型トランジスタのゲートに接続され、ドレインが上記第１の第１導電型トランジスタのドレインに接続されている第５の第１導電型トランジスタと、
ドレインが上記第４の第１導電型トランジスタのドレインに接続され、ゲートが上記第１の電圧源に接続され、ソースが上記第２の電圧源に接続されている第１の第２導電型トランジスタと
を有する請求項２記載のＰＬＬ回路。 - 上記第１の電流源は、非反転入力端子に所定の基準電圧が印加されている演算増幅回路と、
ゲートが上記演算増幅回路の出力端子に接続され、ソースが上記演算増幅回路の反転入力端子に接続され、当該接続点が抵抗素子を介して上記第２の電圧源に接続され、ドレインが上記第１の第１導電型トランジスタのドレインに接続されている第２の第２の導電型トランジスタと
を有する請求項２記載のＰＬＬ回路。 - 上記第２の電圧源は接地電位を供給し、上記第１導電型トランジスタはｐＭＯＳトランジスタからなり、上記第２導電型トランジスタはｎＭＯＳトランジスタからなる
請求項３記載のＰＬＬ回路。
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