CN115529024B - 一种片上时钟振荡器电路及振荡频率控制方法 - Google Patents

Abstract

本发明揭示了一种片上时钟振荡器电路及振荡频率控制方法，包括参考阻抗模块、阻抗比较模块、时钟振荡核心模块、时钟信号分频模块、时钟信号处理模块和时钟等效阻抗模块；所述时钟信号分频模块与所述时钟振荡核心模块以及所述时钟信号处理模块相连；所述时钟信号处理模块与所述时钟等效阻抗模块相连；所述时钟等效阻抗模块与所述参考阻抗模块和所述阻抗比较模块相连；所述阻抗比较模块与所述时钟振荡核心模块相连。本发明通过时钟分频模块将时钟信号转化为低频时钟开关信号，大大降低了时钟信号处理电路和阻抗转换电路的功耗；此外，将频率转化为阻抗而非电流这一方法能够减少启动时刻时钟振荡电路的频率过冲，同时还能降低时钟振荡电路的功耗。

Description

一种片上时钟振荡器电路及振荡频率控制方法

技术领域

本发明涉及集成电路技术领域，特别是涉及一种片上时钟振荡器电路及振荡频率控制方法。

背景技术

振荡器是可以产生一定频率的交变电流信号的电路，它是一种能量转换装置——将直流电能转换为具有一定频率的交流电能，其构成的电路叫振荡电路，振荡器就像电子系统中的电源一样无处不在。

在如今的现有技术中，中国发明CN102882471A制备集成振荡器时采用了反馈技术，将时钟频率转换为电压，然后通过积分电路，实现对压控振荡器的频率控制，如果为流控振荡器，需要将积分电压输出转换为电流，来控制ICO的振荡频率。由于输出频率与压控电压或者电流的绝对值成比例，所以该技术中的电压-电流转换，以及积分器参考输入端需要使用精确的基准电压。此外在ICO架构中还会多一次电压到电流的转换，增加了成本和电路复杂度。

另有中国发明CN109194328A将时钟频率信号转换为电流，后续通过电流比较，实现对压控振荡器的频率控制。但由于电流放大器中参考电流的建立时间不确定，起振初期时钟频率比较大，容易引起数字系统时序错乱。此外由于时钟处理电路功耗与时钟频率成正比，当核心时钟频率较高时，该电路模块功耗也会比较高。此外由于时钟频率比较高，转换过来的等效电流值比较大，电流放大器需要比较大的电流镜像增益和参考电流，增加了成本和电路复杂度。

发明内容

本发明的目的在于提供一种片上时钟振荡器电路及振荡频率控制方法，降低时钟振荡器的功耗，减少电路的成本和复杂度，同时消除启动时的频率过冲。

为解决上述技术问题，本发明提供一种片上时钟振荡器电路，包括参考阻抗模块、阻抗比较模块、时钟振荡核心模块、时钟信号分频模块、时钟信号处理模块和时钟等效阻抗模块；所述时钟振荡核心模块与所述时钟信号分频模块相连，所述时钟振荡核心模块输出时钟信号，所述时钟信号分频模块将所述时钟信号分频；所述时钟信号处理模块与所述时钟信号分频模块和时钟等效阻抗模块均相连，并将将分频后的时钟信号转换为两相非重叠时钟开关信号；所述时钟等效阻抗模块与所述参考阻抗模块和所述阻抗比较模块均相连；所述时钟等效阻抗模块将所述两相非重叠时钟开关信号转化为与时钟频率相关的开关电容等效阻抗，并将所述开关电容等效阻抗传输至所述阻抗比较模块；所述阻抗比较模块对所述开关电容等效阻抗与所述参考阻抗模块的参考阻抗进行比较，产生一误差控制信号；所述阻抗比较模块与所述时钟振荡核心模块相连，并将所述误差控制信号传输至所述时钟振荡核心模块，所述时钟振荡核心模块根据所述误差控制信号动态控制所述时钟信号的频率。

进一步的，所述时钟信号处理模块包括第一与非门、第二与非门、第一开关、第二开关和多个缓冲器；所述第一与非门的一输入端与所述时钟信号分频模块相连，所述第一与非门的输出端通过至少一个缓冲器连接第一开关；所述第一与非门的输出端还通过至少一个缓冲器连接所述第二与非门的一输入端；所述第二与非门的输出端通过至少一个缓冲器连接第二开关；所述第二与非门的输出端还通过至少一个缓冲器连接所述第一与非门的另一输入端；所述第二与非门的另一输入端通过至少一个缓冲器与所述时钟信号分频模块相连；所述第一开关输出第一时钟开关信号；所述第二开关输出第二时钟开关信号。

进一步的，所述第一与非门的输出端与所述第一开关之间连接两个所述缓冲器；所述第一与非门的输出端与所述第二与非门的输入端之间连接四个所述缓冲器；所述第二与非门的输出端与所述第二开关之间接连接两个所述缓冲器；所述第二与非门的输出端与所述第一与非门的输入端之间连接四个所述缓冲器。

进一步的，所述参考阻抗模块包括第一NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第一参考电阻、第一放大器和第二放大器；所述第一放大器的正输入端接一参考电压，输出端接所述第一NMOS管的栅极；所述第一NMOS管的源极通过所述第一参考电阻接地，所述第一放大器的负输入端通过所述第一参考电阻接地；所述第一NMOS管的漏极与所述第一PMOS管的漏极相连，所述第一PMOS管的源极与所述第二PMOS管的源极相连，并接工作电压；所述第一PMOS管的漏极与栅极短接，所述第一PMOS管的栅极与所述第二PMOS管的栅极相连；所述第二PMOS管的漏极与所述第三PMOS管的源极相连，所述第三PMOS管的漏极连接所述阻抗比较模块；所述第二放大器的输出端连接所述第三PMOS管的栅极，正输入端连接在所述第二PMOS管的漏极和所述第三PMOS管的源极之间，负输入端连接所述第一NMOS管的漏极。

进一步的，所述时钟等效阻抗模块包括第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管MN5、第一电容和第二电容；所述第二 NMOS管的漏极和所述第三NMOS管的漏极相连，所述第二NMOS管和所述第三NMOS管的源极分别通过所述第一电容和所述第二电容连接所述第四NMOS管和第五NMOS管的漏极；所述第四NMOS管的漏极连接所述第二NMOS管的源极；所述第五NMOS管的漏极连接所述第三NMOS管的源极；所述第二NMOS管和第五NMOS管的栅极均接所述两相非重叠时钟开关信号中的一开关信号；所述第三NMOS管和第四NMOS管的栅极接所述两相非重叠时钟开关信号中的另一开关信号。

进一步的，所述阻抗比较模块中包括第三放大器、第六NMOS管、第一等价电阻、第二等价电阻、第一电阻和第三电容；所述第三放大器的正输入端接一参考电压，所述第三放大器的输出端与所述第六NMOS管的栅极相连，所述第三放大器的负输入端与所述第六NMOS管的源极均通过所述第二等价电阻接地；所述第六NMOS管的漏极通过所述第一等价电阻连接一工作电压，所述第六NMOS管的漏极还通过所述第一电阻连接所述时钟振荡核心模块；所述第三电容连接在所述第一电阻与所述时钟振荡核心模块之间，另一端接地。

进一步的，所述阻抗比较模块为对称电路。

进一步的，所述时钟振荡模块包括多个倒相放大器、多个第四电容和第三与非门；多个所述倒相放大器依次首尾串联；每个倒相放大器的输出端还通过所述第四电容接地；最后一个倒相放大器的输出端连接所述第三与非门的输入端，所述第三与非门的另一个输入端接一使能信号，所述第三与非门的输出端时钟信号。

本发明还提供一种片上时钟振荡频率控制方法，使用如上文所述的片上时钟振荡器电路，所述方法包括：时钟信号分频模块将时钟信号分频为目标频率的时钟信号，再将分频后的时钟信号传输至所述时钟信号处理模块产生两相非重叠时钟开关信号，利用所述两相非重叠时钟开关信号控制时钟等效阻抗模块的开关电容充放电，产生一与时钟频率相关的开关电容等效阻抗；阻抗比较模块将开关电容等效阻抗与参考阻抗模块的参考阻抗进行比较，产生一误差控制信号，所述时钟振荡核心模块根据所述误差控制信号动态控制所述时钟信号的频率。

进一步的，所述时钟等效阻抗模块等效阻抗Z的计算方法为：

；

；

其中，f为所述时钟信号的时钟频率，T_clk为所述时钟信号的时钟周期，C_s为第一电容和第二电容的电容值， T_clk/2为第一开关和第二开关的导通时间，Q为第一电容和第二电容的电荷值，V_ref为时钟等效阻抗模块的工作电压，I为时钟等效阻抗模块的电流值。

相比于现有技术，本发明至少具有以下有益效果：

通过时钟信号分频模块将时钟信号转化为两相非重叠时钟开关信号，可降低时钟信号处理模块和阻抗转换模块的功耗；此外，两相非重叠时钟开关信号控制开关电容的充放电，在时钟等效阻抗模块中产生一与时钟频率相关的开关电容等效阻抗，开关电容等效阻抗与参考阻抗进行比较，根据比较结果产生一误差控制信号，时钟振荡核心模块根据误差控制信号动态控制时钟信号的频率。采用阻抗比较而非电流比较产生误差控制信号，能够减少启动时刻时钟振荡电路的过冲，同时还能进一步地降低时钟振荡电路的功耗。

进一步的，通过对称的阻抗比较电路，使得时钟振荡核心模块的控制电压在启动时刻不会是电源电压或者零电压等电源轨电压，大大降低了启动时刻的时钟频率过冲，降低了对数字系统的时序冲击。

附图说明

图1为本发明实施例一中片上振荡器电路的整体结构示意图；

图2为本发明实施例一中时钟信号处理模块的结构示意图；

图3为本发明实施例一中时钟等效阻抗模块的结构示意图；

图4为本发明实施例一中参考阻抗模块的结构示意图；

图5为本发明实施例一中阻抗比较模块的结构示意图；

图6位本发明实施例一中时钟振荡核心模块的结构示意图。

具体实施方式

下面将结合示意图对本发明的一种片上时钟振荡器及片上时钟振荡频率控制方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

实施例一

在本实施例中提出了一种片上时钟振荡器电路，包括参考阻抗模块、阻抗比较模块、时钟振荡核心模块、时钟信号分频模块、时钟信号处理模块和时钟等效阻抗模块；

所述时钟振荡核心模块与所述时钟信号分频模块相连，所述时钟振荡核心模块输出时钟信号，所述时钟信号分频模块将所述时钟信号分频；

所述时钟信号处理模块与所述时钟信号分频模块和时钟等效阻抗模块均相连，并将将分频后的时钟信号转换为两相非重叠时钟开关信号；

所述时钟等效阻抗模块与所述参考阻抗模块和所述阻抗比较模块均相连；所述时钟等效阻抗模块将所述两相非重叠时钟开关信号转化为与时钟频率相关的开关电容等效阻抗，并将所述开关电容等效阻抗传输至所述阻抗比较模块；

所述阻抗比较模块对所述开关电容等效阻抗与所述参考阻抗模块中的参考阻抗进行比较，产生一误差控制信号；

所述阻抗比较模块与所述时钟振荡核心模块相连，并将所述误差控制信号传输至所述时钟振荡核心模块，所述时钟振荡核心模块根据所述误差控制信号动态控制所述时钟信号的频率。

在本实施例中，所述时钟信号处理模块包括第一与非门G1、第二与非门G2、第一开关SW1、第二开关SW2和多个缓冲器。

具体的，请参考图2，所述时钟信号处理模块包括第一与非门G1、第二与非门G2、第一开关SW1、第二开关SW2和多个缓冲器；

所述第一与非门G1的一输入端与所述时钟信号分频模块相连，所述第一与非门G1的输出端通过至少一个缓冲器连接第一开关SW1；所述第一与非门G1的输出端还通过至少一个缓冲器连接所述第二与非门G2的一输入端；

所述第二与非门G2的输出端通过至少一个缓冲器连接第二开关SW2；所述第二与非门G2的输出端还通过至少一个缓冲器连接所述第一与非门G1的另一输入端；所述第二与非门G2的另一输入端通过至少一个缓冲器与所述时钟信号分频模块相连；

所述第一开关SW1输出第一时钟开关信号；所述第二开关SW2输出第二时钟开关信号。

在一具体实施例中，所述第一与非门G1的输出端与所述第一开关之间连接两个所述缓冲器；所述第一与非门G1的输出端与所述第二与非门G2的输入端之间连接四个所述缓冲器；所述第二与非门G2的输出端与所述第二开关SW2之间接连接两个所述缓冲器；所述第二与非门G2的输出端与所述第一与非门G1的输入端之间连接四个所述缓冲器。

时钟信号处理模块将分频后的时钟信号产生两相非重叠开关信号，大大降低了时钟信号处理电路、阻抗转换电路的功耗。

此外，在本实施例中，所述时钟等效阻抗模块包括第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第一电容C1和第二电容C2；所述第二NMOS管MN2的漏极和所述第三NMOS管MN3的漏极相连，所述第二NMOS管MN2和所述第三NMOS管MN3的源极分别通过所述第一电容C1和所述第二电容C2连接所述第四NMOS管MN4和第五NMOS管MN5的漏极；所述第四NMOS管MN4的漏极连接所述第二NMOS管MN2的源极；所述第五NMOS管MN5的漏极连接所述第三NMOS管MN3的源极；所述第二NMOS管MN2和第五NMOS管MN5的栅极均接所述两相非重叠时钟开关信号中的一开关信号；所述第三NMOS管MN3和第四NMOS管MN4的栅极接所述两相非重叠时钟开关信号中的另一开关信号。

在一具体示例中，所述参考阻抗模块包括第一NMOS管MN1、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第一参考电阻Z1、第一放大器AMP1和第二放大器AMP2。

所述第一放大器AMP1的正输入端接一参考电压，输出端接所述第一NMOS管MN1的栅极；所述第一NMOS管MN1的源极通过所述第一参考电阻Z1接地，所述第一放大器AMP1的负输入端通过所述第一参考电阻Z1接地；

接在非门的一所述第一NMOS管MN1的漏极与所述第一PMOS管MP1的漏极相连，所述第一PMOS管MP1的源极与所述第二PMOS管MP2的源极相连，并接工作电压；所述第一PMOS管MP1的漏极与栅极短接，所述第一PMOS管MP1的栅极与所述第二PMOS管MP2的栅极相连；所述第二PMOS管MP2的漏极与所述第三PMOS管MP3的源极相连，所述第三PMOS管MP3的漏极连接所述阻抗比较模块；所述第二放大器AMP2的输出端连接所述第三PMOS管MP3的栅极，正输入端连接在所述第二PMOS管MP2的漏极和所述第三PMOS管MP3的源极之间，负输入端连接所述第一NMOS管MN1的漏极。

在一具体示例中，所述阻抗比较模块包括第三放大器AMP3、第六NMOS管MN6、第一等价电阻Z_ref、第二等价电阻Z_clk、第一电阻R1和第三电容C3。

所述第三放大器AMP3的正输入端接一参考电压，所述第三放大器AMP3的输出端与所述第六NMOS管MN6的栅极相连，所述第三放大器AMP3的负输入端与所述第六NMOS管MN6的源极均通过所述第二等价电阻Z_clk接地；所述第六NMOS管MN6的漏极通过所述第一等价电阻Z_ref连接一工作电压，所述第六NMOS管MN6的漏极还通过所述第一电阻R1连接所述时钟振荡核心模块；所述第三电容C3连接在所述第一电阻R1与所述时钟振荡核心模块之间，另一端接地。

优选地，所述阻抗比较模块为对称电路，即，所述阻抗比较电压等价于所述第一等价电阻Z_ref和所述第二等价电阻Z_clk的分压。

通过设计对称的阻抗比较电路，使得时钟核心震荡模块的控制电压不会是电源电压或者零电压等电源轨电压，大大降低了启动时的时钟频率过冲，降低了对数字系统的时序冲击。

在一具体示例中，所述时钟振荡模块包括多个倒相放大器A1、多个第四电容C4和第三与非门G3；

具体的，请参考图6，多个所述倒相放大器A1依次首尾串联；每个倒相放大器A1的输出端还通过所述第四电容C4接地；最后一个倒相放大器A1的输出端连接所述第三与非门G3的输入端，所述第三与非门G3的另一个输入端接一使能信号，所述第三与非门G3的输出端时钟信号。

本实施例中的片上时钟振荡器电路不需要设置精确的模拟电压，节省了复杂电压基准系统的需求和功耗，此外，该片上时钟振荡器电路中不需要使用高速的箝位放大器，且电路中应用的两个低速箝位放大器功耗可以做得很小，从而大大降低了电路中箝位放大器的功率消耗。

实施例二

本发明还提供一种片上时钟振荡频率控制方法，采用如实施例一中所述的片上时钟振荡器电路，所述方法具体包括以下步骤：

时钟信号分频模块将时钟信号分频为目标频率的时钟信号，再将分频后的时钟信号传输至所述时钟信号处理模块生成两相非重叠时钟开关信号，利用所述两相非重叠时钟开关信号控制时钟等效阻抗模块的开关电容充放电，产生一与时钟频率相关的开关电容等效阻抗；

阻抗比较模块将开关电容等效阻抗与参考阻抗模块的参考阻抗进行比较，产生一误差控制信号，所述时钟振荡核心模块根据所述误差控制信号动态控制所述时钟信号的频率。

具体的，在时钟等效阻抗模块中，假定端口A（Terminal A）接电源电压Vref，端口B接地，f为所述时钟信号的时钟频率，T_clk为所述时钟信号的时钟周期，C_s为第一电容C1和第二电容C2的电容值， T_clk/2为第一开关SW1和第二开关SW2的导通时间，近似为时钟信号的周期的一半。Q为第一电容C1和第二电容C2的电荷值，V_ref为时钟等效阻抗模块的工作电压。I为时钟等效阻抗模块的电流值，那么端口A与端口B之间等效阻抗计算方法如下：

；

；

通过所述时钟处理模块将时钟信号分频为两相非重叠时钟开关信号，所述两相非重叠时钟开关信号控制所述第一电容C1和所述第二电容C2的充放电，此时，所述第一电容C1和所述第二电容C2等效为阻抗，该阻抗与所述参考阻抗进行比较，产生一误差控制信号，所述时钟振荡核心模块根据所述误差控制信号直接控制所述时钟信号的频率，减小电路中的功耗并实现强鲁棒性的片上时钟输出。

在一具体实施例中，所述误差控制信号通过动态控制所述时钟振荡核心模块中的偏置电流或偏置电压，从而控制所述时钟振荡核心模块中的振荡器的振荡频率。

具体的，所述误差控制信号动态控制所述时钟振荡核心模块中的振荡器振荡频率的具体步骤为：

当所述时钟振荡核心模块中的振荡器的振荡频率增加，等效开关阻抗降低，对应输出分压降低，该误差控制信号控制所述时钟振荡核心模块中的N型器件，输出时钟频率降低。

当所述时钟振荡核心模块中的振荡器的振荡频率降低时，等效开关阻抗增加，对应输出分压升高，该误差控制信号控制所述时钟振荡核心模块中的N型器件，输出时钟频率增加。

即，利用所述误差控制信号负反馈动态控制所述时钟振荡核心模块中的振荡器的振荡频率，直至输出频率误差信号接近于0，此时，振荡频率完美接近于目标时钟频率。当扰动因素再次影响时钟频率平衡时，负反馈会再次起作用，直至时钟频率稳定。

利用所述误差控制信号负反馈动态控制所述时钟振荡核心模块中的振荡器的振荡频率，实时对时钟频率进行动态调整，提高时钟抗电源电压、温度等外界因素的干扰能力。

具体的，所述时钟频率的计算方式为：

综上所述,通过时钟信号分频模块将时钟信号转化为两相非重叠时钟开关信号，可降低时钟信号处理模块和阻抗转换模块的功耗；此外，两相非重叠时钟开关信号控制开关电容的充放电，在时钟等效阻抗模块中产生一与时钟频率相关的开关电容等效阻抗，将开关电容等效阻抗与参考阻抗进行比较，根据比较结果产生一误差控制信号，时钟振荡核心模块根据误差控制信号动态控制振荡时钟信号的频率。采用阻抗比较而非电流比较产生误差控制信号，能够减少启动时刻时钟振荡电路的过冲，同时还能进一步地降低时钟振荡电路的功耗。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种片上时钟振荡器电路，其特征在于，包括：参考阻抗模块、阻抗比较模块、时钟振荡核心模块、时钟信号分频模块、时钟信号处理模块和时钟等效阻抗模块；

所述时钟振荡核心模块与所述时钟信号分频模块相连，所述时钟振荡核心模块输出时钟信号，所述时钟信号分频模块将所述时钟信号分频；

所述时钟信号处理模块与所述时钟信号分频模块和时钟等效阻抗模块均相连，并将分频后的时钟信号转换为两相非重叠时钟开关信号；

所述时钟等效阻抗模块与所述参考阻抗模块和所述阻抗比较模块均相连；所述时钟等效阻抗模块将所述两相非重叠时钟开关信号转化为与时钟频率相关的开关电容等效阻抗，并将所述开关电容等效阻抗传输至所述阻抗比较模块；

所述阻抗比较模块包括第三放大器和第六NMOS管所述第三放大器的正输入端接一参考电压，所述第三放大器的输出端与所述第六NMOS管的栅极相连，所述第三放大器的负输入端与所述第六NMOS管的源极均通过所述时钟等效阻抗模块接地；所述第六NMOS管的漏极通过所述参考阻抗模块连接电源电压；所述阻抗比较模块对所述开关电容等效阻抗与所述参考阻抗模块的参考阻抗进行比较，产生一误差控制信号；

所述阻抗比较模块与所述时钟振荡核心模块相连，并将所述误差控制信号传输至所述时钟振荡核心模块，所述时钟振荡核心模块根据所述误差控制信号动态控制所述时钟信号的频率；所述阻抗比较模块还包括第一电阻和第三电容，所述第六NMOS管的漏极还通过所述第一电阻连接所述时钟振荡核心模块，所述第三电容一端连接在所述第一电阻与所述时钟振荡核心模块之间，另一端接地。

2.如权利要求1所述的片上时钟振荡器电路，其特征在于，所述时钟信号处理模块包括第一与非门、第二与非门、第一开关、第二开关和多个缓冲器；

所述第一与非门的一输入端与所述时钟信号分频模块相连，所述第一与非门的输出端通过至少一个缓冲器连接第一开关；所述第一与非门的输出端还通过至少一个缓冲器连接所述第二与非门的一输入端；

所述第二与非门的输出端通过至少一个缓冲器连接第二开关；所述第二与非门的输出端还通过至少一个缓冲器连接所述第一与非门的另一输入端；所述第二与非门的另一输入端通过至少一个缓冲器与所述时钟信号分频模块相连；

所述第一开关输出第一时钟开关信号；所述第二开关输出第二时钟开关信号。

3.如权利要求2所述的片上时钟振荡器电路，其特征在于，

所述第一与非门的输出端与所述第一开关之间连接两个所述缓冲器；所述第一与非门的输出端与所述第二与非门的输入端之间连接四个所述缓冲器；所述第二与非门的输出端与所述第二开关之间连接两个所述缓冲器；所述第二与非门的输出端与所述第一与非门的输入端之间连接四个所述缓冲器。

4.如权利要求1所述的片上时钟振荡器电路，其特征在于，所述参考阻抗模块包括第一NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第一参考电阻、第一放大器和第二放大器；

所述第一放大器的正输入端接一参考电压，输出端接所述第一NMOS管的栅极；

所述第一NMOS管的源极通过所述第一参考电阻接地，所述第一放大器的负输入端通过所述第一参考电阻接地；

所述第一NMOS管的漏极与所述第一PMOS管的漏极相连，所述第一PMOS管的源极与所述第二PMOS管的源极相连，并接工作电压；所述第一PMOS管的漏极与栅极短接，所述第一PMOS管的栅极与所述第二PMOS管的栅极相连；所述第二PMOS管的漏极与所述第三PMOS管的源极相连，所述第三PMOS管的漏极连接所述阻抗比较模块；

所述第二放大器的输出端连接所述第三PMOS管的栅极，正输入端连接在所述第二PMOS管的漏极和所述第三PMOS管的源极之间，负输入端连接所述第一NMOS管的漏极。

5.如权利要求1所述的片上时钟振荡器电路，其特征在于，所述时钟等效阻抗模块包括第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管MN5、第一电容和第二电容；

所述第二 NMOS管的漏极和所述第三NMOS管的漏极相连，所述第二NMOS管和所述第三NMOS管的源极分别通过所述第一电容和所述第二电容连接所述第四NMOS管和第五NMOS管的漏极；

所述第四NMOS管的漏极连接所述第二NMOS管的源极；所述第五NMOS管的漏极连接所述第三NMOS管的源极；

所述第二NMOS管和第五NMOS管的栅极均接所述两相非重叠时钟开关信号中的一开关信号；所述第三NMOS管和第四NMOS管的栅极接所述两相非重叠时钟开关信号中的另一开关信号。

6.如权利要求5所述的片上时钟振荡器电路，其特征在于，

所述第二 NMOS管的漏极和所述第三NMOS管的漏极相连后与所述第三放大器的负输入端以及所述第六NMOS管的源极相连；

所述第四NMOS管的源极和所述第五NMOS管的源极分别与所述第一电容以及所述第二电容相连后接地。

7.如权利要求1所述的片上时钟振荡器电路，其特征在于，所述时钟振荡核心模块包括多个倒相放大器、多个第四电容和第三与非门；

多个所述倒相放大器依次首尾串联；每个倒相放大器的输出端还通过所述第四电容接地；最后一个倒相放大器的输出端连接所述第三与非门的输入端，所述第三与非门的另一个输入端接一使能信号，所述第三与非门的输出端时钟信号。

8.一种片上时钟振荡频率控制方法，使用权利要求1-7中任意一项的片上时钟振荡器电路，其特征在于，所述方法包括：

时钟信号分频模块将时钟信号分频为目标频率的时钟信号，再将分频后的时钟信号传输至所述时钟信号处理模块生成两相非重叠时钟开关信号，利用所述两相非重叠时钟开关信号控制时钟等效阻抗模块的开关电容充放电，产生一与时钟频率相关的开关电容等效阻抗；

阻抗比较模块将开关电容等效阻抗与参考阻抗模块的参考阻抗进行比较，产生一误差控制信号，所述时钟振荡核心模块根据所述误差控制信号动态控制所述时钟信号的频率。

9.如权利要求8所述的片上时钟振荡频率控制方法，其特征在于，所述时钟等效阻抗模块等效阻抗Z的计算方法为：

;

其中，f为所述时钟信号的时钟频率，T_clk为所述时钟信号的时钟周期，C_s为第一电容和第二电容的电容值， T_clk/2为第一开关和第二开关的导通时间，Q为第一电容和第二电容的电荷值，V_ref为时钟等效阻抗模块的工作电压，I为时钟等效阻抗模块的电流值。

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