CN114978163A - 一种鉴频电路、时钟校正电路、芯片以及信息处理装置 - Google Patents

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CN114978163A CN202210470345.8A CN202210470345A CN114978163A CN 114978163 A CN114978163 A CN 114978163A CN 202210470345 A CN202210470345 A CN 202210470345A CN 114978163 A CN114978163 A CN 114978163A
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Abstract

本公开涉及一种鉴频电路、时钟校正电路、芯片以及信息处理装置，所述鉴频电路包括：比较模块、基准模块以及开关电容模块；所述比较模块的第一输入端与所述开关电容模块电性连接，所述比较模块的第二输入端与所述基准模块电性连接；所述开关电容模块用于根据输入所述鉴频电路的待校正信号的频率，向所述比较模块的第一输入端输出待测电压；所述基准模块用于根据预设基准频率，向所述第二输入端输出基准电压；所述比较模块用于根据所述第一输入端的电压值以及第二输入端的电压值，输出比较结果。通过本公开提供的鉴频电路能够简化鉴频电路内部的电路结构，进而降低鉴频电路的制造成本。

Description

一种鉴频电路、时钟校正电路、芯片以及信息处理装置
技术领域
本公开涉及时钟电路领域，尤其涉及一种鉴频电路、时钟校正电路、芯片以及信息处理装置。
背景技术
在现有的时钟电路中，通常包括用于鉴定时钟信号的频率与预期的频率快慢关系的鉴频电路，然而现有的鉴频电路其内部的电路结构复杂，成本较高，并不利于广泛使用。
有鉴于此，亟需提供一种新的鉴频电路，以解决现有的鉴频电路结构复杂，成本较高的问题。
发明内容
根据本公开的一方面，提供了一种鉴频电路，所述鉴频电路包括：比较模块、基准模块以及开关电容模块；所述比较模块的第一输入端与所述开关电容模块电性连接，所述比较模块的第二输入端与所述基准模块电性连接；所述开关电容模块用于根据输入所述鉴频电路的待校正信号的频率，向所述比较模块的第一输入端输出待测电压；其中，所述待测电压的电压值与所述待校正信号的频率呈负相关；所述基准模块用于根据预设基准频率，向所述第二输入端输出基准电压；所述比较模块用于根据所述第一输入端的电压值以及第二输入端的电压值，输出比较结果。
在一种可能的实施方式中，所述开关电容模块包括：第一电阻单元以及与所述第一电阻单元电性连接的开关电容单元；其中，所述开关电容单元包括：第一开关、第二开关以及电容器；所述电容器的一端通过所述第一开关与所述第一电阻单元电性连接，其另一端接地；所述第二开关的一端通过所述第一开关与所述第一电阻电性连接，其另一端接地；其中，所述比较模块的第一输入端连接于所述开关电容单元与所述第一电阻单元的连接处；所述第一开关以及所述第二开关用于根据所述待校正信号，控制所述电容器的充电以及放电；其中，在所述第一开关闭合，所述第二开关断开的情况下，所述电容器处于充电状态；在所述第二开关闭合，所述第一开关断开的情况下，所述电容器处于放电状态。
在一种可能的实施方式中，在所述待校正信号为高电平的情况下，所述电容器处于充电状态；在所述待校正信号为低电平的情况下，所述电容器处于放电状态。
在一种可能的实施方式中，所述待测电压等于所述开关电容单元的等效电阻两端的压降，所述开关电容单元的等效电阻的电阻值与所述待校正信号的频率呈负相关，与所述开关电容单元中的电容器的电容值呈正相关。
在一种可能的实施方式中，所述基准模块包括：第二电阻单元以及修调电阻单元；所述第二电阻单元与所述修调电阻单元电性连接，所述比较模块的第二输入端连接于所述第二电阻单元与所述修调电阻单元的连接处；所述修调电阻单元用于根据所述预设基准频率，确定所述修调电阻单元的电阻值，并向所述比较模块第二输入端输出所述基准电压；其中，所述基准电压以及所述修调电阻单元的电阻值与所述预设基准频率呈负相关。
在一种可能的实施方式中，所述比较模块包括第一控制单元、第二控制单元、比较单元以及切换单元；在所述待校正信号的第一预设时间内，所述比较模块的第一输入端通过所述第一控制单元与所述比较单元的同相输入端电性连接，所述比较模块的第二输入端通过所述第二控制单元与所述比较单元的反相输入端电性连接；在所述待校正信号的第二预设时间内，所述比较模块的第一输入端通过所述第一控制单元与所述比较单元的反相输入端电性连接，所述比较模块的第二输入端通过所述第二控制单元与所述比较单元的同相输入端电性连接；所述切换单元的输入端与所述比较单元的输出端电性连接，用于根据所述比较单元在所述第一预设时间内生成并输出的比较信号，生成并输出比较结果，并根据所述比较单元在所述第二预设时间内生成并输出的比较信号的反相信号，生成并输出所述比较结果。
在一种可能的实施方式中，所述第一预设时间为所述比较单元生成第奇数个比较信号的时间，所述第二预设时间为所述比较单元生成第偶数个比较信号的时间。
在一种可能的实施方式中，所述鉴频电路还包括：稳压模块，连接于所述开关电容模块与所述比较模块的第一输入端的连接处，用于减小所述开关电容模块与所述比较模块的第一输入端的连接处的电压波动。
在一种可能的实施方式中，所述待校正信号为时钟信号。
根据本公开的另一方面，还提供一种时钟校正电路，所述时钟校正电路包括前文中任意一项所述的鉴频电路。
在一种可能的实施方式中，所述时钟校正电路还包括：时钟控制电路，其输入端与所述比较模块的输出端电性连接，所述时钟控制电路用于根据所述比较结果生成并输出控制值；以及时钟发生电路，其控制端与所述时钟控制电路的输出端电性连接，其输出端与所述开关电容模块电性连接，所述时钟发生电路用于根据所述控制值，确定待校正信号的频率，并向所述开关电容模块输出所述待校正信号。
在一种可能的实施方式中，所述时钟控制电路包括：寄存模块，其第一输入端与所述比较模块的输出端电性连接，其第二输入端与所述时钟发生电路的输出端电性连接，所述寄存模块用于根据所述待校正信号将所述比较模块输出的比较结果数字化，并输出数字化后的比较结果；数字积分模块，其输入端与所述寄存模块的输出端电性连接，其输出端与所述时钟发生电路的控制端电性连接，所述数字积分模块用于根据每一所述数字化后的比较结果，生成累加值，并在所述累加值之和的绝对值大于预设阈值的情况下，生成与所述累加值之和对应的控制值。
在一种可能的实施方式中，所述时钟发生电路包括：时钟产生模块，其控制端与所述数字积分模块的输出端电性连接，所述时钟产生模块用于根据控制值，确定基准时钟信号的频率，输出所述基准时钟信号；除频模块，其输入端与所述时钟产生模块的输出端电性连接，其输出端与所述开关电容模块电性连接，所述除频模块用于根据预设除数以及所述基准时钟信号输出所述待校正信号。
在一种可能的实施方式中，所述时钟校正电路还包括关系确定模块，以及信号控制模块；其中，所述关系确定模块与所述信号控制模块电性连接；所述关系确定模块用于在所述待校正信号完成校正，且所述除频模块的预设除数发生改变的情况下，根据所述数字积分模块输出的控制值的变化值，确定数值对应关系；其中，所述数值对应关系为所述预设除数的变化值与所述控制值的变化值的对应关系；所述信号控制模块用于根据所述数值对应关系，以及所述除频模块的当前预设除数，确定所述数字积分模块当前输出的控制值。
根据本公开的另一方面，还提供一种芯片，所述芯片包括：前文中任意一项所述的时钟校正电路。
根据本公开的另一方面，还提供一种信息处理装置，所述信息处理装置包括：上文所述芯片。
在一种可能的实施方式中，所述信息处理装置应用于智能型手机、智能型电视、智能型手表、智能手环、平板电脑、桌上型电脑、工业电脑、笔记本型电脑、一体式电脑、门禁装置、无线网络设备，以及无线电脑周边产品所组成群组中的至少一种电子装置。
本公开提供的鉴频电路能够通过确定待测电压的电压值与基准电压的电压值的大小关系，进而确定预设基准频率与待校正信号的频率的快慢关系，从而实现对待校正信号的鉴频。由于将待校正信号转换为待测电压的开关电容模块的电路结构简单，其内部无需复杂的电气元件，故能够简化鉴频电路内部的电路结构，进而降低鉴频电路的制造成本。
根据下面参考附图对示例性实施例的详细说明，本公开的其它特征及方面将变得清楚。
附图说明
包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本公开的示例性实施例、特征和方面，并且用于解释本公开的原理。
图1为本公开实施例提供的鉴频电路的结构示意图。
图2为本公开实施例提供的鉴频电路的结构示意图。
图3为本公开实施例提供的开关电容模块的结构示意图。
图4为本公开实施例提供的基准模块的结构示意图。
图5为本公开实施例提供的时钟校正电路的结构示意图。
图6为本公开实施例提供的时钟校正电路的结构示意图。
具体实施方式
以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。
在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。
另外，为了更好的说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。
参阅图1所示，本公开提供一种鉴频电路1，该鉴频电路1包括：比较模块11、开关电容模块12以及基准模块13。其中，比较模块11的第一输入端与开关电容模块12电性连接，比较模块11的第二输入端与基准模块13电性连接。
示例性的，开关电容模块12用于根据输入鉴频电路1的待校正信号的频率，向比较模块11的第一输入端输出待测电压。其中，待测电压的电压值与待校正信号的频率呈负相关。换言之，通过调整输入鉴频电路1的待校正信号的频率，能够调整待测电压的电压值，即提升待校正信号的频率，可降低待测电压的电压值，降低待校正信号的频率，可提升待测电压的电压值。
示例性的，输入鉴频电路1的待校正信号可为时钟信号，该时钟信号可由下文中的时钟发生电路2产生，并输出至该鉴频电路1的开关电容模块12中(可见图5以及图6所示的时钟发生电路2)。
示例性的，基准模块13用于根据预设基准频率，向第二输入端输出基准电压。可选的，预设基准频率可根据实际情况确定，本公开对此不做限定。
示例性的，基准模块13输出的基准电压与预设基准频率呈负相关。换言之，预设基准频率越大，基准电压的电压值越小，预设基准频率越小，基准电压的电压值越大。
示例性的，基准电压的电压值等于待校正信号的频率为预设基准频率时，待测电压的电压值。例如：预设基准频率为100MHz，在待校正信号的频率也为100MHz的情况下，开关电容模块12输出的待测电压的电压值等于5v，则与该预设基准频率对应的基准电压的电压值为5v。
示例性的，比较模块11用于根据第一输入端的电压值以及第二输入端的电压值，输出比较结果。换言之，比较结果为比较模块11根据第一输入端的待测电压的电压值，与第二输入端的基准电压的电压值的大小关系输出的信号。
示例性的，由于基准电压的电压值等于待校正信号的频率为预设基准频率时，待测电压的电压值，故基准电压的电压值与频率的对应关系，同待测电压的电压值与频率的对应关系是一致的。换言之，预设基准频率与待校正信号的频率相等时，基准电压的电压值等于待测电压的电压值。由于待测电压的电压值与待校正信号的频率呈负相关，且基准电压的电压值与预设基准频率同样呈负相关，故在比较结果表示待测电压的电压值大于基准电压的电压值的情况下，预设基准频率大于待校正信号的频率。反之，在比较结果表示待测电压的电压值小于基准电压的电压值的情况下，预设基准频率小于待校正信号的频率。
本公开提供的鉴频电路能够通过确定待测电压的电压值与基准电压的电压值的大小关系，进而确定预设基准频率与待校正信号的频率的快慢关系，从而实现对待校正信号的鉴频。由于将待校正信号转换为待测电压的开关电容模块的电路结构简单，其内部无需复杂的电气元件，故能够简化鉴频电路内部的电路结构，进而降低鉴频电路的制造成本。
在一种可能的实施方式中，参阅图2所示，该鉴频电路1还包括：稳压模块14。
示例性的，稳压模块14连接于开关电容模块12与比较模块11的第一输入端的连接处，用于减小开关电容模块12与比较模块11的第一输入端的连接处的电压波动。
可选的，稳压模块14可以通过一个稳压电容实现(如图6所示)，该稳压电容的一端连接于开关电容模块12与比较模块11的第一输入端的连接处，该稳压电容的另一端接地。本公开提供的稳压模块14的内部结构并不限定于上文中的稳压电容，其也可通过其他相关技术实现，本公开对此不做限定。
可选的，为进一步减小开关电容模块12与比较模块11的第一输入端的连接处的电压波动，除增设稳压模块14外，还可以通过控制开关电容模块12中电容充电以及放电的速率，从而减小开关电容模块12与比较模块11的第一输入端的连接处的电压波动。此处可通过相关技术实现，在此不做赘述。
本公开提供的鉴频电路，通过在开关电容模块与比较模块的第一输入端的连接处设置稳压模块，能够减小该连接处的电压波动，进而使比较模块的第一输入端的电压值维持在一个较为稳定的状态，减小电压波动为比较模块输出的比较结果带来的影响，从而提升比较模块输出的比较结果的准确性，并提高鉴频电路的可靠性。
在一种可能的实施方式中，参阅图3所示，开关电容模块12包括：第一电阻单元121以及与第一电阻单元121电性连接的开关电容单元122。其中，开关电容单元122包括：第一开关1221、第二开关1222以及电容器1223。
示例性的，电容器1223的一端通过第一开关1221与第一电阻单元121电性连接，其另一端接地。第二开关1222的一端通过第一开关1221与第一电阻单元121电性连接，其另一端接地。其中，比较模块11的第一输入端连接于开关电容单元122与第一电阻单元121的连接处。
示例性的，第一开关1221以及第二开关1222用于根据待校正信号，控制电容器1223的充电以及放电。其中，在第一开关1221闭合，第二开关1222断开的情况下，电容器1223处于充电状态。在第二开关1222闭合，第一开关1221断开的情况下，电容器1223处于放电状态。
示例性的，电容器1223的充电与放电(即第一开关1221以及第二开关1222的通断)由待校正信号的高低电平控制。例如：在待校正信号为高电平的情况下，该电容器1223处于充电状态，即第一开关1221闭合，第二开关1222断开。在待校正信号为低电平的情况下，该电容器1223处于放电状态，即第一开关1221断开，第二开关1222闭合。
在一种可能的实施方式中，待测电压等于开关电容单元122的等效电阻两端的压降，开关电容单元122的等效电阻的电阻值与待校正信号的频率呈负相关，与开关电容单元122中的电容器1223的电容值呈正相关。可选的，开关电容单元122的等效电阻等于待校正信号的频率的倒数与电容器1223的电容值的乘积。
可选的，待校正信号的每一个周期均对应一个开关电容单元122的等效电阻。例如：待校正信号的第一个周期对应的频率为N1，则该周期对应的开关电容单元122的等效电阻的阻值为R1(即电容器1223的电容值与1/N1的乘积)，待校正信号的第二个周期对应的频率为N2，则该周期对应的开关电容单元122的等效电阻的阻值为R2(即电容器1223的电容值与1/N2的乘积)。若待校正信号的第一个周期对应的频率等于第二个周期对应的频率(即N1＝N2)，则开关电容单元122的等效电阻的阻值不发生变化(即R1＝R2)。若待校正信号的第一个周期对应的频率大于第二个周期对应的频率(即N1>N2)，则开关电容单元122的等效电阻的阻值减小(即R1<R2)。若待校正信号的第一个周期对应的频率小于第二个周期对应的频率(即N1<N2)，则开关电容单元122的等效电阻的阻值增大(即R1>R2)。
在一种可能的实施方式中，参阅图4所示，基准模块13包括：第二电阻单元131以及修调电阻单元132。
示例性的，第二电阻单元131与修调电阻单元132电性连接，比较模块11的第二输入端连接于第二电阻单元131与修调电阻单元132的连接处。
示例性的，修调电阻单元132用于根据预设基准频率，确定修调电阻单元132的电阻值，并向比较模块11第二输入端输出基准电压。其中，基准电压以及修调电阻单元132的电阻值与预设基准频率呈负相关。
示例性的，基准电压等于修调电阻单元132两端的压降。在预设基准频率较高的情况下，修调电阻单元132的电阻值为较小值，此时，基准模块13输出的基准电压的电压值同样为较小值。在预设基准频率较低的情况下，修调电阻单元132的电阻值为较大值，此时，基准模块13输出的基准电压的电压值同样为较大值。例如：若预设基准频率为200MHz，修调电阻单元132的电阻值为R3，基准模块13输出的基准电压的电压值为U1，则预设基准频率为100MHz时，修调电阻单元132的电阻值为R4，基准模块13输出的基准电压的电压值为U2。其中，R3小于R4，U1小于U2。
在一种可能的实施方式中，在输入鉴频电路1中的待校正信号完成校正的情况下，待校正信号相邻的多个周期内频率的平均值约为预设基准频率。例如：若预设基准频率为100MHz，则在输入鉴频电路1中的待校正信号完成校正的情况下，待校正信号的第一个周期的频率为102MHz，待校正信号的第二个周期的频率为98MHz，待校正信号的第三个周期的频率为97MHz，待校正信号的第四个周期的频率为103MHz。
为保证待校正信号的频率与预设基准频率的快慢关系，能够由待测电压的电压值与基准电压的电压值的差值准确反映，可将开关电容模块12中的第一电阻单元121的电阻值与基准模块13中的第二电阻单元131的电阻值设置为相同值，且第一电阻单元121输入端(即远离开关电容单元122的一端)的电压值等于第二电阻单元131输入端(即远离修调电阻单元132的一端)的电压值。例如：第一电阻单元121的电阻值为10Ω，且第一电阻单元121输入端的电压值为10v的情况下，第二电阻单元131的电阻值同样为10Ω，其输入端的电压值同样为10v。
本公开提供的鉴频电路，在改变预设基准频率的情况下，相应地改变修调电阻单元的电阻值，能够使比较模块比较新的预设基准频率与待校正信号的频率之间的快慢关系，使该鉴频电路适用于鉴定待校正信号的频率与不同的预设基准频率之间快慢关系。此外，在预设基准频率发生改变时，本公开提供的鉴频电路仅需要对应调整修调电阻单元的电阻值，无需复杂的电路变化，即可鉴定新的基准频率与待校正信号的频率之间的快慢关系。
在一种可能的实施方式中，参阅图6所示，比较模块11包括第一控制单元111、第二控制单元112、比较单元113以及切换单元114。
示例性的，在待校正信号的第一预设时间内，比较模块11的第一输入端通过第一控制单元111与比较单元113的同相输入端电性连接，比较模块11的第二输入端通过第二控制单元112与比较单元113的反相输入端电性连接。在待校正信号的第二预设时间内，比较模块11的第一输入端通过第一控制单元111与比较单元113的反相输入端电性连接，比较模块11的第二输入端通过第二控制单元112与比较单元113的同相输入端电性连接。
示例性的，切换单元114的输入端与比较单元113的输出端电性连接，用于根据比较单元113在第一预设时间内生成并输出的比较信号，生成并输出比较结果，并根据比较单元113在第二预设时间内生成并输出的比较信号的反相信号，生成并输出比较结果。
示例性的，可将比较单元113生成第奇数个比较信号的时间视为第一预设时间，将比较单元113生成第偶数个比较信号的时间视为第二预设时间。例如：在待校正信号的第一个周期内，在比较单元113生成第一个比较信号(即第奇数个比较信号)的时间内，比较模块11的第一输入端通过第一控制单元111与比较单元113的同相输入端电性连接，比较模块11的第二输入端通过第二控制单元112与比较单元113的反相输入端电性连接。在比较单元113生成第二个比较信号(即第偶数个比较信号)的时间内，比较模块11的第一输入端通过第一控制单元111与比较单元113的反相输入端电性连接，比较模块11的第二输入端通过第二控制单元112与比较单元113的同相输入端电性连接，以此类推。换言之，比较单元113每输出一个比较信号，则需可通过第一控制单元111以及第二控制单元112，切换一次比较单元113同相输入端与反相输入端的输入电压。
示例性的，在第一预设时间内，若比较单元113输出的比较信号为“高电平”，则切换单元114根据该比较信号输出的比较结果也为“高电平”，反之，若此时比较单元113输出的比较信号为“低电平”，则切换单元114根据该比较信号输出的比较结果也为“低电平”。在第二预设时间内，若比较单元113输出的比较信号为“高电平”，则切换单元114根据该比较信号输出的比较结果则为“低电平”，反之，若此时比较单元113输出的比较信号为“低电平”，则切换单元114根据该比较信号输出的比较结果则为“高电平”。
示例性的，在理想情况下，比较单元113同相输入端的电压值大于其反相输入端的电压值时，比较单元113输出高电平，反之，比较单元113同相输入端的电压值小于其反相输入端的电压值时，比较单元113输出低电平。然而，在非理想化的情况下，比较单元113同相输入端的电压需要大于偏置值(即offset)才能够输出高电平。其中，偏置值的大小根据比较单元113的精度确定，比较单元113的精度高，则偏置值小，比较单元113的精度低，则偏置值大。换言之，在低精度比较单元输出高电平时，其同相输入端的电压值与反相输入端的电压值的差值，应大于高精度比较单元输出高电平时，其同相输入端的电压值与反相输入端的电压值的差值。而通过本公开提供的第一控制单元111以及第二控制单元112，能够弥补低精度比较器与高精度比较器之间的差别。
示例性的，以第一预设时间为比较单元113生成第奇数个比较信号的时间，第二预设时间为比较单元113生成第偶数个比较信号的时间，且待测电压的电压值大于基准电压的电压值为例，由于比较单元113为低精度比较单元(即其偏置值较大)，导致比较单元113在正常情况下(即电路中不包括第一控制单元111以及第二控制单元112)，初始的待测电压即便高于基准电压，由于偏置值较高，比较信号仍为低电平，因此其根据一个周期的待校正信号输出的前3个比较信号均为“低电平”，而后才能输出“高电平”，例如：在待校正信号的一个周期内，比较单元113输出的比较信号为“低电平”、“低电平”、“低电平”、“高电平”、“高电平”。若比较单元113的输出端与下文中的时钟控制电路3连接，易导致时钟控制电路3认为此时的待校正信号的频率大于预设基准频率，进而累加错误的数值。而通过第一控制单元111以及第二控制单元112，可使比较单元113生成的第一个比较信号时，其同相输入端的电压为待测电压，其反相输入端的电压为基准电压，输出“低电平”的比较信号。在比较单元113生成第二个比较信号时，其反相输入端的电压为待测电压，其同相输入端的电压为基准电压，同样输出“低电平”的比较信号，以此类推，比较单元113根据一个周期的待校正信号输出的比较信号依次为“低电平”、“低电平”、“低电平”、“低电平”、“高电平”，而切换单元114根据上述的比较信号输出的比较结果为“低电平”、“高电平”、“低电平”、“高电平”以及“高电平”，若切换单元114的输出端与下文中的时钟控制电路3连接，则可使时钟控制电路3认为此时的待校正信号的频率小于预设基准频率，从而能够正确地控制时钟发生电路2调整待校正信号的频率，进而弥补高精度比较单元与低精度比较单元的差别。
示例性的，第一预设时间也可为待校正信号的奇数周期，第二预设时间也可为待校正信号的偶数周期。可选的，可以使第一预设时间为待校正信号的前三个周期，第二预设时间为待校正信号的第四个周期至第六个周期，使待校正信号的前六个周期对应的比较结果能够相互补偿。可选的，也可使第一预设时间为待校正信号一个周期内比较单元113生成前m个比较信号的时间，第二预设时间为待校正信号一个周期内比较单元113生成后n个比较信号的时间，其中，m，n为正整数，m与n的和等于待校正信号一个周期内比较单元113生出比较信号的总个数。还可以使第二预设时间为待校正信号一个周期内比较单元113生成前m个比较结果的时间，第一预设时间为待校正信号一个周期内比较单元113生成后n个比较结果的时间。本公开对于第一预设时间以及第二预设时间不做限定。
示例性的，第一控制单元111以及第二控制单元112切换的频率越快，比较模块11输出的比较结果越精准。
示例性的，如下文所述，比较模块11可将比较结果输出至时钟控制电路3，以控制时钟发生电路2生成的待校正信号的频率，则通过第一控制单元111以及第二控制单元112，切换比较单元113两个输入端的电压值，可使时钟控制电路3根据低精度比较单元113输出的比较结果生成的控制值，基本等同于其根据高精度比较单元113输出的比较结果生成的控制值。换言之，通过第一控制单元111以及第二控制单元112能够最大程度上消除偏置值对于低精度比较单元的影响，以使低精度比较单元能够等同于高精度比较单元。
可选的，在比较模块11中的比较单元113为高精度比较单元，或是进一步考量简化鉴频电路1的结构、降低鉴频电路1的制造成本的情况下，也可不设置第一控制单元111、第二控制单元112以及切换单元114，此时，比较模块11输出的比较结果即为比较单元113输出的比较信号。
由上述内容可见，本公开提供的鉴频电路，通过第一控制单元以及第二控制单元切换比较单元两个输入端的电压值，能够补偿低精度比较单元与高精度比较单元在第一预设时间以及第二预设时间输出的比较结果的差别，进而能够降低鉴频电路对于比较单元的精度的要求。
根据本公开的另一方面，还提供一种时钟校正电路100，参阅图5以及图6所示，该时钟校正电路100包括：上文所述的鉴频电路1。
在一种可能的实施方式中，参阅图5所示，时钟校正电路100还包括：时钟发生电路2以及时钟控制电路3。
示例性的，时钟控制电路3的输入端与比较模块11的输出端电性连接。时钟控制电路3用于根据比较结果生成并输出控制值。
示例性的，时钟发生电路2的控制端与时钟控制电路3的输出端电性连接，其输出端与开关电容模块12电性连接。时钟发生电路2用于根据控制值，确定待校正信号的频率，并向开关电容模块12输出待校正信号。
示例性的，在时钟发生电路2向开关电容模块12输出待校正信号的情况下，开关电容模块12向比较模块11的第一输入端输出待测电压，比较模块11通过比较第一输入端的电压值(即待测电压的电压值)与第二输入端的电压值(即基准电压的电压值)的大小关系，生成比较结果，并将该比较结果输出至时钟控制电路3中。时钟控制电路3根据多个(具体数目根据下文中预设阈值确定)输入的比较结果向时钟发生电路2输出控制值，以控制时钟发生电路2生成待校正信号的频率。
示例性的，根据前文中的鉴频电路1可知，改变预设基准频率，即改变鉴频电路1中修调电阻单元132的电阻值，能够改变比较模块11输出的比较结果。由于时钟控制电路3是根据比较结果将时钟发生电路2生成的待校正信号的频率调整为预设基准频率，故在某一时刻改变修调电阻单元132的电阻值，能够改变下一时刻时钟发生电路2生成的待校正信号的频率，进而实现对待校正信号频率的调制，例如：展频等。
相较于现有技术中的需要依赖于外部晶体的本振频率的晶体振荡器，本公开提供的时钟校正电路能够通过鉴频电路输出的比较结果控制时钟发生电路生成的待校正信号的频率，校正该待校正信号的频率，生成精度高的待校正信号。并且，本公开提供的时钟校正电路通过改变修调电阻单元的电阻值，即可将待校正信号校正为其他的频率的信号，无需配置额外的PLL(Phase Locked Loop锁相环)等电路来辅助完成，故本公开提供的时钟校正电路能够简化现有技术中时钟电路的电路结构，并能够降低其制造成本。除此之外，本公开提供的时钟校正电路除比较模块为模拟电路外，其余各个模块以及电路均能够通过coredevices(即核心装置)实现，有利于时钟校正电路的集成。
此外，相较于现有技术中生成的信号频率较低的集成振荡器，本公开提供的时钟校正电路能够应用于信号频率变化需求较大的芯片中，例如：由数十MHz或数百MHz到GHz的级别。
在一种可能的实施方式中，参阅图6所示，时钟控制电路3包括：寄存模块31以及数字积分模块32。
示例性的，寄存模块31的第一输入端与比较模块11的输出端电性连接，其第二输入端与时钟发生电路2的输出端电性连接。寄存模块31用于根据待校正信号将比较模块11输出的比较结果数字化，并输出数字化后的比较结果。
可选的，在比较模块11输出的比较结果为高电平的情况下，通过寄存模块31数字化后的比较结果为二进制“1”，在比较模块11输出的比较结果为低电平的情况下，通过寄存模块31数字化后的比较结果为二进制“0”。
数字积分模块32的输入端与寄存模块31的输出端电性连接，其输出端与时钟发生电路2的控制端电性连接。数字积分模块32用于根据数字化后的比较结果，生成累加值，并在累加值之和的绝对值大于预设阈值的情况下，生成与该累加值之和对应的控制值。
示例性的，若寄存模块31输出的第一个数字化后的比较结果为二进制“1”，则数字积分模块32生成累加值“1”，此时数字积分模块32对应的累加之和的绝对值为|Z+1|(Z为数字积分模块32的初始值)。若寄存模块31输出的第一个数字化后的比较结果为二进制“0”，则数字积分模块32生成累加值“-1”，此时数字积分模块32对应的累加之和的绝对值为|Z-1|。以比较结果中高电平表示待测电压的电压值大于基准电压的电压值，低电平表示待测电压的电压值小于基准电压的电压值为例，在待测电压的电压值大于基准电压的电压值时，比较模块11输出的比较结果为高电平，寄存模块31将比较结果存储为二进制“1”，并向数字积分模块32输出二进制数据“1”，此时，数字积分模块32生成累加值“1”。在待测电压的电压值小于基准电压的电压值时，比较模块11输出的比较结果为低电平，寄存模块31将比较结果存储为二进制“0”，并向数字积分模块32输出二进制数据“0”，此时，数字积分模块32生成累加值“-1”。
示例性的，时钟控制电路3中的初始值Z，也即数字积分模块32中的初始值Z可以为0，也可以为一个根据实际情况设定的固定值，还可以是通过相关技术在理想化条件下，对时钟校正电路3进行仿真，而得到的一个特定数值。
示例性的，以上文中比较模块11在待校正信号的一个周期内生成5个比较结果，且在第一预设时间内比较单元113的同相输入端为待测电压，其反相输入端为基准电压，在第二预设时间内比较单元113的反相输入端为待测电压，其同相输入端为基准电压为例，在第一预设时间为比较单元113生成第奇数个比较信号的时间，第二预设时间为比较单元113生成第偶数个比较信号的时间的情况下，在待校正信号的一个周期内，输入寄存模块31的比较结果为“低电平”、“高电平”、“低电平”、“高电平”以及“高电平”，寄存模块31存储的二进制数值为“0”、“1”、“0”、“1”以及“1”。此时，数字积分模块32生成的累加值为1，则数字积分模块32生成的累加值之和的绝对值为|Z+1|。数字积分模块32累加数值的过程可如上述所示，直至其累加值之和的绝对值等于预设阈值，才可输出控制值，控制时钟发生电路2调整其生成待校正信号的频率。例如：预设阈值为1024，则需要在数字积分模块32中的累加值之和等于1024时，才能够输出控制值，将时钟发生电路2生成的待校正信号的频率加快，在数字积分模块32中的累加值等于-1024时，才能够输出控制值将时钟发生电路2生成的待校正信号的频率减慢。
示例性的，上述预设阈值可由时钟发生电路2对应的控制位确定。例如：时钟发生电路2对应的控制位为8bit，则数字积分模块32输出的控制值为<7:0>，即控制值的取值范围(即预设阈值)为0至255。值得说明的是，本公开提供的数字积分模块32的比特位数并不一定与时钟发生电路2对应的控制位的比特位数一致，即时钟发生电路2对应的控制位为8bit的情况下，数字积分模块32可以是8bit的数字积分模块，也可以是大于8bit的数字积分模块，例如：16bit等，但此时数字积分模块32输出的控制值仅为数字积分模块32的前8位，即<16:10>。
示例性的，在待校正信号完成校正的情况下，在一定时间内输入数字积分模块32的“1”以及“0”的数量几乎相等，即数字积分模块32生成的累加值“1”以及累加值“-1”的数量基本相等，此时，数字积分模块32生成的累加值之和的绝对值基本为0，数字积分模块32维持在不输出控制值的状态。
在一种可能的实施方式中，参阅图6所示，时钟发生电路2包括：时钟产生模块21以及除频模块22。
示例性的，时钟产生模块21的控制端与数字积分模块32的输出端电性连接。时钟产生模块21用于根据控制值，确定基准时钟信号的频率，输出基准时钟信号。
示例性的，除频模块22的输入端与时钟产生模块21的输出端电性连接，其输出端与开关电容模块12电性连接。除频模块22用于根据预设除数以及基准时钟信号输出待校正信号。
示例性的，完成校正后的待校正信号对应的基准时钟信号的频率等于修调电阻单元132的电阻值与电容器1223的电容值乘积的倒数，与预设除数的乘积。换言之，若修调电阻单元132的电阻值为Rx，电容器1223的电容值为Cx，预设除数为Nx，则基准时钟信号的频率等于Nx*1/(Rx*Cx)。
示例性的，可参阅图6所示。在MOS开关212闭合的情况下，MOS开关212将第三电阻单元211输出端的电压传输至各个反相器(即反相器213至反相器215)中，以驱动各个反相器工作。此时，第一反相器213的输入端A点为低电平，第一反相器213的输出端B点(即第二反相器214的输入端)为高电平，第二反相器214的输出端C点(即第三反相器215的输入端)为低电平，第三反相器215的输出端D点(即第四反相器216的输入端)为高电平，第四反相器216输出低电平，即E点为低电平。此时，第一反相器213的输入端A点与第三反相器215的输出端D点电性连接，故第三反相器215输出高电平的情况下，第一反相器213的输入端A点同样为高电平，第一反相器213的输出端B点(即第二反相器214的输入端)为低电平，以此类推，第四反相器216输出高电平(即E点为高电平)，进而形成基准时钟信号一个周期的信号。
示例性的，若时钟产生模块21输出的基准时钟信号的频率为200MHz，且除频模块22的预设除数为2，则输出的待校正信号的频率为100MHz。
在一种可能的实施方式中，时钟校正电路100还包括关系确定模块以及信号控制模块。其中，关系确定模块与信号控制模块电性连接。
示例性的，关系确定模块用于在待校正信号完成校正，且除频模块22的预设除数发生改变的情况下，根据数字积分模块32输出的控制值的变化值，确定数值对应关系。其中，数值对应关系为预设除数的变化值与控制值的变化值的对应关系。
示例性的，信号控制模块用于根据数值对应关系，以及除频模块22的当前预设除数，确定数字积分模块32当前输出的控制值。
示例性的，在待校正信号完成校正的情况下(如前文所述)，若在除频模块22的预设除数由10变换为11时，则通过关系确定模块确定数字积分模块32输出的控制值的变化值，若数字积分模块32输出的控制值由100，变换为110，则关系确定模块可确定除频模块22的除数每变换1，则数字积分模块32输出的控制值变换10％。信号控制模块可根据关系确定模块获取到的数值对应关系，以及除频模块22的当前预设除数，例如：当前预设除数为12，则可确定数字积分模块32当前输出的控制值，即120。
本公开提供的时钟校正电路，通过关系确定模块以及信号控制模块，能够确定每一预设除数对应的控制值，进而在除频模块22对应的预设除数发生变化的情况下，能够对应调整数字积分模块的控制值，从而能够更为精准地调制出需要的待校正信号的频率。
根据本公开的另一方面，还提供一种芯片，该芯片包括前文所述的时钟校正电路。
根据本公开的另一方面，还提供一种信息处理装置，该信息处理装置包括：上文所述芯片。
在一种可能的实施方式中，该信息处理装置应用于智能型手机、智能型电视、智能型手表、智能手环、平板电脑、桌上型电脑、工业电脑、笔记本型电脑、一体式电脑、门禁装置、无线网络设备，以及无线电脑周边产品所组成群组中的至少一种电子装置。
以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (17)

1.一种鉴频电路，其特征在于，所述鉴频电路包括：比较模块、基准模块以及开关电容模块；
所述比较模块的第一输入端与所述开关电容模块电性连接，所述比较模块的第二输入端与所述基准模块电性连接；
所述开关电容模块用于根据输入所述鉴频电路的待校正信号的频率，向所述比较模块的第一输入端输出待测电压；其中，所述待测电压的电压值与所述待校正信号的频率呈负相关；
所述基准模块用于根据预设基准频率，向所述第二输入端输出基准电压；
所述比较模块用于根据所述第一输入端的电压值以及第二输入端的电压值，输出比较结果。
2.根据权利要求1所述的鉴频电路，其特征在于，所述开关电容模块包括：第一电阻单元以及与所述第一电阻单元电性连接的开关电容单元；其中，所述开关电容单元包括：第一开关、第二开关以及电容器；
所述电容器的一端通过所述第一开关与所述第一电阻单元电性连接，其另一端接地；所述第二开关的一端通过所述第一开关与所述第一电阻电性连接，其另一端接地；其中，所述比较模块的第一输入端连接于所述开关电容单元与所述第一电阻单元的连接处；
所述第一开关以及所述第二开关用于根据所述待校正信号，控制所述电容器的充电以及放电；
其中，在所述第一开关闭合，所述第二开关断开的情况下，所述电容器处于充电状态；在所述第二开关闭合，所述第一开关断开的情况下，所述电容器处于放电状态。
3.根据权利要求2所述的鉴频电路，其特征在于，在所述待校正信号为高电平的情况下，所述电容器处于充电状态；
在所述待校正信号为低电平的情况下，所述电容器处于放电状态。
4.根据权利要求2或3所述的鉴频电路，其特征在于，所述待测电压等于所述开关电容单元的等效电阻两端的压降，所述开关电容单元的等效电阻的电阻值与所述待校正信号的频率呈负相关，与所述开关电容单元中的电容器的电容值呈正相关。
5.根据权利要求1所述的鉴频电路，其特征在于，所述基准模块包括：第二电阻单元以及修调电阻单元；
所述第二电阻单元与所述修调电阻单元电性连接，所述比较模块的第二输入端连接于所述第二电阻单元与所述修调电阻单元的连接处；
所述修调电阻单元用于根据所述预设基准频率，确定所述修调电阻单元的电阻值，并向所述比较模块第二输入端输出所述基准电压；其中，所述基准电压以及所述修调电阻单元的电阻值与所述预设基准频率呈负相关。
6.根据权利要求1所述的鉴频电路，其特征在于，所述比较模块包括第一控制单元、第二控制单元、比较单元以及切换单元；
在所述待校正信号的第一预设时间内，所述比较模块的第一输入端通过所述第一控制单元与所述比较单元的同相输入端电性连接，所述比较模块的第二输入端通过所述第二控制单元与所述比较单元的反相输入端电性连接；
在所述待校正信号的第二预设时间内，所述比较模块的第一输入端通过所述第一控制单元与所述比较单元的反相输入端电性连接，所述比较模块的第二输入端通过所述第二控制单元与所述比较单元的同相输入端电性连接；
所述切换单元的输入端与所述比较单元的输出端电性连接，用于根据所述比较单元在所述第一预设时间内生成并输出的比较信号，生成并输出比较结果，并根据所述比较单元在所述第二预设时间内生成并输出的比较信号的反相信号，生成并输出所述比较结果。
7.根据权利要求6所述的鉴频电路，其特征在于，所述第一预设时间为所述比较单元生成第奇数个比较信号的时间，所述第二预设时间为所述比较单元生成第偶数个比较信号的时间。
8.根据权利要求1所述的鉴频电路，其特征在于，所述鉴频电路还包括：
稳压模块，连接于所述开关电容模块与所述比较模块的第一输入端的连接处，用于减小所述开关电容模块与所述比较模块的第一输入端的连接处的电压波动。
9.根据权利要求1所述的鉴频电路，其特征在于，所述待校正信号为时钟信号。
10.一种时钟校正电路，其特征在于，所述时钟校正电路包括根据权利要求1-9中任意一项所述的鉴频电路。
11.根据权利要求10所述的时钟校正电路，其特征在于，所述时钟校正电路还包括：
时钟控制电路，其输入端与所述比较模块的输出端电性连接，所述时钟控制电路用于根据所述比较结果生成并输出控制值；以及
时钟发生电路，其控制端与所述时钟控制电路的输出端电性连接，其输出端与所述开关电容模块电性连接，所述时钟发生电路用于根据所述控制值，确定待校正信号的频率，并向所述开关电容模块输出所述待校正信号。
12.根据权利要求11所述的时钟校正电路，其特征在于，所述时钟控制电路包括：
寄存模块，其第一输入端与所述比较模块的输出端电性连接，其第二输入端与所述时钟发生电路的输出端电性连接，所述寄存模块用于根据所述待校正信号将所述比较模块输出的比较结果数字化，并输出数字化后的比较结果；
数字积分模块，其输入端与所述寄存模块的输出端电性连接，其输出端与所述时钟发生电路的控制端电性连接，所述数字积分模块用于根据每一所述数字化后的比较结果，生成累加值，并在所述累加值之和的绝对值大于预设阈值的情况下，生成与所述累加值之和对应的控制值。
13.根据权利要求12所述的时钟校正电路，其特征在于，所述时钟发生电路包括：
时钟产生模块，其控制端与所述数字积分模块的输出端电性连接，所述时钟产生模块用于根据控制值，确定基准时钟信号的频率，输出所述基准时钟信号；
除频模块，其输入端与所述时钟产生模块的输出端电性连接，其输出端与所述开关电容模块电性连接，所述除频模块用于根据预设除数以及所述基准时钟信号输出所述待校正信号。
14.根据权利要求13所述的时钟校正电路，其特征在于，所述时钟校正电路还包括关系确定模块，以及信号控制模块；其中，所述关系确定模块与所述信号控制模块电性连接；
所述关系确定模块用于在所述待校正信号完成校正，且所述除频模块的预设除数发生改变的情况下，根据所述数字积分模块输出的控制值的变化值，确定数值对应关系；其中，所述数值对应关系为所述预设除数的变化值与所述控制值的变化值的对应关系；
所述信号控制模块用于根据所述数值对应关系，以及所述除频模块的当前预设除数，确定所述数字积分模块当前输出的控制值。
15.一种芯片，其特征在于，所述芯片包括：根据权利要求10至14中任意一项所述的时钟校正电路。
16.一种信息处理装置，其特征在于，所述信息处理装置包括：根据权利要求15所述芯片。
17.根据权利要求16所述的信息处理装置，其特征在于，所述信息处理装置应用于智能型手机、智能型电视、智能型手表、智能手环、平板电脑、桌上型电脑、工业电脑、笔记本型电脑、一体式电脑、门禁装置、无线网络设备，以及无线电脑周边产品所组成群组中的至少一种电子装置。
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