JPS62243414A - 発振回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、自動車用、又は、その他の各種システムに高
精度の発振周波数を供給するＩＣ，ＬＳＩの発振回路に
関する。

［従来技術］ 従来、各種システムの制御動作の基準とするために、ク
ロック等の基準周波数波が用いられている。該基準周波
数波の発振は、抵抗とコンデンサとを用いて発振を行な
う１端子ＯＲ発振回路等で行なわれている。該１端子Ｏ
Ｒ発振回路では、第４図に示すように、接地電位（ＯＶ
）〜電源電圧Ｖｄｄ間に上限基準電圧ＳＵと下限基準電
圧ＳＤからなる２閾値を抵抗等で設定して、該基準電圧
ＳＵ、ＳＤ間でコンデンサに蓄えられる電荷の充放電を
繰り返すことで、発振が行なわれる。すなわち、時点Ｔ
Ｓ〜時点ｌｕ間は上記コンデンサに充電が行なわれ、時
点Ｔｕ〜時点Ｔｇ間は上記コンデンサに蓄えられた電荷
が抵抗とスイッチング素子を介して放電される。該時点
Ｔｕ〜時点Ｔｇに行なわれる放電の時間は、上記抵抗と
スイッチング素子（例えばＮＣｈＭＯＳトランジスタ）
の定数、特性等で定められる。そして、該充放電が交互
に繰り返される。

［発明が解決しようとする問題点］ しかしながら、上記の時点ＴＵ〜時点ＴＯの放電時間は
、上記放電を行なう抵抗とスイッチング素子およびコン
デンサの定数の精度、温度特性、および、応答性等で変
動する。このため、発振周波数が上記放電時間の変動に
ともなって変動する。

すなわち、スイッチング素子および抵抗等からなる放電
回路の抵抗が変動することで、放電波形の傾きが変動す
る。そして、周波数特性が変動することで、放電波形の
過渡状態が変動する。さらに、放電から充電に切り替え
られる時の応答性が変動することで、時点Ｔｄ〜時点Ｔ
ｓ２間に示すように、下限基準電圧ＳＤの下に放電波形
がアンダーシュートしている時間が変動する。

したがって、従来は、上記放電波形の傾き、過渡状態、
および、アンダーシュートの変化が個体差、又は、温度
の上下動で発生して、発振周波数が変動していた。

本発明は、上記発振周波数の変動を少なくして精度の高
い発振周波数波が得られる発振回路の提供を目的とする
。

［問題点を解決するための手段］ 上記の問題点を解決して本発明の目的を達成する手段と
して、本発明は、 電源から供給される電流の積分値を比較電圧として出力
する比較電圧積分手段と、 上限基準電圧を設定する上限基準電圧設定手段と、 下限基準電圧を設定′する下限基準電圧設定手段と、 上記上限基準電圧又は上記主眼基準電圧のいずれかを基
準電圧として出力する切替手段と、上記比較電圧が上記
基準電圧より大きいか否かを比較して、大きい場合には
比較電圧高レベル信号を、一方、大きくない場合には比
較電圧低レベル信号を出力する比較手段と、 上記比較電圧積分手段の積分値を減少させる比較電圧減
少手段と、 を備え、 上記切替手段は、上記比較電圧高レベル信号を入力して
いる間下限基準電圧を出力し、一方、上記比較電圧低レ
ベル信号を入力している間上限基準電圧を出力し、 上記比較電圧減少手段は、上記比較電圧高レベル信号を
入力している間上記積分値を減少させる発振回路におい
て、 上記下限基準電圧設定手段が設定する下限基準電圧は、
上記積分値が最低値の場合に出力する比較電圧より僅か
に上限基準電圧側であり、上記比較電圧減少手段は、積
分値を最高値から最低値まで１μｓ以下で減少させるこ
とを特徴とする発振回路を要旨とする。

［作用］ 本発明では、比較電圧積分手段から電流の積分値に対応
した値として出力される比較電圧と、切替手段から出力
される上限基準電圧設定手段又は下限基準電圧設定手段
にて設定された基準電圧とを、比較手段にて比較する。

上記下限基準電圧設定手段が設定する基準電圧は、上記
積分値の最低値に対応する比較電圧より僅かに上限基準
電圧側である。該比較手段からは、比較結果が比較電圧
の方が大きいとされた場合には、比較電圧高レベル信号
が出力される。一方、比較電圧の方が大きくないとされ
た場合には、比較電圧低レベル信号が出力される。上記
比較電圧の基準にされる積分値は、上記比較電圧高レベ
ル信号が出力された時に、最高値から比較電圧減少手段
にて上記積分値の最低値まで１μｓ以下で減少する。

したがって、この積分値の減少が急速であり、つまり、
該積分値の減少時間が増加時間に比べて極めて短いため
、該減少時間が変動した場合に、発振周波数に与える影
響が小さくなる。この結果、発振周波数の精度が電源か
ら供給される電流の積分値、例えばコンデンサに蓄えら
れる電荷量で定まる。

［実施例］ 本発明の発振回路の一実施例を第１図〜第３図に示す。

該第１図は本実施例の回路図、第２図は第１図の基準電
圧設定手段Ｂの構成図、第３図は本実施例の動作を示す
グラフである。第１図では、比較電圧積分手段Ａとモジ
ュールＦが示されている。該モジュールＦには、上限基
準電圧ＳＵおよび下限基準電圧ＳＤを設定する基準電圧
設定手段Ｂ、切替手段Ｃ１比較手段Ｄ１および、比較電
圧減少手段Ｅが示されている。

上記比較電圧積分手段Ａは、抵抗値がＲＯの抵抗ＡＲＯ
、および、静電容量がＣＯのコンデンサＡＣｏ等で構成
されている。上記抵抗ＡＲＯとコンデンサＡＣＯとは直
列に接続されていて、抵抗ＡＲＯの一端には電源電圧Ｖ
ｄｄが加えられ、コンデンサＡＣＯの一端は接地されて
いる。そして、上記抵抗ＡＲｏと上記コンデンサＡＣＯ
の連結す点から比較電圧ＶＣが上記モジュールＦの入力
端子Ｇに出力されている。

基準電圧設定手段Ｂは、抵抗値Ｒ１の抵抗ＢＲ１、抵抗
値Ｒ２の抵抗ＢＲ２、および、抵抗値Ｒ３の抵抗ＢＲ３
が直列に連結されている。上記ＢＲ１の一端には電源電
圧Ｖｄｄが加えられ上記抵抗ＢＲ３の一端は接地されて
いる。そして、上記抵抗ＢＲＩの他端と上記抵抗ＢＲ２
の一端の連結Ｃ点から上限基準電圧ＳＵが、上記抵抗Ｂ
Ｒ２の他端と上記抵抗ＢＲ３の他端の連結ｄ点から下限
基準電圧ＳＤが得られる。

上記上限基準電圧ＳＵは、Ｖｄｄ／２　　（Ｖ）に設定
される。すなわち、該ＳＵは、 の式にて示される。

上記下限基準電圧ＳＤは、０．２Ｖに設定される。

すなわち、該ＳＤは、 の式にて示される。

該基準電圧設定手段ＢのＩＣ基板上の構成を第２図に示
す。咳図に示される基準電圧設定手段Ｂは、シート抵抗
値が数１００にΩのＰ　拡散抵抗ＢＳ、および、該抵抗
ＢＳとコンタクトＢＣＯを介して連結される４本のアル
ミニウム導線ＢＡＬＴで構成されている。

上記切替手段Ｃは、第１図に示すように、交互にＥオン
」するアナログスイッチＣ８Ａ、Ｏ８８等から構成され
ている。上記アナログスイッチＣ８Ａは、上記比較手段
りの出力が高レベルになっている間「オンコして、上記
上限基準電圧ＳＵを上記比較手段りに加える。すなわち
、該アナログスイッチＣ８Ａは、上記比較手段りの高レ
ベル出力をインバータＣＩＡおよび、インバータＣＩＢ
を介して受けてＥオン」する。上記アナログスイッチＣ
３Ｂは、上記比較手段りの出力が低レベルになっている
間「オン」して、上記下限基準電圧ＳＤを上記比較手段
りに加える。すなわち、該アナログスイッチＣ８Ｂは、
上記比較手段りの低レベル出力をインバータＣＩＡを介
して受けて「オン」する。

上記比較手段りは、Ｐ　ｃｈＭ　ＯＳ入力タイプで、か
つ、同相入力電圧範囲が（ＯＶ−α）〜（Ｖｄｄ−β）
のコンパレータＤＣである。上記α、βは、定数、又は
、関数値である。該コンパレータＤＣのプラス入力端子
ＤＰには、上記切替手段Ｃから基準電圧Ｓが加えられる
。上記コンパレータＤＣのマイナス入力端子ＤＮには、
上記比較電圧積分手段Ａが出力する比較電圧ＶＣが加え
られる。上記コンパレータＤＣの出力端子ＤＯＵＴは、
上記比較電圧ＶＣが上記基準電圧Ｓを越えている間低レ
ベルになる。

上記比較電圧減少手段Ｅは、ＮｃｈＭＯＳトランジスタ
ＥＴ等で構成されている。該トランジスタＥＴは、上記
比較手段りの出力が低レベルになっでいる間「オン」す
る。そして、上記比較電圧ＶＣを０．０５Ｖ以下にする
。

次に、本実施例の動作を第３図を用いて説明す　　゛る
。第３図において、時点１０〜時点Ｔ１は、比較電圧減
少手段Ｅが「オフ」状態であって、比較電圧積分手段Ａ
のコンデンサＡＣＯに電荷が充電されて、該コンデンサ
ＡＣＯの両端の電圧が上昇している期間である。つまり
、比較電圧ＶＣは、時点ＴＯに上記トランジスタＥＴの
順方向ドロップ電圧ＶｆＤ（Ｖｆ口〜ＯＶ）から上昇を
開始して、時点Ｔ１で上限基準電圧ＳＵに達する。上記
充電時間ｔｏ、つまり、時点１０〜時点Ｔ１の時間は、
ｔｏｘ−ＣＩ　−Ｒｏ　−ｌｎ堕（Ｓ）の式で示される
。

時点１１〜時点Ｔ３は、比較電圧減少手段Ｅが「オン」
状態であって、上記コンデンサＡＣｏに蓄えられた電荷
が０．１μｓで放電される期間である。つまり、比較電
圧ＶＣが上限基準電圧ＳＵを越えた時点Ｔ１で、比較電
圧減少手段ＥがコンデンサＡＣＯの電荷を放電し、かつ
、切替手段Ｃが基準電圧Ｓを下限基準電圧ＳＤに切り替
える。

そして、時点Ｔ２で比較電圧ＶＣが下限基準電圧ＳＤ以
下になる。この結果、時点Ｔ２にて、比較手段りの出力
が高レベルになる。そしてく切替手段Ｃが出力する基準
電圧Ｓが上限基準電圧ＳＵに切り替えられ、かつ、比較
電圧減少手段Ｅが「オフ」になる。上記時点Ｔ３は、上
記比較電圧ＳがトランジスタＥＴの順方向ドロップ電圧
ＶｆＤになる時点である。該時点Ｔ３と上記時点Ｔ２と
の時間は、応答遅れ時間である。そして、該時点Ｔ３に
て上記比較電圧Ｓは、上限基準電圧ＳＵに向って上昇す
る。

以上の充電および放電が繰り返されることで、上記比較
手段りから矩形の発振が行なわれる。上記発振周波数ｆ
ｏｓは、 ｆｏｓタ　　１ ｔＯ＋ｔｌ の式で示される。

以上の本実施例では、比較電圧積分手段Ａからコンデン
サＡＣＯの電荷に対応した値として出力される比較電圧
ＶＣと、切替手段Ｃから出力される上記上限基準電圧Ｓ
Ｕ又は下限基準電圧ＳＤとを、比較手段りで比較する。

上記下限基準電圧ＳＤは、比較電圧減少手段Ｅの順方向
ドロップ電圧ＶｆＤ（〜ＯＶ）より僅かに大きい０．２
Ｖに設定される。該比較手段りの出力は、比較電圧ＶＣ
が基準電圧Ｓより大きい場合には低レベルになり、一方
、比較電圧ＶＣが基準電圧Ｓより大きくない場合には高
レベルになる。そして、上記比較手段りの出力が高レベ
ルになっている間は、上記比較手段りに基準電圧Ｓとし
て上限基準電圧ＳＵが入力し、かつ、比較電圧積分手段
Ａが出力する比較電圧が大きくなる。一方、上記比較手
段りの出力が低レベルになっている間は、上記比較手段
りに基準電圧Ｓとして下限基準電圧ＳＤが入力し、かつ
、比較電圧減少手段Ｅが比較電圧ＶＣを０．１μｓで順
方向ドロップ電圧ＶｆｋｏＶまで減少させる。

したがって、上記比較電圧ＶＣが上限基準電圧ＳＵより
大きくなった時点から０．１μｓで約ＯＶまで減少する
。この結果、発振周波数ｆｏｓが数１０ＫＨ２以下では
、比較電圧ＶＣの減少時間（放電時間）が増加する時間
（充電時間）に比べて極めて短い（１／数１００）ので
、該発振周波数ｆｏｓの精度は比較電圧ＶＣの充電時間
で定まることになる。つまり、温度の上下動等で減少時
間が変動した場合にも、発振周波数ｆｏｓ自体にほとん
ど影響を与えない。そのうえ、下限基準電圧ＳＤが順方
方向ドロップ電圧Ｖ　ｆＤｚｏ　Ｖより僅かに大きい０
．２Ｖに設定されていることから比較電圧ＶＣのアンダ
ーシュートが少なくなる。この結果、アンダーシュート
が小さくなるので、該アンダーシュートの変動を原因と
する比較電圧ＶＣの増加時間の変動がなくなる。

以上に説明したように、本実施例を用いることで、発振
周波数ｆｏｓの精度が比較電圧ＶＣの増加時の特性で定
められる。この結果、比較電圧ＶＣの放電特性を定める
比較電圧減少手段Ｅ、および、切替手段Ｃ等の精度を高
精度にしなくても、正確でかつ精度の高い発振回路の提
供ができる。さらに、上記放電および切替を行なうモジ
ュールＦをＩＣにできる。したがって、生産性が高くな
り、かつ、生産コストが低くなる。

次に、上記各手段の他の例を示す。

（Ａ−１＞　　上記比較電圧積分手段ＡのコンデンサＡ
Ｃｏに充電される電流は、抵抗ＡＲＯを介さずに定電流
源から直接供給しても良い。

（Ａ−２）　　該比較電圧積分手段Ａに供給する電源は
、電源電圧Ｖｄｄ以外に別電源を用いることができる。

（Ｂ−１＞　　上記基準電圧設定手段Ｂは、Ｐ−１Ｎ　
等の拡散抵抗、又は、ポリシリコン抵抗で構成してもよ
い。該ポリシリコン抵抗を用いることで、電圧特性およ
び温度特性が良い基準電圧Ｓが得られる。

（Ｂ−２＞　　上記基準電圧設定手段Ｂの抵抗ＢＲ１、
ＢＲ２、ＢＲ３は、複数個の抵抗を組み合わせて構成し
てもよい。上記基準電圧Ｓは、上記抵抗を用いる手段以
外に、トランジスタ、ダイオード等で構成する回路で得
ても良い。たとえば、抵抗に代えてディプレッショント
ランジスタを用いる。そして、下限基準電圧ＳＤをトラ
ンジスタの閾値電圧で発生させる。

（Ｂ−３＞　　上記上限基準電圧ＳＵは、Ｖ　ｄｄ／２
に限定してもよく、コンパレータＤＣの同相入力電圧の
範囲内（例えば２Ｖｄｄ／３．ＩＶｄｄ／４等）で定め
てもよい。

（Ｂ−４＞　　上記下限基準電圧ＳＤは、０．２■に限
定してもよく、モジュールＦの応答時間を考慮してトラ
ンジスタＥＴの順方向ドロップ電圧ＶｆＤまで安定して
減少する電圧に定めてもよい。

（Ｂ−５＞　　上記基準電圧Ｓ　（ＳＬＪ、　ＳＤ）の
基準となる接地電位は仮想接地電位にしてもよい。

（Ｂ−６＞　　上記基準電圧Ｓ　（ＳＵ、ＳＤ）は、他
の電源から得てもよい。

（Ｃ−１＞　　上記切替手段Ｃは、高レベル信号が入力
した場合にＦオン」する例であるが、これにこだわる必
要はなく、入力信号の論理が逆の場合には、低レベル信
号が入力した場合に「オン」するアナログスイッチを用
いることができる。

（Ｃ−２）　　上記アナログスイッチＣ８Ａ、Ｃ８Ｂへ
の入力信号の論理を設定するインバータＣＩＡ、ＣＩＢ
は、省略、または、追加してもよく、さらｋ、シュミッ
ト・トリガ回路を用いてもよい。

（Ｃ−３）　　上記インバータＣＩＡ、ＣＩＢにディレ
ー回路を追加することで、比較電圧ＶＣの減少時間を制
御できる。

（Ｄ−１＞　　上記比較手段りは、コンパレータＤＣを
１個のみ用いてもよく複数のコンパレータで構成しても
よい。

（Ｄ−２＞　　該コンパレータをシュミット・トリガ回
路に変更してもよい。該シュミット・トリガ回路では、
高レベル入力閾値電圧のバラツキを小さくすることで、
発振周波数の精度が高くなる。

（Ｄ−３＞　　上記コンパレータＤＣのオフセット入力
電圧のバラツキを小さくすることで、発振周波数の精度
がより高くなる。

（Ｅ−１＞　　上記比較電圧減少手段Ｅは、スイッチン
グを行なうためにトランジスタＥＴを用いているが、ア
ナログスイッチに変更してもよい。

（Ｅ−２）　　上記トランジスタＥＴは、比較電圧ＶＣ
を減少しない場合には完全「オフ」してもよいが、「ハ
ーフオン」、又は、定電源を並列に接続しかつ「ハーフ
オン」しても良い。

（Ｆ−１）　　上記モジュールＦでは、各手段Ｂ〜Ｅが
ＩＣ内蔵化されるが、該モジュールＦ内の各手段Ｂ−Ｅ
、又は、上記比較電圧積分手段Ａを必要に応じて該モジ
ュールＦの外付又は内蔵にしても良い。

［発明の効果］ 本発明では、比較電圧積分手段から電流の積分値に対応
した値として出力される比較電圧と、切替手段から出力
される上限基準電圧設定手段又は下限基準電圧設定手段
にて設定された基準電圧とを、比較手段で比較する。上
記下限基準電圧設定手段が設定する基準電圧は、上記積
分値の最低値に対応する比較電圧より僅かに上限基準電
圧側である。該比較手段からは、比較結果が比較電圧の
方が大きいとされた場合には、比較電圧高レベル信号が
出力される。一方、比較電圧の方が大きくないとされた
場合には、比較電圧低レベル信号が出力される。上記比
較電圧の基準にされる積分値は、上記比較電圧高レベル
信号が出力された時に、比較電圧減少手段にて上記積分
値の最低値まで１μｓ以下で減少する。

したがって、この積分値の減少が急速であることから、
該積分値の減少時間が増加時間に比べて極めて短いため
、該減少時間が変動した場合に、発振周波数に与える影
響が小さくなる。この結果、発振周波数の精度が電源か
ら供給される電流の積分値、例えばコンデンサに蓄えら
れる電荷量で定まる。

以上の本発明により、充電特性に影響を与える、例えば
比較電圧積分手段の精度を所定に保つことで所定の精度
の発振を行なうことができる。したがって、上記たとえ
ば上記比較電圧積分手段以外をＩＣ，ＬＳＩ等のモジュ
ール化できるので、安価で、かつ、生産性高い発振回路
の提供ができる。

【図面の簡単な説明】

第１図は本発明の発振回路の一実施例の回路図、第２図
は同実施例の部分構成図、第３図は同実施例の動作を示
すグラフ、第４図は従来例の動作を示すグラフである。 Ａ・・・比較電圧積分手段 Ｂ・・・基準電圧設定手段 Ｃ・・・切替手段 Ｄ・・・比較手段 Ｅ・・・比較電圧減少手段 Ｆ・・・モジュール

Claims (1)

1. 【特許請求の範囲】 電源から供給される電流の積分値を比較電圧として出力
   する比較電圧積分手段と、 上限基準電圧を設定する上限基準電圧設定手段と、 下限基準電圧を設定する下限基準電圧設定手段と、 上記上限基準電圧又は上記下限基準電圧のいずれかを基
   準電圧として出力する切替手段と、上記比較電圧が上記
   基準電圧より大きいか否かを比較して、大きい場合には
   比較電圧高レベル信号を、一方、大きくない場合には比
   較電圧低レベル信号を出力する比較手段と、 上記比較電圧積分手段の積分値を減少させる比較電圧減
   少手段と、 を備え、 上記切替手段は、上記比較電圧高レベル信号を入力して
   いる間下限基準電圧を出力し、一方、上記比較電圧低レ
   ベル信号を入力している間上限基準電圧を出力し、 上記比較電圧減少手段は、上記比較電圧高レベル信号を
   入力している間上記積分値を減少させる発振回路におい
   て、 上記下限基準電圧設定手段が設定する下限基準電圧は、
   上記積分値が最低値の場合に出力する比較電圧より僅か
   に上限基準電圧側であり、 上記比較電圧減少手段は、積分値を最高値から最低値ま
   で１μｓ以下で減少させることを特徴とする発振回路。