KR20100010497A - 발진 검출 회로 - Google Patents

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KR20100010497A
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KR1020090066795A
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고이치 후쿠시마
에이이치 하세가와
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세이코 엔피시 가부시키가이샤
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Abstract

본 발명의 발진 검출 회로는 발진 회로의 발진 출력이 입력되는 바이폴라 트랜지스터에 의한 차동 회로와, 이 차동 회로의 출력단에 접속되어 출력단의 전위에 따라 충전 또는 방전을 행하는 용량 소자와, 이 용량 소자의 전위에 기초하여 발진 신호단의 원하는 발진 상태를 검출하는 검출 회로를 갖는다.
수정 진동자, 발진 신호, 발진 회로, 바이폴라 트랜지스터, 기준전압원, 입력단자, 출력단, 차동 회로, 용량 소자, 검출 회로, 발진 검출 회로

Description

발진 검출 회로{OSCILLATION DETECTING CIRCUIT}
본 발명은 발진 회로에서의 발진 출력의 진폭이 원하는 값 이상으로 된 것을 검출하기 위한 발진 검출 회로에 관한 것이다.
종래, CMOS 인버터 등으로 이루어지는 반전 증폭 회로의 입출력 간에 압전 진동자를 접속하여 사용하는 발진 회로에 있어서, 이 발진 회로의 발진 상태를 검출하는 것으로서, 일본 특허 제3564976호 공보에 개시된 발진 검출 회로가 알려져 있다. 그리고, 당해 특허공보에 기재된 발진 검출 회로는, 기준전압을 입력으로 하는 제 1 입력단자와 발진 출력을 입력으로 하는 제 2 입력단자를 갖는 CMOS 회로로 구성된 차동 증폭기와, 차동 증폭기에 흐르는 전류를 제한하는 전류 제한 수단과, 차동 증폭기의 출력에 따라 용량 소자의 충전 또는 방전을 제어하는 제어 회로를 갖고, 용량 소자의 전위에 기초하여 발진 출력의 원하는 상태를 검출하는 것이다.
그러나, 상기 특허공보에 기재된 발진 검출 회로는, 모두 CMOS 회로에 의해 구성되어 있기 때문에, 높은 주파수의 발진 출력이 요구되는 발진 회로에서는 최선의 구성이라고는 하기 어렵다. 즉, 지금까지 수정 발진용의 IC는 칩 사이즈의 소 형화 및 저소비전류의 요구에 부응하기 위하여 CMOS 회로로 개발되어 왔지만, 발진 주파수가 높아짐에 따라, 압전 진동자로서 사용되는 수정에 흘릴 수 있는 전력(수정전력)이 제한되게 되었다. 그리고, 그 대책으로서 CMOS에서는 Rd(출력저항) 내장 발진 회로 등의 개량이 시도 되었다(예를 들면, 일본 특허 제2535802호 공보). 그리고, 향후의 발진 회로에서의 더 한층의 저전력의 요구에 부응하기 위하여, 바이폴라 트랜지스터를 사용한 회로의 채용이 필요하게 되었다. 바이폴라 발진 회로는 그 구조상, 전력이 흐르기 어렵다고 하는 특징을 가지고 있다.
또, 바이폴라 트랜지스터를 사용한 발진 검출 회로로서, 종래, 본원 발명자들이 개발한 회로가 알려지고 있으며, 그 구성을 도 8에 도시한다. 발진 검출 회로는 NPN 바이폴라 트랜지스터(6)의 베이스를 원하는 전위로 바이어스 하기 위한 전원-접지 간에 직렬로 접속된 저항(3) 및 저항(4)과, NPN 바이폴라 트랜지스터(6)의 컬렉터를 원하는 전위로 바이어스 하기 위한 저항(5)과, NPN 바이폴라 트랜지스터(6)의 컬렉터에 접속된 충방전용의 용량 소자(7)와, 용량 소자(7)의 전위에 기초하여 발진 출력의 원하는 상태를 검출하는 CMOS 인버터(8)로 구성된다.
이러한 회로 구성에 의하면, 이상적인 동작에서는, 발진 개시 시에 발진 출력의 진폭(전압값)이, 설정된 원하는 값 이하인 경우에는, NPN 바이폴라 트랜지스터(6)의 베이스 전위는 컬렉터 전류를 흘릴 때까지는 이르지 못한다. 그 후, 이 진폭이 원하는 값 이상으로 된 경우에는, NPN 바이폴라 트랜지스터(6)의 컬렉터 전류는 흐르고, 그것에 의해 용량 소자(7)는 방전되고, CMOS 인버터(8)의 출력은 반전하고 발진을 검출한 신호(Vout)를 출력한다.
그러나, 바이폴라 트랜지스터를 사용했다고 해도 도 8에 도시하는 바와 같은 회로에서는, 다음과 같은 과제가 존재한다. 즉, NPN-바이폴라 트랜지스터(6) 자신의 리크 전류가 원인으로 발진 검출 회로 전체로서 오동작이 생기는 경우가 있다.
상세하게는, NPN 바이폴라 트랜지스터(6) 자신에 리크 전류가 없으면, 발진 출력의 진폭이 원하는 값 이하인 경우에는, NPN 바이폴라 트랜지스터(6)는 오프되고, 용량 소자(7)는 저항(5)의 전압 강하분으로 정해지는 특정 전위가 유지된다. 이에 반해, 리크 전류가 있는 경우에는, NPN 바이폴라 트랜지스터(6)를 경유하여 용량 소자(7)는 서서히 방전되고, 그 전위는 의도하지 않고 저하되어 간다. 그리고, 이 용량 소자(7)의 전위저하가 원인으로, 발진 출력의 진폭이 원하는 값 이상으로 되지 않는 동안에, CMOS 인버터(8)의 출력이 반전되고, 발진을 검출한 신호를 출력하는 것과 같은 일이 생겨 버린다.
본 발명은, 이러한 문제점을 해결하기 위한 것으로, 발진 출력의 진폭이 원하는 값 이상의 크기로 된 것을 검출하기 위한 발진 검출 회로에 있어서, 더 한층의 저전력의 요구에 답하기 위하여 바이폴라 트랜지스터를 사용하는 것을 가능하게 하고, 그리고, 리크 전류에 의한 오동작의 발생을 없앤 발진 검출 회로를 제공하는 것을 목적으로 한다.
이 목적을 달성하기 위하여, 본 발명의 발진 검출 회로는, 수정 진동하기 위 해 접속되고, 발진 신호를 출력하는 발진 회로와, 복수의 바이폴라 트랜지스터에 의해 구성되고, 기준전압원에 접속된 제 1 입력단자와 상기 발진 회로의 출력단에 접속된 제 2 입력단자를 갖고, 양 단자 간의 전위의 비교결과에 기초하는 전압을 출력하는 차동 회로와, 이 차동 회로의 출력단에 접속되고 상기 출력단의 전위에 따라 충전 또는 방전을 행하는 용량 소자와, 이 용량 소자의 전위에 기초하여 상기 발진 신호가 원하는 상태에 있는 것, 예를 들면 발진 신호의 진폭이 원하는 값에 도달한 것을 검출하는 검출 회로를 구비한 것을 특징으로 한다.
본 발명의 발진 검출 회로의 보다 구체적인 구성으로서는, 다음과 같은 구성이 있다.
상기 차동 회로에서의 상기 제 2 입력단자는, 상기 발진 회로로부터의 발진 신호가 없을 때 및 발진 초기 상태에서는, 상기 제 1 입력단자에 입력되는 기준전압보다도 낮은 전압으로 바이어스되고, 상기 차동 회로의 출력 전위는 고레벨인 구성.
또, 상기 차동 회로에서의 상기 제 2 입력단자는, 상기 발진 회로로부터의 발진 신호가 없을 때 및 발진 초기 상태에서는, 상기 제 1 입력단자에 입력되는 기준전압보다도 높은 전압으로 바이어스 되고, 상기 차동 회로의 출력전위는 저레벨인 구성.
또, 상기 차동 회로는 차동부와 반전부를 갖고, 차동부는 상기 제 1 및 제 2 단자 간의 전위의 비교결과에 기초하는 출력전위를 생성하고, 반전부는 전원 간에 직렬 접속된 바이폴라 트랜지스터와 저항 소자를 구비하고 상기 차동부 출력의 반 전 전위를 생성하는 구성.
또한, 상기 검출 회로는 슈미트 회로로 이루어지는 구성.
본 발명의 발진 검출 회로에 의하면, 발진 개시 시의 소진폭시에 있어서의 용량 소자의 전위 변화를 억제할 수 있다. 이것에 의해, 발진 신호단이 원하는 발진 상태에 도달하지 않은 타이밍에서의 잘못된 검출을 막는 것이 가능하게 된다.
(발명의 실시형태)
이하, 본 발명의 적합한 제 1 실시형태에 대하여, 도 1∼도 3을 참조하여 설명한다.
발진 검출 회로는, 발진 회로(11)의 발진 출력(Vosc)이 입력되고, 이 입력과 기준전압을 비교하고, 그 결과에 기초하는 전압을 출력하는 차동 회로와, 차동 회로의 출력에 따라 충전 또는 방전을 행하는 용량 소자(20)와, 용량 소자(20)의 전위 변화에 기초하여 원하는 발진 상태를 검출하고, 그 결과를 Vout으로서 출력하는 검출 회로(21)로 구성되어 있다.
구체적으로는, 차동 회로는, 고전위측 전원(Vdd) 및 저전위측 전원(Vss)의 전원 간의 전류로 내에서 직렬접속된 PNP 바이폴라 트랜지스터(15) 및 NPN 바이폴라 트랜지스터(17)와, 마찬가지로 전원간의 전류로 내에서, 직렬접속된 PNP 바이폴라 트랜지스터(16) 및 NPN 바이폴라 트랜지스터(18)를 갖고, NPN 바이폴라 트랜지스터(17) 및 NPN 바이폴라 트랜지스터(18)의 양 에미터는 공통 접속되어 정전류 원(19)에 접속된다. 또, PNP 바이폴라 트랜지스터(15) 및 PNP 바이폴라 트랜지스터(16)의 양 베이스는 공통 접속됨과 아울러, 이 공통 접속점은 PNP 바이폴라 트랜지스터(15)의 컬렉터에 접속된다.
그리고, NPN 바이폴라 트랜지스터(17)의 베이스에는, 전원 간에 직렬접속된 저항 소자(13 및 14)에 의해 생성되는 기준전압(Vref)이 입력되고, NPN 바이폴라 트랜지스터(18)의 베이스에는 발진 회로(11)의 발진 출력전압(Vosc)이 입력된다. 또, 발진 회로(11)로부터의 발진 신호가 없을 때는, 저항 소자(23) 및 저항 소자(24)의 분압비에 의해, 기준전압(Vref)보다도 낮은 전압으로 NPN 바이폴라 트랜지스터(18)의 베이스는 바이어스되어 있다. 이것에 의해, 트랜지스터(17, 18)의 베이스에 인가되는 양 입력전압에 의한 차동이 구성된다.
차동 회로의 출력은, NPN 바이폴라 트랜지스터(18)의 컬렉터측으로부터 취출되고, 그 출력전압에 따라 용량 소자(20)는 충전 또는 방전이 행해지고, 용량 소자(20)의 전위 변화(방전의 결과)에 기초하여 검출 회로(21)는 원하는 발진 상태에 있는 것을 검출한다. 검출 회로(21)는, 예를 들면, CMOS 인버터로 구성된다.
다음에 도 1 중에 나타낸 발진 회로(11)의 구성을 도 3의 회로도를 사용하여 설명한다. 동 도면에 도시하는 구성은 전형적인 콜피츠형 발진 회로의 1예로, 그 사용형태에 따라 여러 변경이 가해진다. 발진 회로는 컬렉터가 부하저항(106)을 통하여 고전위측 전원(Vdd)에 접속되고, 에미터가 저항 소자(107)를 통하여 저전위측 전원(Vss)에 접속된 발진용 바이폴라 트랜지스터(103)와, 그 베이스와 저전위측 전원(Vss) 사이에 접속된 수정 진동자(100)와, 발진용 바이폴라 트랜지스터(103)의 베이스에 바이어스를 주기 위한 직렬접속된 저항 소자(104 및 105)를 가지고 있다. 또, 수정 진동자(100)의 양단의 신호를 직렬접속된 용량 소자(101 및 102)로 분압하고 있고, 그 접속점과 바이폴라 트랜지스터(103)의 에미터가 접속된다.
그리고, 발진용 바이폴라 트랜지스터(103)의 컬렉터측으로부터 출력되는 발진 신호는, 용량 소자(108)를 통하여, 발진 출력(Vosc)으로서 다음 단계의 회로(도 1에 도시한 발진 검출 회로)에 제공된다. 이 발진 회로에서는, 용량 소자(108)를 통하여 발진 출력을 취출하고 있는데, 발진 출력의 바이어스가 안정되어 있으면, 이 용량 소자(108)는 없어도 된다.
다음에 도 2를 참조하여 상기의 제 1 실시형태에 따른 발진 검출 회로의 동작을 설명한다. 도 2는 각 노드의 전압의 변화를 도시하는 파형도로, (a)는 노드 a, (b)는 노드 b, (c)는 노드 c의 상태를 각각 도시하고 있다.
발진 회로(11)에서 발진이 개시하면, 노드 a(=Vout)의 발진 파형의 진폭(전압 레벨)은 서서히 커지고, 소정 시간의 경과에 의해, 그 진폭이, 기준전압으로 설정되는 임계값(Vref)을 초과하면, NPN 바이폴라 트랜지스터(18)가 온 되고, 노드 b의 전위를 하강시킨다(도 2(b) 참조). 즉, 일단이 전원에 접속되어 있음으로써 충전상태였던 용량 소자(20)의 전위를, NPN 바이폴라 트랜지스터(18)에 컬렉터 전류를 흘림으로써 방전시킨다.
그리고, 용량 소자(20)의 유지 전위가, 검출 회로(21)(CMOS 인버터)의 반전 임계값의 레벨(Vth-inv)에 달하면, 접지 레벨(Vss)이었던 검출 회로의 출력(Vout)을 전원전압 레벨(Vdd)로 변화시킨다(도 2(c) 참조). 이것에 의해, 발진 상태의 검출로 된다.
이와 같이, 바이폴라 트랜지스터에 의한 차동 회로를 사용한 발진 검출 회로를 채용함으로써, 저전력화한 회로구성에서도 리크 전류의 발생을 억제할 수 있어, 발진 신호단이 원하는 발진 상태에 도달하지 않은 타이밍에서의 잘못된 검출을 막는 것이 가능하게 된다.
다음에 본 발명의 제 2 실시형태에 대하여 도 4∼도 5를 참조하여 설명한다. 또한, 도 4의 회로도에서 붙인 참조번호는, 전술의 제 1 실시형태의 구성요건과 대응한 구성요건에 대해서는 동일한 참조번호를 붙이고 있다.
발진 검출 회로는, 발진 회로(11)의 발진 출력(Vosc)이 입력되고, 이 입력과 기준전압(Vref)을 비교하고, 그 결과에 기초하는 전압을 출력하는 차동 회로와, 차동 회로의 출력에 따라 충전 또는 방전을 행하는 용량 소자(20)와, 용량 소자(20)의 전위 변화에 기초하여 원하는 발진 상태를 검출하고, 그 결과를 Vout으로서 출력하는 검출 회로(21)로 구성되어 있다.
차동 회로는 차동부와 반전부로 구성된다. 차동부는, 고전위측 전원(Vdd) 및 저전위측 전원(Vss)의 전원 간의 전류로 내에서 직렬접속된 PNP 바이폴라 트랜지스터(15) 및 NPN 바이폴라 트랜지스터(17)와, 동일하게 전원 간의 전류로 내에서 직렬접속된 PNP 바이폴라 트랜지스터(16) 및 NPN 바이폴라 트랜지스터(18)를 갖고, NPN 바이폴라 트랜지스터(17) 및 NPN 바이폴라 트랜지스터(18)의 양쪽 에미터는 공통 접속되어 정전류원(19)에 접속된다. 또, PNP 바이폴라 트랜지스터(15) 및 PNP 바이폴라 트랜지스터(16)의 양쪽 베이스는 공통 접속됨과 아울러, 이 공통 접속점 은 PNP 바이폴라 트랜지스터(15)의 컬렉터에 접속된다.
그리고, NPN 바이폴라 트랜지스터(17)의 베이스에는, 전원 간에 직렬접속된 저항 소자(13 및 14)에 의해 생성되는 기준전압(Vref)이 입력되고, NPN 바이폴라 트랜지스터(18)의 베이스에는, 발진 회로(11)의 발진 출력전압(Vosc)이 입력된다. 또, 발진 회로로부터의 발진 신호가 없을 때는, 저항 소자(23) 및 저항 소자(24)의 분압비에 의해, 기준전압보다도 낮은 전압으로 NPN 바이폴라 트랜지스터(18)의 베이스는 바이어스 되어 있다. 이것에 의해, 트랜지스터(17, 18)의 베이스에 인가되는 양쪽 입력전압에 의한 차동이 구성되고, 차동부의 출력은 NPN 바이폴라 트랜지스터(18)의 컬렉터측으로부터 취출된다.
반전부는, 고전위측 전원(Vdd) 및 저전위측 전원(Vss)의 전원간의 전류로 내에서 직렬접속된 PNP 바이폴라 트랜지스터(25)와 저항 소자(26)로 구성된다. 그리고, PNP 바이폴라 트랜지스터(25)의 베이스에 차동부의 출력단(NPN 바이폴라 트랜지스터(18)의 컬렉터)이 접속되고, 그 컬렉터의 전위가 후단의 용량 소자(20)의 충방전을 제어하는 출력으로 되어 있다.
용량 소자(20)는 PNP 바이폴라 트랜지스터(25)의 컬렉터 전위에 따라 충전 또는 방전이 행해지고, 용량 소자(20)의 전위 변화(충전의 결과)에 기초하여 검출 회로(21)는 원하는 발진 상태에 있는 것을 검출한다. 검출 회로(21)는, 예를 들면, CMOS 인버터로 구성된다.
도 4 중, 블록으로 나타낸 발진 회로(11)는, 제 1 실시형태와 마찬가지로 도 3의 구성과 동일하며, 여기에서는 설명을 생략한다.
다음에 도 5를 참조하여 제 2 실시형태에 따른 발진 검출 회로의 동작을 설명한다. 도 5는 각 노드의 전압의 변화를 도시하는 파형도로, (a)는 노드 a, (b)는 노드 b, (c)는 노드 c, (d)는 노드 d의 상태를 각각 나타내고 있다.
발진 회로(11)에서 발진이 개시하면, 노드 a(=Vout)의 발진 파형의 진폭(전압 레벨)은 서서히 커지고, 소정 시간의 경과에 따라, 그 진폭이 기준전압으로 설정되는 임계값(Vref)을 초과하면, NPN 바이폴라 트랜지스터(18)가 온 되고, 노드 b의 전위를 하강시킨다(도 5(b) 참조). 즉, PNP 바이폴라 트랜지스터(16)를 통하여 고전위(Vdd)에 접속되어 있던 상태인 노드 b의 전위를, NPN 바이폴라 트랜지스터(18)에 컬렉터 전류를 흘림으로써 저전위측(Vss)으로 시프트 시킨다. 이것에 의해, 그때까지 오프상태였던 PNP 바이폴라 트랜지스터(25)가 온 되고, 노드 c의 전위를 상승시킨다(도 5(c) 참조). 즉, 검출단이 저항 소자(26)를 통하여 저전위측 전원(Vss)에 접속되어 있음으로써 방전 상태였던 용량 소자(20)의 전위를, PNP 바이폴라 트랜지스터(25)에 컬렉터 전류를 흘림으로써 충전시킨다.
그리고, 용량 소자(20)의 유지 전위가, 검출 회로(21)(CMOS 인버터)의 반전 임계값의 레벨(Vth-inv)에 달하면, 고레벨(Vdd)이었던 검출 회로의 출력(Vout)을, 저레벨(Vss)로 변화시킨다(도 5(d) 참조). 이것에 의해, 발진 상태의 검출이 된다.
이와 같이, 바이폴라 트랜지스터에 의한 차동 회로를 사용한 발진 검출 회로를 채용함으로써, 저전력화한 회로 구성에서도 리크 전류의 발생을 억제할 수 있어, 발진 신호단이 원하는 발진 상태에 도달하지 않은 타이밍에서의 잘못된 검출을 막는 것이 가능하게 된다. 또한, 용량 소자(20)의 충방전의 완화시간은 PNP 바이폴라 트랜지스터(25)의 Gm으로 정해지는데, 그 베이스 전위는, 발진 출력이 아니고 차동 회로의 출력으로 결정되므로 설계의 자유도가 향상된다.
다음에, 본 발명의 제 3 실시형태에 대하여 도 6 및 도 7을 참조하여 설명한다. 또한, 도 6의 회로도에서 붙인 참조번호는, 전술의 제 1 및 제 2 실시형태의 구성요건과 대응한 구성요건에 대해서는 동일한 참조번호를 붙이고 있다.
발진 검출 회로는, 발진 회로(11)의 발진 출력(Vosc)이 입력되고, 이 입력과 기준전압을 비교하고, 그 결과에 기초하는 전압을 출력하는 차동 회로와, 차동 회로의 출력에 따라 충전 또는 방전을 행하는 용량 소자(34)와, 용량 소자(34)의 전위 변화에 기초하여 원하는 발진 상태를 검출하고, 그 결과를 Vout으로서 출력하는 검출 회로(21)로 구성되어 있다.
차동 회로는 차동부와 반전부로 구성된다. 차동부는, 고전위측 전원(Vdd) 및 저전위측 전원(Vss)의 전원 간의 전류로 내에서 직렬접속된 PNP 바이폴라 트랜지스터(35) 및 NPN 바이폴라 트랜지스터(37)와, 마찬가지로 전원 간의 전류로 내에서 직렬접속된 PNP 바이폴라 트랜지스터(36) 및 NPN 바이폴라 트랜지스터(38)를 갖고, PNP 바이폴라 트랜지스터(35) 및 PNP 바이폴라 트랜지스터(36)의 양쪽 에미터는 공통 접속되어 정전류원(39)에 접속된다. 또, NPN 바이폴라 트랜지스터(37) 및 NPN 바이폴라 트랜지스터(38)의 양쪽 베이스는 공통 접속됨과 아울러, 이 공통 접속점은 NPN 바이폴라 트랜지스터(37)의 컬렉터에 접속된다.
그리고, PNP 바이폴라 트랜지스터(35)의 베이스에는, 전원 간에 직렬접속된 저항 소자(13 및 14)에 의해 생성되는 기준전압(Vref)이 입력되고, PNP 바이폴라 트랜지스터(36)의 베이스에는, 발진 회로(11)의 발진 출력전압(Vosc)이 입력된다. 또, 발진 회로(11)로부터의 발진 신호가 없을 때는, 저항 소자(23) 및 저항 소자(24)의 분압비에 의해, 기준전압보다도 높은 전압으로 PNP 바이폴라 트랜지스터(36)의 베이스는 바이어스 되어 있다. 이것에 의해, 트랜지스터(35, 36)의 베이스에 인가되는 양쪽 입력전압에 의한 차동이 구성되고, 차동부의 출력은 PNP 바이폴라 트랜지스터(36)의 컬렉터측으로부터 취출된다.
반전부는 고전위측 전원(Vdd) 및 저전위측 전원(Vss)의 전원 간의 전류로 내에서 직렬접속된 저항 소자(32)와 NPN 바이폴라 트랜지스터(33)로 구성된다. 그리고, NPN 바이폴라 트랜지스터(33)의 베이스에 차동부의 출력단(NPN 바이폴라 트랜지스터(36)의 컬렉터)이 접속되고, 그 컬렉터의 전위가 후단의 용량 소자(34)의 충방전을 제어하는 출력으로 되어 있다.
용량 소자(34)는 NPN 바이폴라 트랜지스터(33)의 출력에 따라 충전 또는 방전이 행해지고, 용량 소자(34)의 전위 변화(방전의 결과)에 기초하여 검출 회로(21)는 원하는 발진 상태에 있는 것을 검출한다. 검출 회로(21)는, 예를 들면, CMOS 인버터로부터 구성된다.
도 6 중, 블록으로 나타낸 발진 회로(11)는 제 1 실시형태와 도 3의 구성과 동일하며, 여기에서는 설명을 생략한다.
다음에, 도 7을 참조하여 제 3 실시형태에 따른 발진 검출 회로의 동작을 설명한다. 도 7은 각 노드의 전압의 변화를 나타내는 파형도로, (a)는 노드 a, (b) 는 노드 b, (c)는 노드 c, (d)는 노드 d의 상태를 각각 나타내고 있다.
발진 회로(11)에서 발진이 개시되면, 노드 a(=Vout)의 발진 파형의 진폭(전압 레벨의 변화)은 서서히 커지고, 소정 시간의 경과에 따라, 그 저전위측의 진폭이 기준전압으로 설정되는 임계값(Vref) 이하로 되고, PNP 바이폴라 트랜지스터(36)가 온 되고, 노드 b의 전위를 상승시킨다(도 7(b) 참조). 즉, NPN 바이폴라 트랜지스터(38)를 통하여 저전위측 전원(Vss)에 접속되어 있던 상태인 노드 b의 전위를, PNP 바이폴라 트랜지스터(36)에 컬렉터 전류를 흘림으로써 고전위측(Vdd)으로 시프트 시킨다. 이것에 의해, 그때까지 오프 상태였던 NPN 바이폴라 트랜지스터(33)가 온 되고, 노드 c의 전위를 하강시킨다(도 7(c) 참조). 즉, 검출단이 저항 소자(32)를 통하여 고전위측 전원(Vdd)에 접속되어 있음으로써 충전상태였던 용량 소자(34)의 전위를, NPN 바이폴라 트랜지스터(33)에 컬렉터 전류를 흘림으로써 방전시킨다.
그리고, 용량 소자(34)의 유지 전위가, 검출 회로(21)(CMOS 인버터)의 반전 임계값의 레벨(Vth-inv)에 도달할 때까지 하강하면, 저레벨(Vss)이었던 검출 회로의 출력(Vout)은 고레벨(Vdd)로 변화된다(도 7(d) 참조). 이것에 의해, 발진 상태의 검출이 된다.
이와 같이, 바이폴라 트랜지스터에 의한 차동 회로를 사용한 발진 검출 회로를 채용함으로써, 저전력화한 회로구성에서도 리크 전류의 발생을 억제할 수 있어, 발진 신호단이 원하는 발진 상태에 도달하지 않은 타이밍에서의 잘못된 검출을 막는 것이 가능하게 된다. 또한, 용량 소자(34)의 충방전의 완화시간은 NPN 바이폴 라 트랜지스터(33)의 Gm으로 결정되지만, 그 베이스 전위는 발진 출력이 아니고 차동 회로의 출력으로 결정되므로 설계의 자유도가 향상된다.
상기의 제 1∼제 3 실시형태에서는, 최종적으로 발진 상태의 검출을 행하는 검출 회로(21)를 CMOS 인버터로 구성함으로써 설명했지만, 본 발명은 이것에 한정되는 것은 아니다. 즉, 검출 회로(21)를 슈미트 회로에 의해 구성할 수도 있다.
검출 회로(21)는 그 전단의 용량 소자(20, 34)의 전위가 원하는 값에 도달한 것을 검출하여 출력을 반전시키고 있지만, 발진 초기 상태에서는 용량 소자의 전위는 불안정하여, 전술의 원하는 값 부근에서 불안정한 상태를 반복하면, 그 전위에 추종하여 검출 회로(21)의 출력도 불안정하게 되어 버린다. 검출 회로(21)를 슈미트 회로에 의해 구성함으로써 한번 반전한 검출 회로(21)의 출력은, 그 히스테리시스 특성에 의해, 그 후의 미소한 용량 소자 전위의 변화에는 추종하지 않고, 반전 출력을 유지하기 때문에, 안정한 검출결과를 얻을 수 있다.
도 1은 본 발명의 제 1 실시형태에 따른 발진 검출 회로를 도시하는 회로도.
도 2는 도 1에 도시한 발진 검출 회로의 각 노드에서의 전압 변화를 도시하는 파형도.
도 3은 도 1에 도시한 발진 회로의 구성을 도시하는 회로도.
도 4는 본 발명의 제 2 실시형태에 따른 발진 검출 회로를 도시하는 회로도.
도 5는 도 4에 도시한 발진 검출 회로의 각 노드에서의 전압 변화를 도시하는 파형도.
도 6은 본 발명의 제 3 실시형태에 따른 발진 검출 회로를 도시하는 회로도.
도 7은 도 6에 도시한 발진 검출 회로의 각 노드에서의 전압 변화를 도시하는 파형도.
도 8은 종래기술에 따른 발진 검출 회로를 도시하는 회로도.
(부호의 설명)
1, 11발진 회로 7, 20, 34, 101, 102, 108 용량 소자
3, 4, 5, 13, 14, 23, 24, 26, 32, 104, 105, 106, 107 저항 소자
6, 17, 18, 33, 37, 38 NPN 바이폴라 트랜지스터
15, 16, 25, 35, 36, 103 PNP 바이폴라 트랜지스터
19, 39 정전류원 8, 21 검출 회로
100 수정 진동자

Claims (5)

  1. 외부에 설치되는 수정 진동자에 접속되어 발진 신호를 출력하는 발진 회로와,
    복수의 바이폴라 트랜지스터로 구성되고, 기준전압원에 접속된 제 1 입력단자와 상기 발진 회로의 출력단에 접속된 제 2 입력단자를 갖고, 양쪽 단자 간의 전위의 비교결과에 기초하는 출력을 갖는 차동 회로와,
    상기 차동 회로의 출력단에 접속되고, 그 전위에 따라 충전 또는 방전을 행하는 용량 소자와,
    상기 용량 소자의 전위에 기초하여, 상기 발진 신호가 원하는 상태에 있는 것을 검출하는 검출 회로를 구비한 것을 특징으로 하는 발진 검출 회로.
  2. 제 1 항에 있어서, 상기 차동 회로에서의 상기 제 2 입력단자는, 상기 발진 회로로부터의 발진 신호가 없을 때 및 발진 초기 상태에서는, 상기 제 1 입력단자에 입력되는 기준전압보다도 낮은 전압으로 바이어스 되고, 상기 차동 회로의 출력전위는 고레벨인 것을 특징으로 하는 발진 검출 회로.
  3. 제 1 항에 있어서, 상기 차동 회로에서의 상기 제 2 입력단자는, 상기 발진 회로로부터의 발진 신호가 없을 때 및 발진 초기 상태에서는, 상기 제 1 입력단자에 입력되는 기준전압보다도 높은 전압으로 바이어스 되고, 상기 차동 회로의 출력 전위는 저레벨인 것을 특징으로 하는 발진 검출 회로.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 차동 회로는 상기 제 1 및 제 2 단자 간의 전위의 비교결과에 기초하는 출력전위를 생성하는 차동부와, 전원 사이에 직렬접속된 바이폴라 트랜지스터와 저항 소자를 구비하고 상기 차동부 출력의 반전 전위를 생성하는 반전부를 갖는 것을 특징으로 하는 발진 검출 회로.
  5. 제 1 항에 있어서, 상기 검출 회로는 슈미트 회로로 구성되는 것을 특징으로 하는 발진 검출 회로.
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