JP2974304B1 - タイマ回路 - Google Patents

Abstract

【要約】 【課題】 外付けコンデンサを用いることなく、長時間
計測が可能で、かつ計測時間のばらつきが小さいタイマ
回路を提供する。 【解決手段】 第１のトランジスタＱ１３と、第１のト
ランジスタのコレクタ・エミッタ間に一定電流を流す第
１の電流源Ｉ５と、第１のトランジスタのベースと定電
位点との間に設けられた抵抗Ｒ１と、第２のトランジス
タＱ１と、第２のトランジスタのコレクタ・エミッタ間
に一定電流を流す第２の電流源Ｉ１と、第２のトランジ
スタのベースと定電位点との間に設けられたコンデンサ
Ｃ１と、コンデンサの充電電圧と抵抗に発生する電圧と
を比較し、電圧の大小関係が反転したことを検出する比
較手段とをもつタイマ回路において、第１のトランジス
タと第２のトランジスタを同一シリコン基板上に形成し
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣに内蔵された
タイマ回路、発振回路等の、時間制御を行う回路に関す
る。

【０００２】

【従来の技術】従来、タイマ回路等のＩＣ化において、
ＩＣ内におけるコンデンサの占める面積は大きく、特に
大容量のコンデンサが必要な場合、その占有面積は非常
に大きくなり、外付けのコンデンサを用いざるを得ない
例が数多くあった。

【０００３】定電流をコンデンサに充電し、この充電時
間で時間を計測するタイマ回路において、ＩＣに内蔵さ
れるコンデンサを用いて、長時間計測が可能な回路を実
現しようとすると、容易にＩＣ化できる容量値には限界
があるので、微少な電流を生成する必要があった。この
とき、トランジスタを微少電流領域で動作させなければ
ならず、安定性に欠けていた。これを防ぐため、トラン
ジスタにある程度の電流を流し、このトランジスタのベ
ース電流を充電用電流として用いる手法があった。

【０００４】実開昭６３−３００２７公報は、タイマ時
間の長時間化を目的として、コンパレータの入力バイア
ス電流を、コンデンサの充電用定電流として用いたタイ
マ回路の一例である。図３は、このタイマ回路を、本発
明の第１実施形態と同一のコンパレータを用いて実現し
た場合の回路図である。

【０００５】図３の回路では、タイマ時間Ｔ１は、 Ｔ１＝Ｃ１×（Ｖｒｅｆ−ＶＣＥｓａｔＱ７）／（Ｉ１
／ｈＦＥＱ１） と表現できる。ただし、 ＶＣＥｓａｔＱ７： Ｑ７のコレクタ・エミッタ間飽和
電圧 ｈＦＥＱ１： Ｑ１の電流増幅率 である。上式において、ＩＣ内部で容易に実現できる回
路定数としては、 Ｃ１＝１００ｐＦ，ＶＣＥｓａｔＱ７＝０．１Ｖ，Ｉ１
＝１μＡ，ｈＦＥＱ１＝１００ 程度であり、Ｖｒｅｆ＝２．１Ｖとすると、タイマ時間
Ｔ１を２０mｓｅｃとすることができ、タイマ時間の長
時間化を実現することができる。

【０００６】

【発明が解決しようとする課題】しかし、この手法で
は、トランジスタのｈＦＥの絶対誤差が、タイマ時間に
直接影響するため、タイマ時間のばらつきが大きい。ト
ランジスタのｈＦＥの絶対誤差を−５０％〜＋１００％
とすると、タイマ時間Ｔ１の誤差も−５０％〜＋１００
％となる。

【０００７】本発明は、上記の問題を解決するためにな
されたもので、外付けのコンデンサを用いることなく、
長時間計測が可能で、かつ、計測時間のばらつきが小さ
いタイマ回路を提供する。

【０００８】

【課題を解決するための手段】請求項１に記載の発明
は、第１のトランジスタと、この第１のトランジスタの
コレクタ・エミッタ間に一定電流を流す第１の電流源
と、前記第１のトランジスタのベースと定電位点との間
に設けられた抵抗と、第２のトランジスタと、この第２
のトランジスタのコレクタ・エミッタ間に一定電流を流
す第２の電流源と、前記第２のトランジスタのベースと
定電位点との間に設けられたコンデンサと、このコンデ
ンサの充電電圧と前記抵抗に発生する電圧とを比較し、
これらの電圧の大小関係が反転したことを検出する比較
手段とをもち、前記第１のトランジスタと第２のトラン
ジスタは同一シリコン基板上に形成されたことを特徴と
するタイマ回路である。

【０００９】請求項２に記載の発明は、前記第１のトラ
ンジスタおよび第２のトランジスタが複数設けられたこ
とを特徴とする請求項１に記載のタイマ回路である。

【００１０】請求項３に記載の発明は、バイポーラトラ
ンジスタで構成された差動入力段をもつコンパレータ
と、前記差動入力段の一方の入力と定電位点との間に設
けられたコンデンサと、前記差動入力段のもう一方の入
力と定電位点との間に設けられた抵抗と、この抵抗にベ
ース端子を接続されたトランジスタと、このトランジス
タのコレクタ・エミッタ間に一定電流を流す電流源とを
もつことを特徴とするＩＣに内蔵されたタイマ回路であ
る。

【００１１】請求項４に記載の発明は、前記差動入力段
およびトランジスタが複数設けられたことを特徴とする
請求項３に記載のタイマ回路である。

【００１２】

【発明の実施の形態】本発明の第１実施形態の構成を、
図１のＩＣ内部の回路図を用いて説明する。なお、以下
に説明する素子は、すべてＩＣ内部に設けられた素子で
ある。図中のＱ１，Ｑ２，Ｑ１０，Ｑ１１，Ｑ１２，Ｑ
１３はＰＮＰトランジスタ、Ｑ３，Ｑ４，Ｑ５，Ｑ６，
Ｑ７，Ｑ８，Ｑ９はＮＰＮトランジスタである。Ｉ１，
Ｉ２，Ｉ３，Ｉ４，Ｉ５は定電流源である。Ｂ１，Ｂ
２，Ｂ３は緩衝素子、Ｃ１は充電用コンデンサ、Ｒ１は
基準電圧を発生させるための抵抗である。なお、Ｉ１〜
Ｉ５は、同じ符号でこれらの定電流源が供給する電流値
をも表すものとする。また、Ｃ１およびＲ１は、同じ符
号でこのコンデンサの容量値および抵抗の抵抗値をも表
すものとする。

【００１３】ＣＴＬ，Ｖｒｅｆ，ＶＣＣ，ＧＮＤ，ＯＵ
Ｔは、前記ＩＣに設けられた端子である。ＣＴＬは制御
端子、Ｖｒｅｆは一定電圧供給用端子、ＶＣＣは電源端
子、ＧＮＤは接地端子、ＯＵＴは出力端子である。

【００１４】ＰＮＰトランジスタＱ１，Ｑ２、ＮＰＮト
ランジスタＱ３，Ｑ４，Ｑ５，Ｑ６、定電流源Ｉ１，Ｉ
２，Ｉ３，Ｉ４、緩衝素子Ｂ３は、ＰＮＰ差動入力のコ
ンパレータを構成している。Ｑ１，Ｑ２のベースがコン
パレータの入力、Ｂ３の出力が、コンパレータの出力と
なっている。

【００１５】コンパレータの一方の入力であるＱ１のベ
ースには、このＱ１のベース電流を充電するためのコン
デンサＣ１が接続されている。また、コンパレータのも
う一方の入力であるＱ２のベースには、コンパレータの
基準電圧発生用の抵抗Ｒ１が接続されている。さらに、
Ｒ１には、このＲ１にベース電流を流すため、ＰＮＰト
ランジスタＱ１３のベースが接続されている。Ｑ１３の
エミッタには、このＱ１３に一定電流を流すための電流
源Ｉ５が接続されている。コンパレータの出力であるＢ
３の出力は、ＩＣの出力端子ＯＵＴに接続されている。

【００１６】制御端子ＣＴＬは、緩衝素子Ｂ１，Ｂ２を
介してＮＰＮトランジスタＱ７，Ｑ８のベースに接続さ
れている。緩衝素子Ｂ１，Ｂ２は、Ｑ７，Ｑ８に充分な
ベース電流を供給するためのものである。Ｑ７は、コン
デンサＣ１の電荷を放電し、タイマをリセットするため
のものであり、Ｑ８は、コンパレータの出力をＬｏｗレ
ベルに固定するためのものである。

【００１７】ＮＰＮトランジスタＱ９、ＰＮＰトランジ
スタＱ１０，Ｑ１１は、コンパレータにヒステリシスを
設けるための回路である。ＰＮＰトランジスタＱ１２
は、前記ヒステリシスを設けるための回路中のＱ１１
が、コンデンサＣ１を充電する際の上限をクランプする
ためのもので、そのエミッタがＣ１に、ベースが一定電
圧供給用端子Ｖｒｅｆに接続されている。

【００１８】次に、第１実施形態の動作を説明する。Ｑ
１のベース電位がＱ２のベース電位より低いとき、Ｑ１
とＱ２のエミッタは接続されていて同電位なので、Ｑ２
のベース・エミッタ間電圧がＱ１のベース・エミッタ間
電圧より小さくなり、Ｑ２はＯＦＦする。すると、Ｑ２
と直列に接続されたＱ３もＯＦＦし、Ｑ３とカレントミ
ラーを形成しているＱ４もＯＦＦする。すると、Ｑ４の
コレクタの電位が上昇し、ここに接続されたＱ５のベー
スの電位も上昇する。すると、Ｑ５がＯＮし、Ｑ５のコ
レクタの電位が下降するので、同じ点に接続されたＱ６
のベースの電位も下降する。すると、Ｑ６はＯＦＦし、
Ｑ６のコレクタ電位が上昇し、コンパレータの出力はＨ
ｉｇｈレベルとなる。逆に、Ｑ１のベース電位がＱ２の
ベース電位より高いとき、Ｑ６はＯＮし、Ｑ６のコレク
タ電位が下降し、コンパレータの出力はＬｏｗレベルと
なる。

【００１９】Ｑ７，Ｑ８は、制御端子ＣＴＬの電位レベ
ルに応じてＯＮ，ＯＦＦする。ＣＴＬ端子の電位レベル
がＨｉｇｈのとき、Ｑ７，Ｑ８はＯＮする。Ｑ７がＯＮ
すると、Ｑ７のコレクタに接続されたコンデンサＣ１の
電荷が放電され、タイマーがリセットされる。また、Ｑ
８がＯＮすると、コンパレータの出力が、Ｑ６のＯＮ／
ＯＦＦによらず、Ｌｏｗレベルに固定される。

【００２０】ＣＴＬ端子の電位レベルがＬｏｗになる
と、Ｑ７，Ｑ８はＯＦＦする。Ｑ７がＯＦＦすると、Ｃ
１は充電可能な状態になり、タイマーの計時がスタート
する。また、Ｑ８がＯＦＦすると、コンパレータの出力
がＬｏｗレベル固定の状態から解除され、Ｑ６のＯＮ／
ＯＦＦによって決定される状態となる。ただし、ＣＴＬ
端子がＬｏｗにされた直後は、コンデンサＣ１の電荷が
放電されており、Ｑ１のベース電位がＱ２のベース電位
より低い。すると、Ｑ６はＯＦＦするので、コンパレー
タの出力はＨｉｇｈとなる。

【００２１】コンパレータの入力となるＱ１，Ｑ２のベ
ース電位は、次のようにして決定される。ＣＴＬ端子の
電位レベルがＨｉｇｈで、Ｑ７がＯＮのとき、Ｑ１のベ
ース電位は、Ｑ７のコレクタ・エミッタ間飽和電圧ＶＣ
ＥｓａｔＱ７と同じになる。一方、Ｑ２のベース電位
は、抵抗Ｒ１にＱ１３のベース電流が流れることにより
発生する電圧Ｒ１×（Ｉ５／ｈＦＥＱ１３）となる。た
だし、ｈＦＥＱ１３は、Ｑ１３の電流増幅率である。Ｒ
１×（Ｉ５／ｈＦＥＱ１３）をＶＣＥｓａｔＱ７より高
く設定しておけば、Ｑ６はＯＦＦするが、ＣＴＬ端子に
より制御されるＱ８はＯＮしているため、このコンパレ
ータの出力レベルはＬｏｗとなる。

【００２２】ＣＴＬ端子の電位レベルをＬｏｗにして、
Ｑ７をＯＦＦすると、コンデンサＣ１へＱ１のベース電
流が流れ込むので、Ｑ１のベース電位は、時間と共に上
昇する。また、このとき、Ｑ８もＯＦＦされるので、コ
ンパレータの出力はＱ６により決まる状態になる。ＣＴ
Ｌ端子がＨｉｇｈからＬｏｗにされた直後は、Ｑ６はＯ
ＦＦしており、コンパレータの出力はＨｉｇｈとなる。

【００２３】ＣＴＬ端子の電位レベルをＨｉｇｈからＬ
ｏｗへ反転した時刻をゼロとすると、時刻ＴにおけるＱ
１のベース電位は、（（Ｉ１／ｈＦＥＱ１）×Ｔ）／Ｃ
１となる。ただし、ｈＦＥＱ１は、Ｑ１の電流増幅率で
ある。一方、Ｑ２のベース電位は、時刻に依らず Ｒ１
×（Ｉ５／ｈＦＥＱ１３）一定である。

【００２４】Ｑ１のベース電位である（（Ｉ１／ｈＦＥ
Ｑ１）×Ｔ）／Ｃ１が、Ｑ２のベース電位であるＲ１×
（Ｉ５／ｈＦＥＱ１３）より低いあいだは、Ｑ６はＯＦ
Ｆしており、ＣＴＬ端子により制御されるＱ８もＯＦＦ
しているので、コンパレータの出力レベルはＨｉｇｈと
なる。時間の経過と共に、Ｑ１のベース電位が上昇し、
やがてＱ２のベース電位を越える。すると、Ｑ６はＯＦ
ＦからＯＮへ推移し、出力レベルはＨｉｇｈからＬｏｗ
へ反転する。

【００２５】従って、ＣＴＬ端子をＨｉｇｈからＬｏｗ
へ反転させた時刻から、Ｑ１のベース電位がＱ２のベー
ス電位と同じ電位に到達するまでの時間を、出力端子Ｏ
ＵＴが、Ｈｉｇｈレベルを出力している時間として検出
することができ、検出時間Ｔ１は、 Ｔ１＝Ｃ１×（Ｒ１×（Ｉ５／ｈＦＥＱ１３）−ＶＣＥ
ｓａｔＱ７）／（Ｉ１／ｈＦＥＱ１）で表される。

【００２６】Ｑ１のベース電位がＱ２のベース電位を越
えた時、Ｑ９，Ｑ１０，Ｑ１１の働きにより、Ｑ１１の
コレクタ電流が急激にＣ１に流れ込み、Ｑ１のベース電
位を上昇させ、速やかに状態遷移を確定させる。このと
き、Ｑ１２は、Ｑ１のベース電位の上限をクランプする
素子として作用する。これは、Ｑ１のベース電位すなわ
ちＣ１の充電電圧があまりに高くなると、Ｑ７で再度こ
のコンデンサＣ１の電荷を放電しタイマー回路をリセッ
トする際に、Ｑ７あるいはＢ１に大きな駆動能力が要求
されてくるからである。また、Ｂ３は、このタイマー回
路の後段に接続される回路を適切にドライブするための
緩衝素子として作用する。

【００２７】上記のタイマ回路では、時間計測用コンデ
ンサへの充電電流として、トランジスタのベース電流を
用いることにより、微少電流での充電が可能となり、タ
イマ時間の長時間化が可能となっている。これととも
に、Ｑ２のベース電位である比較用定電圧を、トランジ
スタＱ１３のベース電流を抵抗Ｒ１に流して発生させて
いる。従って、トランジスタのｈＦＥのばらつきによる
タイマ時間の誤差は、前記検出時間Ｔ１の算出式を参照
すると、Ｑ１とＱ１３のｈＦＥが分母と分子にあるの
で、Ｑ１とＱ１３のｈＦＥの相対誤差のみとなる。この
とき、ＶＣＥｓａｔＱ７はＲ１×（Ｉ５／ｈＦＥＱ１
３）に比べて微小なので無視できる。ここで、前記のす
べてのトランジスタは、同一のＩＣ内に設けられている
ので、同一のプロセスを経て作成されており、各トラン
ジスタ間のｈＦＥの相対誤差は、絶対誤差と比較すると
非常に小さいので、前記検出時間Ｔ１の誤差も非常に小
さくなる。

【００２８】ＩＣ内部の回路定数として、容易に実現で
きる値の上限は、Ｉ１＝１μＡ，Ｉ５＝１ｍＡ，Ｃ１＝
１００ｐＦ，Ｒ１＝２１０ｋΩ，ｈＦＥＱ１＝１００，
ｈＦＥＱ１３＝１００，ＶＣＥｓａｔＱ７＝０．１Ｖ程
度であり、このときＴ１は２０ｍｓｅｃとなる。また、
Ｑ１とＱ９のｈＦＥの相対誤差は±１０％程度であり、
このときＴ１の誤差も±１０％となる。

【００２９】次に本発明の第２実施形態を、図２を参照
して説明する。第２実施形態は、ＩＣ内部に設けられた
コンデンサの充放電を利用した、高精度の発振周波数を
もった低周波発振回路である。

【００３０】この発振回路は、定電流源Ｉ１０，Ｉ２
０、コンデンサＣ１０、抵抗Ｒ１０、ＰＮＰトランジス
タＱ１４，Ｑ２０，Ｑ７０，Ｑ８０，Ｑ１００、ＮＰＮ
トランジスタＱ３０，Ｑ４０，Ｑ５０，Ｑ６０，Ｑ９
０、一定電圧供給用端子Ｖｒｅｆ、電源端子ＶＣＣ、接
地端子ＧＮＤにより構成されている。ここで、Ｉ１０，
Ｉ２０は、定電流源を表すと同時に、これらの定電流源
が供給する電流値をも表す。また、Ｃ１０，Ｒ１０は、
コンデンサおよび抵抗を表すと同時に、これらの素子の
容量値および抵抗値をも表す。さらに、Ｖｒｅｆは、一
定電圧供給用端子を表すと共に、この端子に印可される
電圧をも表す。

【００３１】トランジスタＱ１４とＱ２０は差動入力段
を形成しており、これらのトランジスタのベース電位の
高低によって、どちらか一方がＯＮしたとき、もう一方
がＯＦＦする関係にある。また、トランジスタＱ５０と
Ｑ６０も同様の関係にある。ただし、Ｑ１４，Ｑ２０は
ＰＮＰトランジスタなので、ベース電位が低い方がＯＮ
するのに対して、Ｑ５０，Ｑ６０はＮＰＮトランジスタ
なので、ベース電位が高い方がＯＮする。さらに、Ｑ１
４とＱ５０、Ｑ２０とＱ６０のベースどうしが接続され
ているので、Ｑ１４のベース電位がＱ２０のベース電位
より低いと、Ｑ５０のベース電位がＱ６０のベース電位
より低いことになり、Ｑ１４およびＱ６０がＯＮし、Ｑ
２０およびＱ５０がＯＦＦする。逆に、Ｑ１４のベース
電位がＱ２０のベース電位より高いと、Ｑ１４およびＱ
６０がＯＦＦし、Ｑ２０およびＱ５０がＯＮする。

【００３２】Ｑ１４のベース電位がＱ２０のベース電位
より低いとき、Ｑ１４がＯＮ、Ｑ５０がＯＦＦとなるの
で、コンデンサＣ１０はＱ１４のベース電流で充電さ
れ、時間とともにＱ１４の電位は上昇する。一方、Ｑ６
０もＯＮとなるので、このＱ６０に直列に接続されたＱ
７０がＯＮし、このＱ７０とカレントミラーを構成する
Ｑ８０もＯＮする。すると、このＱ８０に直列に接続さ
れたＱ１００もＯＮする。その結果、抵抗Ｒ１０には、
ＰＮＰトランジスタＱ１００のベース電流ＩＢＱ１００
の流入と、ＮＰＮトランジスタＱ６０のベース電流ＩＢ
Ｑ６０の流出が起こる。このとき、流入電流ＩＢＱ１０
０が流出電流ＩＢＱ６０より多くなる様、ＰＮＰトラン
ジスタＱ７０，Ｑ８０より成るカレントミラーの電流比
（ｎ１）をあらかじめ設定しておく。すると、Ｑ６０の
ベース電位すなわちＱ２０のベース電位は、Ｖｒｅｆを
基準にして、Ｒ１０×（ＩＢＱ１００−ＩＢＱ６０）だ
け加算した値になる。

【００３３】Ｃ１０が充電されてゆき、Ｑ１４のベース
電位がＱ２０のベース電位より高くなると、Ｑ１４がＯ
ＦＦ、Ｑ５０がＯＮとなるので、今度はＣ１０はＱ５０
のベース電流で放電される。すると、Ｑ１４のベース電
位は、時間とともに低下する状態となる。一方、Ｑ２０
もＯＮとなるので、このＱ２０に直列に接続されたＱ３
０がＯＮし、このＱ３０とカレントミラーを構成するＱ
４０もＯＮする。すると、このＱ４０に直列に接続され
たＱ９０もＯＮする。その結果、抵抗Ｒ１０には、ＮＰ
ＮトランジスタＱ９０のベース電流ＩＢＱ９０の流出
と、ＰＮＰトランジスタＱ２０のベース電流ＩＢＱ２０
の流入が起こる。このとき、流出電流ＩＢＱ９０が流入
電流ＩＢＱ２０より多くなる様、ＮＰＮトランジスタＱ
３０，Ｑ４０より成るカレントミラーの電流比（ｎ２）
をあらかじめ設定しておく。すると、Ｑ６０のベース電
位すなわちＱ２０のベース電位は、Ｖｒｅｆを基準にし
て、Ｒ１０×（ＩＢＱ９０−ＩＢＱ２０）だけ減算され
た値になる。

【００３４】上記の設定により、コンデンサＣ１０の上
側端子の電位は、低電位Ｖｒｅｆ−Ｒ１０×（ＩＢＱ９
０−ＩＢＱ２０）から高電位Ｖｒｅｆ＋Ｒ１０×（ＩＢ
Ｑ１００−ＩＢＱ６０）間の電圧範囲にて、Ｑ１４のベ
ース電流ＩＢＱ１４による充電と、Ｑ５０のベース電流
ＩＢＱ５０による放電とを繰り返す発振回路となる。

【００３５】第２実施形態は、本発明の発振回路への適
用例であり、第１実施形態と同様に、コンデンサＣ１０
の充放電電流としてトランジスタＱ１４，Ｑ５０のベー
ス電流を用いることにより、低周波数の発振回路を実現
している。さらに、抵抗Ｒ１０にトランジスタＱ９０と
Ｑ２０のベース電流の差、あるいはＱ１００とＱ６０の
ベース電流の差の値の電流を流すことにより高低２種類
の基準電圧を発生させている。このとき、発振周波数
は、第１実施形態と同様にトランジスタのベース電流ど
うしの比によって決まるので、ｈＦＥの絶対誤差が相殺
され、高精度な低周波発振回路が実現できる。

【００３６】

【発明の効果】本発明は、第１のトランジスタと、この
第１のトランジスタのコレクタ・エミッタ間に一定電流
を流す第１の電流源と、前記第１のトランジスタのベー
スと定電位点との間に設けられた抵抗と、第２のトラン
ジスタと、この第２のトランジスタのコレクタ・エミッ
タ間に一定電流を流す第２の電流源と、前記第２のトラ
ンジスタのベースと定電位点との間に設けられたコンデ
ンサと、このコンデンサの充電電圧と前記抵抗に発生す
る電圧とを比較し、これらの電圧の大小関係が反転した
ことを検出する比較手段とをもち、前記第１のトランジ
スタと第２のトランジスタは同一シリコン基板上に形成
されたことを特徴とするタイマ回路である。

【００３７】すなわち、一定のコレクタ電流で動作する
前記第１のトランジスタのベース電流を前記抵抗に流す
ことにより基準電圧を発生させ、かつ、やはり一定のコ
レクタ電流で動作する前記第２のトランジスタのベース
電流を用いて前記コンデンサの充放電を行い、前記比較
手段で、前記基準電圧と前記コンデンサの充電電圧とを
比較し、これらの電圧の大小関係が反転するのを検出し
ている。

【００３８】従って、トランジスタのｈＦＥの絶対ばら
つきを相殺することができ、タイマ時間がｈＦＥの絶対
ばらつきの影響を受けることがなくなった。その結果、
大容量の外付けコンデンサを用いることなく、ＩＣ内部
に設けられたコンデンサを用いて、長時間の時間計測を
行いながら、高精度な時間計測が可能になった。

【図面の簡単な説明】

【図１】 本発明の第１実施形態であるタイマ回路の回
路図。

【図２】 本発明の第２実施形態である発振回路の回路
図。

【図３】 従来のタイマ回路の回路図。

【符号の説明】

Ｑ１，Ｑ２，Ｑ１０〜Ｑ１４，Ｑ２０，Ｑ７０，Ｑ８
０，Ｑ１００ ＰＮＰトランジスタ Ｑ３〜Ｑ９，Ｑ３０，Ｑ４０，Ｑ５０，Ｑ６０，Ｑ９０
ＮＰＮトランジスタ Ｉ１〜Ｉ５，Ｉ１０，Ｉ２０ 定電流源 Ｂ１〜Ｂ３ 緩衝素子 Ｃ１，Ｃ１０ コンデンサ Ｒ１，Ｒ１０ 抵抗 ＣＴＬ 制御端子 Ｖｒｅｆ 一定電圧供給用端子 ＶＣＣ 電源端子 ＧＮＤ 接地端子 ＯＵＴ 出力端子

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03K 17/28

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 第１のトランジスタと、 この第１のトランジスタのコレクタ・エミッタ間に一定
   電流を流す第１の電流源と、 前記第１のトランジスタのベースと定電位点との間に設
   けられた抵抗と、 第２のトランジスタと、 この第２のトランジスタのコレクタ・エミッタ間に一定
   電流を流す第２の電流源と、 前記第２のトランジスタのベースと定電位点との間に設
   けられたコンデンサと、 このコンデンサの充電電圧と前記抵抗に発生する電圧と
   を比較し、これらの電圧の大小関係が反転したことを検
   出する比較手段とをもち、 前記第１のトランジスタと第２のトランジスタは同一シ
   リコン基板上に形成されたことを特徴とするタイマ回
   路。
2. 【請求項２】 前記第１のトランジスタおよび第２のト
   ランジスタが複数設けられたことを特徴とする請求項１
   に記載のタイマ回路。
3. 【請求項３】 バイポーラトランジスタで構成された差
   動入力段をもつコンパレータと、 前記差動入力段の一方の入力と定電位点との間に設けら
   れたコンデンサと、 前記差動入力段のもう一方の入力と定電位点との間に設
   けられた抵抗と、 この抵抗にベース端子を接続されたトランジスタと、 このトランジスタのコレクタ・エミッタ間に一定電流を
   流す電流源とをもつことを特徴とするＩＣに内蔵された
   タイマ回路。
4. 【請求項４】 前記差動入力段およびトランジスタが複
   数設けられたことを特徴とする請求項３に記載のタイマ
   回路。