JP2665285B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000012360 testing method Methods 0.000 claims description 37
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 7
- 230000002950 deficient Effects 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3004—Current or voltage test
Description
【０００１】
【産業上の利用分野】この発明はＥＣＬ回路を備えた半
導体集積回路に関し、特に、ＥＣＬ回路を容易にテスト
できる半導体集積回路装置に関するものである。
導体集積回路に関し、特に、ＥＣＬ回路を容易にテスト
できる半導体集積回路装置に関するものである。
【０００２】
【従来の技術】図８はＥＣＬ回路Ｅ３，…，Ｅｎを有す
る従来のＩＣ１００を示す図である。ＩＣ１００はＥＣ
Ｌ回路Ｅ３，…，Ｅｎにそれぞれバイアス電流Ｉ３，
…，Ｉｎを供給するＮＰＮトランジスタＱ３，…，Ｑｎ
を備え、バイアス電流Ｉ３，…，Ｉｎの値はＮＰＮトラ
ンジスタＱ１，Ｑ２によって制御されている。トランジ
スタＱ１のコレクタには定電流回路４によって定電流Ｉ
０が流れている。即ちトランジスタＱ１〜Ｑｎは抵抗Ｒ
２〜Ｒｎと共にカレントミラー回路を構成し、ここでは
数１の関係がある。
る従来のＩＣ１００を示す図である。ＩＣ１００はＥＣ
Ｌ回路Ｅ３，…，Ｅｎにそれぞれバイアス電流Ｉ３，
…，Ｉｎを供給するＮＰＮトランジスタＱ３，…，Ｑｎ
を備え、バイアス電流Ｉ３，…，Ｉｎの値はＮＰＮトラ
ンジスタＱ１，Ｑ２によって制御されている。トランジ
スタＱ１のコレクタには定電流回路４によって定電流Ｉ
０が流れている。即ちトランジスタＱ１〜Ｑｎは抵抗Ｒ
２〜Ｒｎと共にカレントミラー回路を構成し、ここでは
数１の関係がある。
【０００３】
【数１】
【０００４】図９はＩＣ１００の内部構造のうち、ＥＣ
Ｌ回路Ｅ３と、ＥＣＬ回路Ｅ３に直結した次段のＥＣＬ
回路Ｅ４の近傍を示す回路図である。
Ｌ回路Ｅ３と、ＥＣＬ回路Ｅ３に直結した次段のＥＣＬ
回路Ｅ４の近傍を示す回路図である。
【０００５】ＥＣＬ回路Ｅ３はＮＰＮトランジスタＱ３
１，Ｑ３２とトランジスタＱ３１，Ｑ３２のそれぞれの
コレクタを一定電位Ｖｒにプルアップする抵抗Ｒｏとか
ら構成されている。
１，Ｑ３２とトランジスタＱ３１，Ｑ３２のそれぞれの
コレクタを一定電位Ｖｒにプルアップする抵抗Ｒｏとか
ら構成されている。
【０００６】ＥＣＬ回路Ｅ４も同様にしてＮＰＮトラン
ジスタＱ４１，Ｑ４２と抵抗Ｒｏとから構成されてい
る。
ジスタＱ４１，Ｑ４２と抵抗Ｒｏとから構成されてい
る。
【０００７】図１０は図９に示したＥＣＬ回路Ｅ３，Ｅ
４の動作を示す波形図である。ＥＣＬ回路Ｅ３において
入力１にＶｒ−ΔＶ，入力２にＶｒの電位がそれぞれ印
加されると、点ａ，ｂの電位はそれぞれＶｒ，Ｖｒ−Δ
Ｖとなる。但し、数１に示した関係があるので、
４の動作を示す波形図である。ＥＣＬ回路Ｅ３において
入力１にＶｒ−ΔＶ，入力２にＶｒの電位がそれぞれ印
加されると、点ａ，ｂの電位はそれぞれＶｒ，Ｖｒ−Δ
Ｖとなる。但し、数１に示した関係があるので、
【０００８】
【数２】
【０００９】が成立している。そして出力１，出力２の
電位はそれぞれＶｒ，Ｖｒ−ΔＶとなる。
電位はそれぞれＶｒ，Ｖｒ−ΔＶとなる。
【００１０】同様にして入力１，入力２にそれぞれ電位
Ｖｒ，Ｖｒ−ΔＶが与えられた場合には、出力１，出力
２にそれぞれ電位Ｖｒ−ΔＶ，Ｖｒが生じる。
Ｖｒ，Ｖｒ−ΔＶが与えられた場合には、出力１，出力
２にそれぞれ電位Ｖｒ−ΔＶ，Ｖｒが生じる。
【００１１】ここで、例えばトランジスタＱ３２が不良
であり、入力２の電位にかかわらず、トランジスタＱ３
２のコレクタとＧＮＤの間に一定電流Ｉｌが流れる場合
を考える。このときトランジスタＱ３２が非導通状態で
あれば、コレクタの電位はＶｒ−ΔＶｆになる。但し
であり、入力２の電位にかかわらず、トランジスタＱ３
２のコレクタとＧＮＤの間に一定電流Ｉｌが流れる場合
を考える。このときトランジスタＱ３２が非導通状態で
あれば、コレクタの電位はＶｒ−ΔＶｆになる。但し
【００１２】
【数３】
【００１３】の関係がある。
【００１４】ここでΔＶｆ＞ΔＶの関係があればトラン
ジスタＱ４１のベースの電位（点ｂの電位）は常にトラ
ンジスタＱ４２のベースの電位（点ａの電位）よりも低
くなる。つまり、点ａの電位は入力１、入力２により、
Ｖｒ、Ｖｒ−ΔＶになるものの、点ｂの電位Ｖｒ−ΔＶ
ｆの方が常に低い。従って出力１，出力２の電位は入力
１，入力２の電位の変化によって制御することができ
ず、その不良は検出される。
ジスタＱ４１のベースの電位（点ｂの電位）は常にトラ
ンジスタＱ４２のベースの電位（点ａの電位）よりも低
くなる。つまり、点ａの電位は入力１、入力２により、
Ｖｒ、Ｖｒ−ΔＶになるものの、点ｂの電位Ｖｒ−ΔＶ
ｆの方が常に低い。従って出力１，出力２の電位は入力
１，入力２の電位の変化によって制御することができ
ず、その不良は検出される。
【００１５】しかし、図１１に示すようにΔＶｆ＜ΔＶ
の関係がある場合には、点ａの電位と点ｂの電位の高低
関係が入力１，入力２の電位の変化によって入れ替わ
る。つまり、点ａの電位は入力１、入力２により、Ｖ
ｒ、Ｖｒ−ΔＶになり、点ａの電位がＶｒの時、点ｂの
電位はＶｒ−ΔＶｆ−ΔＶと点ａの電位より低く、点ａ
の電位がＶｒ−ΔＶの時、点ｂの電位はＶｒ−ΔＶｆと
点ａの電位より高くなる。従って、出力１、出力２の電
位は図１０に示した場合と同様となり、正常な動作と同
様である。つまりトランジスタＱ３２の不良を検出する
ことができない。
の関係がある場合には、点ａの電位と点ｂの電位の高低
関係が入力１，入力２の電位の変化によって入れ替わ
る。つまり、点ａの電位は入力１、入力２により、Ｖ
ｒ、Ｖｒ−ΔＶになり、点ａの電位がＶｒの時、点ｂの
電位はＶｒ−ΔＶｆ−ΔＶと点ａの電位より低く、点ａ
の電位がＶｒ−ΔＶの時、点ｂの電位はＶｒ−ΔＶｆと
点ａの電位より高くなる。従って、出力１、出力２の電
位は図１０に示した場合と同様となり、正常な動作と同
様である。つまりトランジスタＱ３２の不良を検出する
ことができない。
【００１６】ここで抵抗Ｒｏは正の温度特性を有する
が、定電流回路４の流す電流Ｉ０はその特性を打消すよ
う制御される。従ってΔＶは温度依存性が小さい。一
方、Ｉｌはそのような制御がされないため、ΔＶｆは温
度依存性が大きく、ＥＣＬ回路をテストする温度と使用
する温度とが異なれば、ΔＶｆとΔＶの大小関係も異な
る場合がある。従って、トランジスタＱ３２の動作時の
不良動作をテストで検出できない場合がある。
が、定電流回路４の流す電流Ｉ０はその特性を打消すよ
う制御される。従ってΔＶは温度依存性が小さい。一
方、Ｉｌはそのような制御がされないため、ΔＶｆは温
度依存性が大きく、ＥＣＬ回路をテストする温度と使用
する温度とが異なれば、ΔＶｆとΔＶの大小関係も異な
る場合がある。従って、トランジスタＱ３２の動作時の
不良動作をテストで検出できない場合がある。
【００１７】
【発明が解決しようとする課題】この不良動作をテスト
で検出するには、トランジスタＱ３１，Ｑ３２をプルア
ップする電位Ｖｒを変化させることも考えられる。しか
しＩＣ１００の内部にある定電圧回路３の規定する電圧
ＶｒをＩＣ１００の外部から操作してテストを行うこと
は容易ではなく、トランジスタＱ３２の不良の検出を行
うことはできない。また、テスト時の温度を変化させて
トランジスタＱ３２の不良の検出を行うことも考えられ
るが、テスト時の温度管理を正確に行わなければならな
い。
で検出するには、トランジスタＱ３１，Ｑ３２をプルア
ップする電位Ｖｒを変化させることも考えられる。しか
しＩＣ１００の内部にある定電圧回路３の規定する電圧
ＶｒをＩＣ１００の外部から操作してテストを行うこと
は容易ではなく、トランジスタＱ３２の不良の検出を行
うことはできない。また、テスト時の温度を変化させて
トランジスタＱ３２の不良の検出を行うことも考えられ
るが、テスト時の温度管理を正確に行わなければならな
い。
【００１８】即ちＥＣＬ回路を備えた従来の半導体集積
回路では、外部からＥＣＬ回路の不良を検出する際に安
定性及び効率が悪いという問題点があった。
回路では、外部からＥＣＬ回路の不良を検出する際に安
定性及び効率が悪いという問題点があった。
【００１９】この発明は上記の問題点を解消するために
なされたもので、安定で効率良くＥＣＬ回路を外部から
テストすることができる、半導体集積回路を提供するこ
とを目的とする。
なされたもので、安定で効率良くＥＣＬ回路を外部から
テストすることができる、半導体集積回路を提供するこ
とを目的とする。
【００２０】
【課題を解決するための手段】この発明の半導体集積回
路は、少なくとも一つのＥＣＬ回路と、このＥＣＬ回路
にバイアス電流を与えるための電流供給回路と、この電
流供給回路のバイアス電流を規定するための定電流が流
れる定電流手段と、この定電流回路に接続され、上記定
電流回路に流れる定電流の値を変化させるためのテスト
端子と、を備える。
路は、少なくとも一つのＥＣＬ回路と、このＥＣＬ回路
にバイアス電流を与えるための電流供給回路と、この電
流供給回路のバイアス電流を規定するための定電流が流
れる定電流手段と、この定電流回路に接続され、上記定
電流回路に流れる定電流の値を変化させるためのテスト
端子と、を備える。
【００２１】
【作用】この発明の半導体集積回路において、定電流手
段は、ＥＣＬ回路のバイアス電流を、テスト端子を介し
て半導体集積回路の外部から可変できるようにする。テ
スト端子には電圧源、電流源を接続することができ、こ
れらの与える電圧、電流はＥＣＬ回路のバイアス電流を
制御する。
段は、ＥＣＬ回路のバイアス電流を、テスト端子を介し
て半導体集積回路の外部から可変できるようにする。テ
スト端子には電圧源、電流源を接続することができ、こ
れらの与える電圧、電流はＥＣＬ回路のバイアス電流を
制御する。
【００２２】
第１実施例．図１にこの発明の第１実施例を適用した、
ＥＣＬ回路を備えるＩＣ１０１の内部構成を示す。図８
に示した従来のＩＣ１００と同様、図９に示した回路構
成を有したＥＣＬ回路Ｅ３，…，Ｅｎが設けられ、それ
ぞれに、電流供給回路であるトランジスタＱ３，…，Ｑ
ｎによってバイアス電流Ｉ３，…，Ｉｎが与えられてい
る。トランジスタＱ１〜Ｑｎ及び抵抗Ｒ２〜Ｒｎはカレ
ントミラー回路を構成し、トランジスタＱ１，Ｑ２及び
定電流回路４から構成される定電流手段により、抵抗Ｒ
２を通って接地（ＧＮＤ）８へ流れる電流Ｉ２と等しい
電流を各ＥＣＬ回路にバイアス電流として与えている。
一方各ＥＣＬ回路には定電圧回路３によって一定電圧Ｖ
ｒが与えられている。定電圧回路３には外部電源から電
源端子１を介して電力が供給されている。更にトランジ
スタＱ１のコレクタには抵抗Ｒ１の一端が接続されてお
り、抵抗Ｒ１の他端はテスト端子２に接続されている。
ＥＣＬ回路を備えるＩＣ１０１の内部構成を示す。図８
に示した従来のＩＣ１００と同様、図９に示した回路構
成を有したＥＣＬ回路Ｅ３，…，Ｅｎが設けられ、それ
ぞれに、電流供給回路であるトランジスタＱ３，…，Ｑ
ｎによってバイアス電流Ｉ３，…，Ｉｎが与えられてい
る。トランジスタＱ１〜Ｑｎ及び抵抗Ｒ２〜Ｒｎはカレ
ントミラー回路を構成し、トランジスタＱ１，Ｑ２及び
定電流回路４から構成される定電流手段により、抵抗Ｒ
２を通って接地（ＧＮＤ）８へ流れる電流Ｉ２と等しい
電流を各ＥＣＬ回路にバイアス電流として与えている。
一方各ＥＣＬ回路には定電圧回路３によって一定電圧Ｖ
ｒが与えられている。定電圧回路３には外部電源から電
源端子１を介して電力が供給されている。更にトランジ
スタＱ１のコレクタには抵抗Ｒ１の一端が接続されてお
り、抵抗Ｒ１の他端はテスト端子２に接続されている。
【００２３】以上の様に構成されたＩＣ１０１の備える
ＥＣＬ回路をテストする方法を説明する。ＩＣ１０１の
外部からテスト端子２に抵抗Ｒｂの一端を接続し、他端
を接地（ＧＮＤ）に接続すると、定電流回路４の与える
電流Ｉ０はトランジスタＱ１のコレクタへ流れる電流
（エミッタに流れる電流Ｉ２と実質的に同じ）と、直列
接続された抵抗Ｒ１，Ｒｂへと流れる電流Ｉｂに分流す
る。すると、
ＥＣＬ回路をテストする方法を説明する。ＩＣ１０１の
外部からテスト端子２に抵抗Ｒｂの一端を接続し、他端
を接地（ＧＮＤ）に接続すると、定電流回路４の与える
電流Ｉ０はトランジスタＱ１のコレクタへ流れる電流
（エミッタに流れる電流Ｉ２と実質的に同じ）と、直列
接続された抵抗Ｒ１，Ｒｂへと流れる電流Ｉｂに分流す
る。すると、
【００２４】
【数４】
【００２５】であるから、各ＥＣＬ回路のバイアス電流
も、抵抗Ｒｂを接続しない場合と比較して減少し、各Ｅ
ＣＬ回路における２つの論理状態の差
も、抵抗Ｒｂを接続しない場合と比較して減少し、各Ｅ
ＣＬ回路における２つの論理状態の差
【００２６】
【数５】
【００２７】も小さくなる。つまりＩＣ１０１の外部か
ら抵抗Ｒｂを接続することによって抵抗Ｒ１を仲介とし
て各ＥＣＬ回路に与えるバイアス電流を制御でき、各Ｅ
ＣＬ回路の論理状態の差ΔＶを制御することができる。
ら抵抗Ｒｂを接続することによって抵抗Ｒ１を仲介とし
て各ＥＣＬ回路に与えるバイアス電流を制御でき、各Ｅ
ＣＬ回路の論理状態の差ΔＶを制御することができる。
【００２８】この差ΔＶを制御すれば、ＥＣＬ回路にお
いてトランジスタが不良であり、そのトランジスタが非
導通状態の時のコレクタの電位がＶｒ−ΔＶｆにされた
場合、ΔＶｆ＞ΔＶとすることができ、従来の技術で、
入力１、入力２の状態にかかわらず、出力１、出力２の
状態が変化しないので、不良を検出することができる。
この制御は温度制御を必要としないので、常温で外部か
らの操作で効率良く、安定なＥＣＬ回路のテストを行う
ことができる。
いてトランジスタが不良であり、そのトランジスタが非
導通状態の時のコレクタの電位がＶｒ−ΔＶｆにされた
場合、ΔＶｆ＞ΔＶとすることができ、従来の技術で、
入力１、入力２の状態にかかわらず、出力１、出力２の
状態が変化しないので、不良を検出することができる。
この制御は温度制御を必要としないので、常温で外部か
らの操作で効率良く、安定なＥＣＬ回路のテストを行う
ことができる。
【００２９】第２実施例．この差ΔＶを制御するには、
即ち各ＥＣＬ回路に与えるバイアス電流を制御するに
は、外部から抵抗を接続することに限られない。
即ち各ＥＣＬ回路に与えるバイアス電流を制御するに
は、外部から抵抗を接続することに限られない。
【００３０】図２に第１実施例のＩＣ１０１のテスト端
子２に外部から電圧Ｅｂを与えた場合の接続関係を示
す。
子２に外部から電圧Ｅｂを与えた場合の接続関係を示
す。
【００３１】トランジスタＱ１のコレクタ電位をＶC と
すると、抵抗Ｒ２に流れる電流Ｉ２は、
すると、抵抗Ｒ２に流れる電流Ｉ２は、
【００３２】
【数６】
【００３３】となり、各ＥＣＬ回路に与えるバイアス電
流Ｉ３，…，Ｉｎも同じ値をとる。従って外部からテス
ト端子２に電圧Ｅｂを与えることにより第１実施例と同
様に各ＥＣＬ回路の論理状態の差ΔＶを制御することが
でき、第１実施例と同じ効果を奏する。
流Ｉ３，…，Ｉｎも同じ値をとる。従って外部からテス
ト端子２に電圧Ｅｂを与えることにより第１実施例と同
様に各ＥＣＬ回路の論理状態の差ΔＶを制御することが
でき、第１実施例と同じ効果を奏する。
【００３４】第３実施例．第１及び第２実施例で見たよ
うに、抵抗Ｒ２を流れる電流Ｉ２を制御すれば結果的に
論理状態の差ΔＶを制御することができる。従ってテス
ト端子２において、電流Ｉｂを引き抜いてもよい（図
３）。この場合
うに、抵抗Ｒ２を流れる電流Ｉ２を制御すれば結果的に
論理状態の差ΔＶを制御することができる。従ってテス
ト端子２において、電流Ｉｂを引き抜いてもよい（図
３）。この場合
【００３５】
【数７】
【００３６】となり、第１及び第２実施例と同じ効果を
奏する。
奏する。
【００３７】第４実施例．第１乃至第３実施例において
は、テスト端子２とトランジスタＱ１のコレクタとを抵
抗Ｒ１で接続していたが、これはテスト端子２にサージ
（ｓｕｒｇｅ）が生じた場合にトランジスタＱ１等が破
壊されない様に保護するためのものである。従って他の
保護方法を用いることもできる。
は、テスト端子２とトランジスタＱ１のコレクタとを抵
抗Ｒ１で接続していたが、これはテスト端子２にサージ
（ｓｕｒｇｅ）が生じた場合にトランジスタＱ１等が破
壊されない様に保護するためのものである。従って他の
保護方法を用いることもできる。
【００３８】図４に保護回路としてダイオード１０ａ，
１０ｂを用いたＩＣ１０２を示す。ダイオード１０ａの
アノード及びダイオード１０ｂのカソードはテスト端子
２に接続され、ダイオード１０ａのカソードにはサージ
上限電圧Ｖｄが、ダイオード１０ｂのアノードにはサー
ジ下限電圧（ここではＧＮＤ）が、それぞれ接続されて
いる。更にテスト端子２はトランジスタＱ１のコレクタ
に接続されている。
１０ｂを用いたＩＣ１０２を示す。ダイオード１０ａの
アノード及びダイオード１０ｂのカソードはテスト端子
２に接続され、ダイオード１０ａのカソードにはサージ
上限電圧Ｖｄが、ダイオード１０ｂのアノードにはサー
ジ下限電圧（ここではＧＮＤ）が、それぞれ接続されて
いる。更にテスト端子２はトランジスタＱ１のコレクタ
に接続されている。
【００３９】このように構成されたＩＣ１０２のテスト
端子２に電流源を接続して、テスト端子２から電流Ｉｂ
を引き抜くことができる。従って、第３実施例と同じ効
果を奏する。
端子２に電流源を接続して、テスト端子２から電流Ｉｂ
を引き抜くことができる。従って、第３実施例と同じ効
果を奏する。
【００４０】なお、サージの考慮が不要な場合は、ダイ
オード１０ａ，１０ｂを備える必要はない。
オード１０ａ，１０ｂを備える必要はない。
【００４１】第５実施例．第１乃至第４実施例ではテス
ト端子２とトランジスタＱ１のコレクタとを抵抗等で接
続していたが、テスト端子２とトランジスタＱ１のエミ
ッタとを抵抗で接続しても第１乃至第４実施例と同様の
効果を奏することができる。
ト端子２とトランジスタＱ１のコレクタとを抵抗等で接
続していたが、テスト端子２とトランジスタＱ１のエミ
ッタとを抵抗で接続しても第１乃至第４実施例と同様の
効果を奏することができる。
【００４２】図５にトランジスタＱ１のエミッタとテス
ト端子２とを抵抗Ｒ１で接続した構成を有するＩＣ１０
３を示す。このように構成されたＩＣ１０３のテスト端
子２に電圧Ｅｂを与えた場合について説明する。
ト端子２とを抵抗Ｒ１で接続した構成を有するＩＣ１０
３を示す。このように構成されたＩＣ１０３のテスト端
子２に電圧Ｅｂを与えた場合について説明する。
【００４３】トランジスタＱ１，Ｑ３のベースの電位は
共通して
共通して
【００４４】
【数８】
【００４５】と表される。但しＶBE1 ，ＶBE3 はそれぞ
れトランジスタＱ１，Ｑ３のベース・エミッタ間の電圧
である。トランジスタＱ１，Ｑ３の特性が互いに揃って
おり、かつ抵抗Ｒ２，Ｒ３の値が互いに等しいとする
と、
れトランジスタＱ１，Ｑ３のベース・エミッタ間の電圧
である。トランジスタＱ１，Ｑ３の特性が互いに揃って
おり、かつ抵抗Ｒ２，Ｒ３の値が互いに等しいとする
と、
【００４６】
【数９】
【００４７】と数８から
【００４８】
【数１０】
【００４９】が得られる。即ち電圧Ｅｂを変化させるこ
とにより、ＩＣ１０３の外部からバイアス電流Ｉ３を制
御することができ、第１乃至第４実施例と同様の効果を
奏する。
とにより、ＩＣ１０３の外部からバイアス電流Ｉ３を制
御することができ、第１乃至第４実施例と同様の効果を
奏する。
【００５０】第６実施例．第５実施例で示したＩＣ１０
３のテスト端子２には、第１実施例と同様に外部から抵
抗Ｒｂを接続しても構わない。この場合には数９の条件
が満足され、更に
３のテスト端子２には、第１実施例と同様に外部から抵
抗Ｒｂを接続しても構わない。この場合には数９の条件
が満足され、更に
【００５１】
【数１１】
【００５２】が成立すれば、
【００５３】
【数１２】
【００５４】が成立し、第１実施例と同様の効果を奏す
る（図６）。
る（図６）。
【００５５】第７実施例．ＩＣ１０３のテスト端子２に
は外部から電流Ｉｂを流し込むこともできる。この場合
には数９の条件が満足されれば
は外部から電流Ｉｂを流し込むこともできる。この場合
には数９の条件が満足されれば
【００５６】
【数１３】
【００５７】となり、第３実施例と同様の効果を奏する
（図７）。
（図７）。
【００５８】
【発明の効果】以上のように、この発明の半導体集積回
路はテスト端子を介して外部から定電流手段に流れる定
電流を制御することができ、これによりＥＣＬ回路に与
えられるバイアス電流をも制御することができるので、
簡単に、しかも精度良く、安定で効率よくＥＣＬ回路を
外部からテストすることができる。
路はテスト端子を介して外部から定電流手段に流れる定
電流を制御することができ、これによりＥＣＬ回路に与
えられるバイアス電流をも制御することができるので、
簡単に、しかも精度良く、安定で効率よくＥＣＬ回路を
外部からテストすることができる。
【図１】この発明の第１実施例を示す回路図である。
【図２】この発明の第２実施例を示す回路図である。
【図３】この発明の第３実施例を示す回路図である。
【図４】この発明の第４実施例を示す回路図である。
【図５】この発明の第５実施例を示す回路図である。
【図６】この発明の第６実施例を示す回路図である。
【図７】この発明の第７実施例を示す回路図である。
【図８】従来のＥＣＬ回路を備えたＩＣを示す回路図で
ある。
ある。
【図９】ＥＣＬ回路Ｅ３，Ｅ４の近傍を示す回路図であ
る。
る。
【図１０】ＥＣＬ回路Ｅ３，Ｅ４の動作を示す波形図で
ある。
ある。
【図１１】ＥＣＬ回路Ｅ３が不良の場合の動作を示す波
形図である。
形図である。
Ｅ３，Ｅ４，Ｅｎ ＥＣＬ回路 １０１，１０２，１０３ ＩＣ Ｉ３，Ｉ４ バイアス電流 Ｒ１ 抵抗 ２ テスト端子 ３ 定電圧回路 ４ 定電流回路 １０ａ，１０ｂ ダイオード Ｑ１，Ｑ２，Ｑ３，Ｑｎ ＮＰＮトランジスタ
Claims (8)
- 【請求項１】少なくとも一つのＥＣＬ回路、 このＥＣＬ回路にバイアス電流を与えるための電流供給
回路、 この電流供給回路のバイアス電流を規定するための定電
流が流れる定電流手段および、 この定電流手段に接続され、上記定電流手段に流れる定
電流の値を変化させるためのテスト端子、 を備えた半導体集積回路。 - 【請求項２】 前記ＥＣＬ回路は、エミッタが共通接続
された１対のトランジスタを有し、 前記電流供給回路は、前記ＥＣＬ回路の１対のトランジ
スタの共通接続されたエミッタにコレクタが接続される
トランジスタを有し、 前記定電流手段は、前記電流供給回路のトランジスタの
ベースにベースが接続され、カレントミラー回路を構成
するトランジスタを有していることを特徴とする請求項
１記載の半導体集積回路。 - 【請求項３】 エミッタが共通接続された１対のトラン
ジスタをそれぞれが有する複数のＥＣＬ回路、 これら複数のＥＣＬ回路に対応して設けられ、それぞれ
が対応したＥＣＬ回路の１対のトランジスタの共通接続
されたエミッタにコレクタが接続されるトランジスタを
有する複数の電流供給回路、 定電流回路と、この定電流回路からの定電流をコレクタ
に受けるとともに、前記複数の電流供給回路のトランジ
スタのベースにベースが接続され、各電流供給回路のト
ランジスタとでカレントミラー回路を構成するトランジ
スタとを有する定電流手段、 この定電流手段のトランジスタのコレクタに接続される
テスト端子を備えた半導体集積回路。 - 【請求項４】 前記テスト端子と前記定電流手段のトラ
ンジスタのコレクタとの間に接続される抵抗をさらに備
えていることを特徴とする請求項３記載の半 導体集積回
路。 - 【請求項５】 アノードが前記定電流手段のトランジス
タのコレクタに、カソードが所定電位点に接続されるダ
イオードをさらに備えていることを特徴とする請求項３
記載の半導体集積回路。 - 【請求項６】 カソードが前記定電流手段のトランジス
タのコレクタに、アノードが接地電位点に接続されるダ
イオードをさらに備えていることを特徴とする請求項３
又は請求項５記載の半導体集積回路。 - 【請求項７】 エミッタが共通接続された１対のトラン
ジスタをそれぞれが有する複数のＥＣＬ回路、 これら複数のＥＣＬ回路に対応して設けられ、それぞれ
が対応したＥＣＬ回路の１対のトランジスタの共通接続
されたエミッタにコレクタが接続されるトランジスタを
有する複数の電流供給回路、 定電流回路と、この定電流回路からの定電流をコレクタ
に受けるとともに、前記複数の電流供給回路のトランジ
スタのベースにベースが接続され、各電流供給回路のト
ランジスタとでカレントミラー回路を構成するトランジ
スタとを有する定電流手段、 この定電流手段のトランジスタのエミッタに接続される
テスト端子を備えた半導体集積回路。 - 【請求項８】 前記テスト端子と前記定電流手段のトラ
ンジスタのエミッタとの間に接続される抵抗をさらに備
えていることを特徴とする請求項７記載の半導体集積回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232859A JP2665285B2 (ja) | 1991-09-12 | 1991-09-12 | 半導体集積回路 |
| US07/885,638 US5302892A (en) | 1991-09-12 | 1992-05-19 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232859A JP2665285B2 (ja) | 1991-09-12 | 1991-09-12 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0572261A JPH0572261A (ja) | 1993-03-23 |
| JP2665285B2 true JP2665285B2 (ja) | 1997-10-22 |
Family
ID=16945940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3232859A Expired - Fee Related JP2665285B2 (ja) | 1991-09-12 | 1991-09-12 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5302892A (ja) |
| JP (1) | JP2665285B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300802B1 (en) * | 1999-02-19 | 2001-10-09 | Applied Micro Circuits Corporation | Output buffer with programmable voltage swing |
| US6198309B1 (en) * | 1999-03-31 | 2001-03-06 | Applied Micro Circuits Corporation | Emitter follower output with programmable current |
| JP3500322B2 (ja) * | 1999-04-09 | 2004-02-23 | シャープ株式会社 | 定電流駆動装置および定電流駆動半導体集積回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5657136A (en) * | 1979-10-16 | 1981-05-19 | Hitachi Ltd | Semiconductor logical operation circuit |
| JPS6188538A (ja) * | 1984-10-05 | 1986-05-06 | Fujitsu Ltd | 半導体装置 |
| US4942358A (en) * | 1988-11-02 | 1990-07-17 | Motorola, Inc. | Integrated circuit option identification circuit and method |
-
1991
- 1991-09-12 JP JP3232859A patent/JP2665285B2/ja not_active Expired - Fee Related
-
1992
- 1992-05-19 US US07/885,638 patent/US5302892A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0572261A (ja) | 1993-03-23 |
| US5302892A (en) | 1994-04-12 |
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