JPH03239010A - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〉 本発明は、キャパシタの充放電を利用した時定数回路を
用いた遅延回路、特に小容量キャパシタで長時間の遅延
時間を有する遅延回路に関するものである。

（従来の技術〉 従来、このような分野の技術としては、特公昭５２−２
９５８６号公報（文献ｌ〉、及び特開昭６０−１５２１
２０号公報（文献２〉等に記載されるものがあった。

前記文献１の技術では、分流形定電流回路とキャパシタ
による積分回路方式によって一定の遅延時間を得るもの
である。即ち、分流形定電流回路によって供給される電
流の一部を分流して取出し、この電流によってキャパシ
タをゆっくりと充電することにより、見掛は上の時定数
を増大し、小容量キャパシタで大きな遅延時間を得るこ
とができ、モノリシック集積口＃Ｉ（以下、モノリシッ
クＩＣという）に適した構成となっている。

ところが、この種の回路では、分流形定電流回路の回路
構成が複雑であるばかりか、その分流形定電流回路を構
成するトランジスタ及び抵抗の特性値を正確に決めるこ
とが必要であり、回路を簡単に構成することが困難であ
るという問題があった。

そこで、このような問題を解決する技術の一つとして、
例えば前記文献２に記載された遅延回路があり、その構
成例を第２図に示す。

第２図は、従来の遅延回路の回路図である。

この遅延回路（＝、一種の時定数回路を用いた遅延回路
であり、抵抗１ａ及びトランジスタ１ｂからなる放電回
路１と、定電流回路２及び積分用キャパシタ３の直列回
路とを、備えている。トランジスタ１ｂのコレクタ電極
は、キャパシタ３の一端Ｎ１−に接続され、その一端Ｎ
１が定電流回路２を介して正側電源Ｖａに接続されてい
る。キャパシタ３の他端Ｎ２は、負側電源ｖｂに接続さ
れている。さらに、キャパシタ３の一端Ｎ↓には、比較
回路４が接続されている。なお、第２図中の■０は定電
流回路２を流れる電流、５ｉ（＝入力信号、Ｓｏは出力
信号、Ｖｒは比較回路４に印加される基準電圧である。

第３図は第２図の電圧波形図であり、この図を参照しつ
つ第２図の動作を説明する。なお、第３図中のＶＮ↓は
キャパシタ３の一端Ｎｌの電位、ｔｄは遅延時間である
。

入力信号Ｓｉが高レベル（以下、“Ｈ”という）から低
レベル（以下、“ピという〉になると、定電流回路２を
流れる電流■。が、キャパシタ３に比較的緩やかに充電
される。これにより、キャパシタ３の一端Ｎｌの電位Ｖ
ＮＩは徐々に上昇していく。

キャパシタの一端Ｎｌの電位ＶＮＩが基準電圧Ｖｒを越
えて上昇すると、比較回路４の出力は“Ｈ゛から“Ｌ”
に変ｆヒする。これにより、所定の遅延時間ｔｄを計時
したことを示す出力信号ＳＯが得られる。

リセットする場合、入力信号Ｓｉを“Ｈ“°にすると、
トランジスタｌｂがオン状態となり、キャパシタ３に充
電された電荷がそのトランジスタ１ｂを通して急速に放
電され、再び計時開始前の状態に復帰する。

遅延時間ｔｄは、キャパシタ３と定電流回路２を流れる
電流Ｉ０とによる時定数で決められる。

そのため、長時間の遅延時間ｔｄを必要とするならば、
キャパシタ３の容量を大きくするか、あるいはトランジ
スタ及び抵抗で構成される定電流回路２の抵抗値を大き
くしてその定電流回路２を流れる電流Ｉ（＞を小さくす
れば良い。

しかし、第２図の遅延回路をモノリシックＩＣで構成す
る場合、回路形成面積を大きくすることなく、数百ＰＦ
以上のキャパシタ３や、定電流回路２を構成するための
抵抗素子として数百にΩ以上のものを形成することは非
常に困難であり、従って１０−４秒以上の遅延時間ｔｄ
を有する遅延回路をモノリシックＩＣて゛形成すること
ができなかった。

そこで前記文献２の技術では、キャパシタ３と並列に、
寄生容量を半導体基板内に形成することにより、時定数
を大きくして遅延時間の増大を図っている。

（発明が解決しようとする課題〉 しかしながら、前記文献２の遅延回路では、次のような
課題があった。

（ａ）　　寄生容量を利用してキャパシタの大容量化を
図るようにしているが、寄生容量そのものの容量値を精
度良く得ることは難しく、設定容量値を有する寄生容量
を精度良く得ようとすれば、半導体の製造工程が複雑な
ものとなる。

（ｂ）　　半導体基板内に形成される寄生容量は、容量
値がかなり小さく、大容量の寄生容量を得ようとすれば
、大きな形成面積が必要となる。そのため、遅延回路そ
のものの形成面積の増大を招くことになる。

（ｃ）　　寄生容量をキャパシタ３と並列接続すること
により、容量を大きくしているが、寄生容量をキャパシ
タ３に並列接続しようとすると、そのような接続関係に
なるようにキャパシタ３等の断面構造等を考慮してモノ
リシックＩＣを製造することが必要となる。そのため、
製造が複雑となるばかりか、並列接続のための寄生容量
とキャパシタ３との配線構造が複雑化し、製造がより複
雑なものとなってしまう。

従って、容量のみを大きくして時定数を大きくし、それ
によって遅延時間を増大するようにしても、形成面積を
大きくすることなく、構造及び製造が簡単で、精度が良
く、遅延時間の長い遅延回路を得ることが困難であった
。

本発明は前記従来技術が持っていた課題として、形成面
積を大きくすることなく、精度が良く、構造及び製造か
簡単て°、遅延時間の長い遅延回路を得ることか困難て
゛ある点について解決した遅延回路を提供するものであ
る。

（課題を解決するための手段） 本発明は前記課題を解決するために、時定数を決定する
ための積分用キャパシタと、前記キャパシタに積分電流
を供給して前記キャパシタを充電させる電流供給回路と
、入力信号によりオン。オフ動作して前記キャパシタの
蓄積電荷を放電する放電回路と、前記キャパシタの電圧
と基準電圧とを比較してその比較結果に応じた出力信号
を出力する比較回路とを、備えた遅延回路において、ト
ランジスタで構成されそのトランジスタの電流増幅率に
対応した値で前記積分電流を減少させてその電流により
前記キャパシタを充電する電流低減回路を、設けたもの
である。

前記電流低減回路は、複数のトランジスタをダーリント
ン接続して構成しても良い。

（作　用） 本発明によれば、以上のように遅延回路を構成したのて
′、放電回路のオフ状態時において、電流供給回路から
供給される積分電流が、電流低減回路に流れる。すると
、電流低減回路は、時定数を決める積分電流を電流増幅
率に対応した割合で減少させ、その減少させた電流によ
り、積分用キャパシタをゆっくりと充電していき、見掛
は上の時定数を増大させるように働く。このように、電
流低減回路によって取出した微小な電流によって積分用
キャパシタをゆっくりと充電することにより、見掛は上
の時定数を増大する手段は、電流供給回路の回路構成を
簡単１ヒさせる働きがあると共に、キャパシタの小容量
化とそれによる形成面積の減少化、構造及び製造の簡単
化、遅延時間の精度向上化、さ占に遅延時間の増大化を
図る働きがある。

従って、前記課題を解決できるのである。

（実施例〉 第１図は、本発明の実施例を示す遅延回路の回路図であ
る。

この遅延回路は、例えばモノリシ・・ｌりＩＣで構成さ
れるもので、入力信号Ｓｉによりオン、オフ動作するリ
セット用の放電回路１０を備えている。

この放電回路１０は、入力信号Ｓｉを入力する抵抗１１
と、その抵抗１１にベース電極が接続されたＮＰＮ型ト
ランジスタ１２とで構成されている。

トランジスタ１２のコレクタ電極は、積分用キャパシタ
２０の一端Ｎｉｌに接続され、さらにそのトランジスタ
１２のエミッタ電極が、負側電源■ｂとキャパシタ２０
の他端Ｎ１２とに接続されている。

また、正側電源Ｖａとキャパシタ２０の一端Ｎ■１との
間には、電流供給回路２■及び電流低減回路３０が直列
に接続されている。電流供給回路２１は、キャパシタ２
０に積分電流ｉの一部を供給する回路であり、トランジ
スタ及び抵抗からなる定電流回路等で構成されている。

電流低減回路３０は、電流供給回路２１からの積分電流
ｉを減少させて、その減少させた電流でキャパシタ２０
を充電する回路であり、その入力電流端子３０ａが電流
供給回路２１に、出力電流端子３０ｂがキャパシタ２０
の一端ＮＩＬに、電源端子３０ｃが負側電源ｖｂに、そ
れぞれ接続されている。この電流低減回路３０ば、例え
ばＰ　Ｎ　Ｐ型トランジスタ３１で構成され、そのエミ
ッタ電極が入力電流端子３０ａに、ベース電極が出力電
流端子３０ｂに、コレクタ電極が電源端子３０ｃに、そ
れぞれ接続されている。

電流低減回路３０の入力電流端子３０ａは、比較回路４
０の（−）個入力端子に接続され、その比較器４０の（
＋〉個入力端子が基準電圧Ｖｒに接続されている。この
比較器４０は、（？）側入力端子とく−〉測入力端子と
の電圧差に応じた出力信号Ｓｏを出力する回路であり、
例えば差動増幅器で構成されている。

以上のように構成される遅延回路の全体の動作を説明す
る前に、先ず電流低減回路３０の動作について説明する
。

電流低減図１各３０Ｇこおけるトランシ“スタ３１のエ
ミッタ電極に流れる電流をＩｅ、そのベース電極に流れ
る電流をＩｂ、及びそのトランジスタ３１の電流増幅率
をβとする。バイポーラトランジスタの一般特性より、
電流低減口８３０の出力電流端子３０ｂに得られる電流
Ｉｂは、次式のようになる。

Ｉｂ＝Ｉｅ７’（１−ｉ−β〉　　　　・・・・・・（
■）（１〉式から明らかなように、電流低減口ＦＩ！１
３０の入力電流Ｉｅは１／（１７β〉になって出力電流
Ｉｂとして得られる。通常、バイポーラトランジスタの
電流増幅率βは、３０〜３００程度ある。従って、電流
低減回路３０の出力電流端子３０ｂからは、１／”３１
〜１／”３０１程度に減少した極めて微小な電流Ｉｂを
出力することができる。

本実施例の特徴は、この電流低減口８３０によって得ら
れた微小電流Ｉｂにより、キャパシタ２０をゆっくりと
充電し、目的とする十分大きな遅延時間を得ようとする
ものである。

次に、この遅延回路の動作を、第を図及び第４図を参照
しつつ説明する。

をお、第４図（＝第１図の電圧波形図て′あつ、図中Ｖ
ｂｅはトランジスタ３１のベース・エミッタ間電圧、Ｖ
ｅはトランジスタ３１のエミッタ電圧、ＶＮＩＩはキャ
パシタ２０の一端Ｎ１１の電位、ｔは遅延時間である。

先ず、入力信号Ｓｉが“°Ｈ′°のとき、放電回路上０
のトランジスタ１２がオン状態となっており、キャパシ
タ２０の電荷はそのトランジスタ■２を通して放電され
ている。電流供給回路２丁に流れる電流ｉは、電流低減
回路３０に供給され、その出力電流端子３０ｂから出力
される電流ｉ　／’　（１↑β）が、トランジスタ１２
を通して負１則電源Ｖｂに流れている。

キャパシタ２０の一端Ｎｉｌの電位ＶＮ１１は、負側電
源ｖｂの電位に保たれ、その電位ＶＮＩＩよりベース・
エミッタ間電圧Ｖｂｅだけ高い電位が比較回路４０の（
−）側入力端子に印加される。

基準電圧Ｖｒが比較回路４０の（−〉側入力端子よりも
高い電位に設定されていると、その比較回路４０の出力
信号ＳＯは′Ｈ゛°となる。

この状態から、入力信号Ｓｉが“°Ｌ′°になると、放
電図ｎ１０のトランジスタ１２がオフ状態となり、電流
低減回路３０の出力電流端子３０ｂから出力される電流
ｉ／（１＋β〉により、キャパシタ２０が極めて緩やか
に充電される。これにより、キャパシタ２０の一端Ｎｉ
ｌの電位ＶＮＩＩは、除々に上昇していき、それに伴っ
て比較器ｎ４０のく−〉側入力端子の電位も、一端Ｎ１
１の電位ＶＮＩＩよりもベース・エミッタ間電圧Ｖｂｅ
だけ高い電位で移行する。

比較回路４０の〈−〉開入力端子の電位が基準電圧Ｖｒ
を越えると、その比較回路４０の出力が゛Ｈ゛から“°
Ｌ゛に変化する。これにより、所定の遅延時間ｔを計時
したことを示す出力信号ＳＯが得られる。

その後、リセットのために入力信号Ｓｉを“Ｈ°゛にす
ると、トランジスタ■２がオン状態となり、キャパシタ
２０に蓄積された電荷がそのトランジスタ１２を通して
急速に放電され、再び最初の計時開始前の状態に復帰す
る。

本実施例では、次のような利点を有している。

電流供給回路２１からの電流ｉを減少させて取出す電流
低減回路３０を設け、その取出した微小電流でキャパシ
タ２０を充電するようにしたので、例えば、電流供給回
路２１を流れる電流ｉの値、キャパシタ２０の容量値、
及び比較回路４０の基準電圧Ｖｒが、従来の第２図の回
路の定数と同一であるとしても、本実施例の遅延回路の
遅延時間ｔを、トランジスタ３１のほぼβ倍長くするこ
とが可能となる。そのため、従来の第２図の回路と同−
の遅延時間を得る場合、キャパシタ２０の容量値は従来
回路のほぼ１／′βの小さそ値にすることができ、それ
によってキャパシタ２０の形成面積を小さくすることが
できる。

しかも、電流低減回路３０はトランジスタ３１を用いた
簡単な構成であるため、小さなスペースで、簡単に製造
できる。その上、この電流低減回路３０を設けることに
より、電流供給回路２１の構成を簡単にすることが可能
になると共に、小さな容量のキャパシタ２０で、遅延回
路の形成面積を大きくする二となて、高精度で、遅延時
間の長いモノリシ・ツクＩＣ措或の遅延回路を実現でき
る。

なあ、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ａ＞　　第１図では、電流低減回路３０をトランジス
タ１段で構成したが、例えば第５図に示すような他の回
路で構成することも可能である。

第５図は第１図の電流低減回路３０の他の構成例を示す
回路向である。この電流低減口１１ｔ３０は、ＰＮＰ型
ｔ−ランジスタ３２とＮＰＮ型トランジスタ３３とをダ
ーリントン接続して構成されている。

このようなダーリントン接続にすれば、第１図の回路に
比べて電流増幅率を大きくすることができ、それによっ
てキャパシタ２０の容量の減少化あるいは遅延時間ｔの
増大化が可能となる。

（ｂ）　　第１図では、比較回路４０を差動増幅器で構
成したが、他の回路で構成することも可能である。

第６図は、第１図の比較回路４０の他の構成例を示す回
路図である。この比較回路４０は、ＮＰＮ型トランジス
タ４１，４５、基準電圧生成用の抵抗４２．４３、及び
負荷抵抗４４より構成されている。そして、第を図の電
流低減回路３０の入力電流端子３０ａの電位が、トラン
ジスタ４１のベース電極に印加され、その電位が、抵抗
４２゜４３で形成される基準電圧と比較され、その比較
値に応じてトランジスタ４５が動作してそのトランジス
タ４５のコレクタ電極から“Ｈ゛またはＬ”の出力信号
ＳＯが出力される。このような比較回路４０を用いても
、上記実施例とほぼ同様の作用、効果が得られる。

なお、トランジスタ４１のベース電極は第１図の電流低
減回路３０の入力電流端子３０ａに接続されているが、
キャパシタ２０の一端Ｎｉｌに接続しても、同様の動作
が得られる。同様に、第１図の比較器４０の（−）側入
力端子は、キャパシタ２０の一端Ｎｉｌに接続すること
も可能である。

（Ｃ）　　第１図の充電回路１０は、トランジスタ１２
を用いて構成したが、ダイオード等を用いて池の回路で
構成することも可能である。

（ｄ）　　本発明の遅延回路は、一定の遅延時間ｔを得
るための回路だけでなく、例えばパワー・オン・リセッ
ト回路等の時定数回路を有する回路にも適用が可能であ
る。

（発明の効果〉 以上詳細に説明したように、本発明によれば、電流低減
回路により、電流供給回路からの電流を電流増幅率に対
応した値で減少させ、キャパシタを充電するようにした
ので、簡単な回路構成で時定数を大きくすることができ
、それによって電流供給回路の回路構成を簡単にできる
。さらに、キャパシタの小容量化が可能となり、回路形
成面積を大きくすることなく、構造及び製造が簡単で、
精度が良く、遅延時間の長い遅延回路を得ることができ
る。

また、電？ｙｊＬ低減回路は、複数のトランジスタをダ
ーリントン接続して構成した場合、電流増幅率を大きく
することができ、それによって時定数をより大きくする
ことが可能となり、キャパシタの容量をより小さくする
ことができる。

【図面の簡単な説明】

第１図は本発明の実施例を示す遅延回路の回路図、第２
図は従来の遅延回路の回路図、第３図は第２図の電圧波
形図、第４図は第１図の電圧波形図、第５図は第１図の
電流低減回路の他の構成例を示す回路図、第６図は第１
図の比較回路の他の構成例を示す回路図である。 ＩＯ・・・・・・放電回路、２０・・・・・・キャパシ
タ、２１・・・・・・電流供給回路、３０・・・・・・
電流低減回路、３１゜３２゜ ３３・・・・・・トランジスタ、 ４０・・・・・・比較回路。

Claims (1)

1. 【特許請求の範囲】 １、時定数を決定するための積分用キャパシタと、前記
   キャパシタに積分電流を供給して前記キャパシタを充電
   させる電流供給回路と、入力信号によりオン、オフ動作
   して前記キャパシタの蓄積電荷を放電する放電回路と、
   前記キャパシタの電圧と基準電圧とを比較してその比較
   結果に応じた出力信号を出力する比較回路とを、備えた
   遅延回路において、 トランジスタで構成されそのトランジスタの電流増幅率
   に対応した値で前記積分電流を減少させてその電流によ
   り前記キャパシタを充電する電流低減回路を、 設けたことを特徴とする遅延回路。 ２、請求項１記載の遅延回路において、 前記電流低減回路は、複数のトランジスタをダーリント
   ン接続して構成した遅延回路。