JPH0336110Y2 - - Google Patents
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- JPH0336110Y2 JPH0336110Y2 JP1987059469U JP5946987U JPH0336110Y2 JP H0336110 Y2 JPH0336110 Y2 JP H0336110Y2 JP 1987059469 U JP1987059469 U JP 1987059469U JP 5946987 U JP5946987 U JP 5946987U JP H0336110 Y2 JPH0336110 Y2 JP H0336110Y2
- Authority
- JP
- Japan
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- transistor
- base
- terminal
- constant current
- voltage
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Links
- 239000003990 capacitor Substances 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Description
【考案の詳細な説明】
（産業上の利用分野）
本考案は、例えばバイポーラIC回路に用いら
れるデジタル信号の遅延回路に関するものであ
る。
れるデジタル信号の遅延回路に関するものであ
る。
（従来の技術）
第３図に従来の遅延回路を示す。バツフア回路
１の入力側にVin端子からのパルス信号が供給さ
れ、抵抗R1、容量C1で積分された信号をインバ
ータ回路２に印加し、ここで波形整形する。次に
抵抗をR2、容量C2で再度積分した後、インバー
タ回路３を通してVoutに遅延されたパルス信号
を出力する。この遅延回路は抵抗と容量による積
分R1，C1，R2，C2と、各インバータ回路２，３
のスレツシヨルド電圧により、入力パルス信号を
遅延するものである。入力パルス信号を抵抗R1、
容量C1による積分と抵抗R2、容量C2による積分
によつて２回遅延させる理由は、インバータ回路
２，３の出力インピーダンスが印加される入力信
号の電圧上昇時と下降時に違いがあり、入力信号
の立ち上がり及び立ち下りでの遅延量の違いを打
ち消す為である。
１の入力側にVin端子からのパルス信号が供給さ
れ、抵抗R1、容量C1で積分された信号をインバ
ータ回路２に印加し、ここで波形整形する。次に
抵抗をR2、容量C2で再度積分した後、インバー
タ回路３を通してVoutに遅延されたパルス信号
を出力する。この遅延回路は抵抗と容量による積
分R1，C1，R2，C2と、各インバータ回路２，３
のスレツシヨルド電圧により、入力パルス信号を
遅延するものである。入力パルス信号を抵抗R1、
容量C1による積分と抵抗R2、容量C2による積分
によつて２回遅延させる理由は、インバータ回路
２，３の出力インピーダンスが印加される入力信
号の電圧上昇時と下降時に違いがあり、入力信号
の立ち上がり及び立ち下りでの遅延量の違いを打
ち消す為である。
（考案が解決しようとする問題点）
上述したように、従来技術では、インバータ回
路、バツフア回路の出力インピーダンスの変動
（印加される入力信号の電圧上昇時と下降時で出
力インピーダンスが違うこと）により、入力パル
ス信号のデユーテイ比を変化させずに遅延させる
為には、回路構成の複雑さが伴つた。また抵抗、
容量による積分回路の時定数で遅延が決まるの
で、温度変化による遅延量の変化を少なくする為
には、抵抗と容量の温度特性に注意する必要があ
つた。これらのことにより、従来の遅延回路を特
にIC回路に用いることは不向きである。
路、バツフア回路の出力インピーダンスの変動
（印加される入力信号の電圧上昇時と下降時で出
力インピーダンスが違うこと）により、入力パル
ス信号のデユーテイ比を変化させずに遅延させる
為には、回路構成の複雑さが伴つた。また抵抗、
容量による積分回路の時定数で遅延が決まるの
で、温度変化による遅延量の変化を少なくする為
には、抵抗と容量の温度特性に注意する必要があ
つた。これらのことにより、従来の遅延回路を特
にIC回路に用いることは不向きである。
そこで、入力信号の立ち上がり立ち下がりにお
ける遅延を同じにしてしかも素子数が少なく、遅
延量を制御し易い遅延回路が求められていた。
ける遅延を同じにしてしかも素子数が少なく、遅
延量を制御し易い遅延回路が求められていた。
（問題点を解決するための手段）
上述した問題点を解決するためには、本考案は
遅延回路を、入力信号がそのベース端子に供給さ
れ、そのエミツタ端子は第１の定電流源に接続さ
れる第１のトランジスタと、前記エミツタ端子に
そのエミツタ端子が接続され、第２の定電流源に
共通にコレクタ端子及びベース端子が接続された
第２のトランジスタと、この第２のトランジスタ
の前記コレクタ端子及び前記ベース端子と容量手
段に共通にベースが接続された第３のトランジス
タと、この第３のトランジスタと差動対を構成
し、そのエミツタ端子は前記第３のトランジスタ
のエミツタ端子及び第３の定電流源に夫々接続さ
れ、そのコレクタは負荷に接続され、そのベース
端子は定電圧源に接続された第４のトランジスタ
と、この第４のトランジスタのコレクタ端子にそ
のベースが接続され、そのエミツタ端子は第４の
定電流源に接続されると共に、前記第１のトラン
ジスタの前記ベース端子に供給された前記入力信
号を所定時間遅延して得た出力信号を出力する第
５のトランジスタとを有する構成とした。
遅延回路を、入力信号がそのベース端子に供給さ
れ、そのエミツタ端子は第１の定電流源に接続さ
れる第１のトランジスタと、前記エミツタ端子に
そのエミツタ端子が接続され、第２の定電流源に
共通にコレクタ端子及びベース端子が接続された
第２のトランジスタと、この第２のトランジスタ
の前記コレクタ端子及び前記ベース端子と容量手
段に共通にベースが接続された第３のトランジス
タと、この第３のトランジスタと差動対を構成
し、そのエミツタ端子は前記第３のトランジスタ
のエミツタ端子及び第３の定電流源に夫々接続さ
れ、そのコレクタは負荷に接続され、そのベース
端子は定電圧源に接続された第４のトランジスタ
と、この第４のトランジスタのコレクタ端子にそ
のベースが接続され、そのエミツタ端子は第４の
定電流源に接続されると共に、前記第１のトラン
ジスタの前記ベース端子に供給された前記入力信
号を所定時間遅延して得た出力信号を出力する第
５のトランジスタとを有する構成とした。
（実施例）
本考案になる遅延回路は、出力信号の立ち上が
り及び立ち下がりにおける遅延量と同じにして、
しかもこの遅延量を制御し易いように構成したも
のである。
り及び立ち下がりにおける遅延量と同じにして、
しかもこの遅延量を制御し易いように構成したも
のである。
第１図は本考案になる遅延回路の一実施例構成
図、第２図ａ〜ｃは第１図に示す構成部分の各部
の信号波形を示す図である。第１図において、
Q1〜Q5はNPNトランジスタ、I1〜I4は定電流源、
Ｒは抵抗（負荷）、Ｃは容量、Ｖは定電圧源、
Vccは電源である。
図、第２図ａ〜ｃは第１図に示す構成部分の各部
の信号波形を示す図である。第１図において、
Q1〜Q5はNPNトランジスタ、I1〜I4は定電流源、
Ｒは抵抗（負荷）、Ｃは容量、Ｖは定電圧源、
Vccは電源である。
同図に示すように、NPNトランジスタQ1のベ
ースには第２図ａにパルス信号ａが印加される。
このとき各トランジスタにはバイアスが適当に与
えられており、各トランジスタQ1〜Q4及び各定
電流源I1〜I4が正常に動作する状態となつてい
る。また定電流源I1，I2はそこに流れる定電流が
I1＝2I2の関係を満足するように作動する。
ースには第２図ａにパルス信号ａが印加される。
このとき各トランジスタにはバイアスが適当に与
えられており、各トランジスタQ1〜Q4及び各定
電流源I1〜I4が正常に動作する状態となつてい
る。また定電流源I1，I2はそこに流れる定電流が
I1＝2I2の関係を満足するように作動する。
次にその動作を説明する。
(1) パルス信号ａがローレベル状態のとき、定電
流I1，I2及びパルス信号ａのローレベル状態の
電圧により、トランジスタQ1，Q2のコレクタ
に流れる電流が決まり、トランジスタQ2のベ
ース電圧は一定となる。つまり容量Ｃに電流が
流れず安定状態となる。トランジスタQ3のベ
ース電流を無視すると次のような関係が成り立
つている。
流I1，I2及びパルス信号ａのローレベル状態の
電圧により、トランジスタQ1，Q2のコレクタ
に流れる電流が決まり、トランジスタQ2のベ
ース電圧は一定となる。つまり容量Ｃに電流が
流れず安定状態となる。トランジスタQ3のベ
ース電流を無視すると次のような関係が成り立
つている。
I2＋ICQ1／α＝I1 …
但し、
ICQ1：トランジスタQ1のコレクタ電流、
α：電流増幅率、
定電流I1＝2I2であり、電流増幅率αが大き
いとすると、 ICQ1≒I1−I2＝I2 … となり、トランジスタQ1，Q2共にほぼ同じ値
のコレクタ電流が流れている。ダイオードの電
流式IE、 IE＝IS（expqVBE／kT−１） より、トランジスタQ2のベース電圧はトラン
ジスタQ1のベース電圧とほぼ同じ電圧で安定
となることがわかる。ただしIEはエミツタ電
流、ISは逆方向飽和電流、VBEはベース・エミ
ツタ間電圧、ｑは電荷、ｋはボルツマン定数、
Ｔは絶対温度である。
いとすると、 ICQ1≒I1−I2＝I2 … となり、トランジスタQ1，Q2共にほぼ同じ値
のコレクタ電流が流れている。ダイオードの電
流式IE、 IE＝IS（expqVBE／kT−１） より、トランジスタQ2のベース電圧はトラン
ジスタQ1のベース電圧とほぼ同じ電圧で安定
となることがわかる。ただしIEはエミツタ電
流、ISは逆方向飽和電流、VBEはベース・エミ
ツタ間電圧、ｑは電荷、ｋはボルツマン定数、
Ｔは絶対温度である。
(2) パルス信号ａがロールベル状態からハイレベ
ル状態に変化する時点のとき、 トランジスタQ1のベース電圧はローレベル
からハイレベル状態になり、これに応じてトラ
ンジスタQ2はオンからオフ状態になり、定電
流I1はすべてトランジスタQ1を流れる。容量Ｃ
は定電流I2で充電されて、同図ｂに示す信号ｂ
の充電期間の波形を生じる。
ル状態に変化する時点のとき、 トランジスタQ1のベース電圧はローレベル
からハイレベル状態になり、これに応じてトラ
ンジスタQ2はオンからオフ状態になり、定電
流I1はすべてトランジスタQ1を流れる。容量Ｃ
は定電流I2で充電されて、同図ｂに示す信号ｂ
の充電期間の波形を生じる。
このとき、この充電期間の傾きはトランジス
タQ2のベース電圧をVb2とすると、 Vb2＝I2／Ｃｔ＋VL … 但し、 VL：トランジスタQ2がローレベル状態 の時のベース電圧、 ｔ：時間、 となる。上記式で表わされる充電期間の傾き
で上昇するトランジスタQ2のベース電圧は、
トランジスタQ1のベース電圧にほぼ等しくな
つた時点で前記の理由から再び安定する。
タQ2のベース電圧をVb2とすると、 Vb2＝I2／Ｃｔ＋VL … 但し、 VL：トランジスタQ2がローレベル状態 の時のベース電圧、 ｔ：時間、 となる。上記式で表わされる充電期間の傾き
で上昇するトランジスタQ2のベース電圧は、
トランジスタQ1のベース電圧にほぼ等しくな
つた時点で前記の理由から再び安定する。
(3) パルス信号ａがハイレベル状態からローレベ
ル状態に変化する時点のとき、 トランジスタQ1のベース電圧はハイレベル
からローレベル状態になり、これに応じてトラ
ンジスタQ1はオンからオフ状態となり、定電
流I2は全てトランジスタQ2を流れる。よつて容
量Ｃは定電流I1とI2の差電流（I1−I2）で放電
される。このときの信号波形は同図ｂに示す信
号ｂの放電期間の波形となる。
ル状態に変化する時点のとき、 トランジスタQ1のベース電圧はハイレベル
からローレベル状態になり、これに応じてトラ
ンジスタQ1はオンからオフ状態となり、定電
流I2は全てトランジスタQ2を流れる。よつて容
量Ｃは定電流I1とI2の差電流（I1−I2）で放電
される。このときの信号波形は同図ｂに示す信
号ｂの放電期間の波形となる。
トランジスタQ2のベース電圧Vb2は、
Vb2＝−（I1−I2）／Ｃｔ＋VH＝−I2／Ｃｔ＋VH
…
但し、VH：トランジスタQ2がハイレベル状態
の時のベース電圧、
となる。トランジスタQ2のベース電圧がトラ
ンジスタQ1のベース電圧にほぼ等しくなつた
時点で上記した(1)の状態に戻る。
ンジスタQ1のベース電圧にほぼ等しくなつた
時点で上記した(1)の状態に戻る。
以上のような(1)〜(3)状態の繰り返し動作で容量
Ｃに生じた信号がトランジスタQ3のベースに入
力される。ここでトランジスタQ3とQ4は差動回
路を構成していて、負荷抵抗Ｒと定電流回路I3の
値を適当な選び、トランジスタQ3，Q4がオン、
オフ動作をするように入力信号レベル（パルス信
号ａのハイレベル状態とローレベル状態）を決め
ると、ECL回路（エミツタ・カツプルド・ロジ
ツク回路）として、使用出来る。
Ｃに生じた信号がトランジスタQ3のベースに入
力される。ここでトランジスタQ3とQ4は差動回
路を構成していて、負荷抵抗Ｒと定電流回路I3の
値を適当な選び、トランジスタQ3，Q4がオン、
オフ動作をするように入力信号レベル（パルス信
号ａのハイレベル状態とローレベル状態）を決め
ると、ECL回路（エミツタ・カツプルド・ロジ
ツク回路）として、使用出来る。
トランジスタQ4のベース電圧Ｖをトランジス
タQ3のベース入力信号のハイレベルとローレベ
ルとの中間レベルに設定する（同図ｂの点線で示
すレベル）。すると、トランジスタQ3，Q4はトラ
ンジスタQ3のベース入力信号が上記の中間レベ
ルＶを通るとき反転するので、負荷抵抗Ｒ、エミ
ツタフオロワのトランジスタQ5（定電流負荷とし
て定電流源I4が接続されている）を通した出力信
号は第２図ｃに示す信号ｃになる。
タQ3のベース入力信号のハイレベルとローレベ
ルとの中間レベルに設定する（同図ｂの点線で示
すレベル）。すると、トランジスタQ3，Q4はトラ
ンジスタQ3のベース入力信号が上記の中間レベ
ルＶを通るとき反転するので、負荷抵抗Ｒ、エミ
ツタフオロワのトランジスタQ5（定電流負荷とし
て定電流源I4が接続されている）を通した出力信
号は第２図ｃに示す信号ｃになる。
つまり第２図ｂに示す信号ｂにおける時間t1，
t2に相当する時間遅れが同図ｃに示す信号ｃに生
じたことになる。このとき上記の，式から時
間t1，t2を求めると次のようになる。
t2に相当する時間遅れが同図ｃに示す信号ｃに生
じたことになる。このとき上記の，式から時
間t1，t2を求めると次のようになる。
Ｖ＝Vb2＝I2／Ｃt1＋VL
よつて、t1＝（Ｖ−VL）Ｃ／I2 …
同様に、t2＝（VH−Ｖ）Ｃ／I2 …
VH−Ｖ＝Ｖ−VLの関係から、
t1＝（Ｖ−VL）Ｃ／I2＝（VH−Ｖ）Ｃ／I2＝t2 …
となり、立ち上がりの遅延と立ち下がりの遅延は
同じになる。
同じになる。
まとめると、上述した第１図に示す遅延回路
で、次式，の条件を満たせば、出力信号ｃの
立ち上がりと立ち下りの遅延を同じに出来る。
で、次式，の条件を満たせば、出力信号ｃの
立ち上がりと立ち下りの遅延を同じに出来る。
I1＝2I2 …
VH−Ｖ＝Ｖ−VL …
既述したように、本考案になる遅延回路は、出
力信号の立ち上がり及び立ち下がりにおける遅延
量を同一にすることができる。
力信号の立ち上がり及び立ち下がりにおける遅延
量を同一にすることができる。
（考案の効果）
本考案は以上説明したように、入力パルス信号
の遅延回路を、容量手段と定電流及び定電圧源で
構成している為、これらの精度を高くすればする
ほど精度の良い遅延が得られる。また、この遅延
回路をバイポーラの集積回路で製作すると定電流
と定電圧は作りやすく制御しやすく、精度の良い
ものが作れるので最適である。さらに、抵抗と容
量による従来の遅延回路に比べて素子数の面でも
有利であり、特にECL回路（エミツタ・カツプ
ルド・ロジツク回路）を含むバイポーラ集積回路
内での使用は信号の受け渡しなどの点で素子数が
少なくて良く、効果は大である。さらにまた、温
度による遅延量の変化は定電流、定電圧の温度特
性をゼロにすれば容量の温度特性となり、制御し
易いという効果がある。
の遅延回路を、容量手段と定電流及び定電圧源で
構成している為、これらの精度を高くすればする
ほど精度の良い遅延が得られる。また、この遅延
回路をバイポーラの集積回路で製作すると定電流
と定電圧は作りやすく制御しやすく、精度の良い
ものが作れるので最適である。さらに、抵抗と容
量による従来の遅延回路に比べて素子数の面でも
有利であり、特にECL回路（エミツタ・カツプ
ルド・ロジツク回路）を含むバイポーラ集積回路
内での使用は信号の受け渡しなどの点で素子数が
少なくて良く、効果は大である。さらにまた、温
度による遅延量の変化は定電流、定電圧の温度特
性をゼロにすれば容量の温度特性となり、制御し
易いという効果がある。
第１図は本考案になる遅延回路の一実施例構成
図、第２図は第１図に示す構成部分各部の信号波
形を示す図、第３図は従来の遅延回路を示す図で
ある。 ａ……入力信号、ｃ……出力信号、Ｃ……容量
手段、I1〜I4……第１〜第４の定電流源、Q1〜Q5
……第１〜第５のNPNトランジスタ、Ｒ……負
荷、Ｖ……定電圧源。
図、第２図は第１図に示す構成部分各部の信号波
形を示す図、第３図は従来の遅延回路を示す図で
ある。 ａ……入力信号、ｃ……出力信号、Ｃ……容量
手段、I1〜I4……第１〜第４の定電流源、Q1〜Q5
……第１〜第５のNPNトランジスタ、Ｒ……負
荷、Ｖ……定電圧源。
Claims (1)
- 入力信号がそのベース端子に供給され、そのエ
ミツタ端子は第１の定電流源に接続される第１の
トランジスタと、前記エミツタ端子にそのエミツ
タ端子が接続され、第２の定電流源に共通にコレ
クタ端子及びベース端子が接続された第２のトラ
ンジスタと、この第２のトランジスタの前記コレ
クタ端子及び前記ベース端子と容量手段に共通に
ベースが接続された第３のトランジスタと、この
第３のトランジスタと差動対を構成し、そのエミ
ツタ端子は前記第３のトランジスタのエミツタ端
子及び第３の定電流源に夫々接続され、そのコレ
クタは負荷に接続され、そのベース端子は定電圧
源に接続された第４のトランジスタと、この第４
のトランジスタのコレクタ端子にそのベースが接
続され、そのエミツタ端子は第４の定電流源に接
続されると共に、前記第１の定電流源の定電流値
は前記第２の定電流源の電流値の２倍とし、ま
た、前記第４のトランジスタのベース電圧を前記
第３のベース入力信号のハイレベルとローレベル
との中間レベルに設定し、前記第１のトランジス
タの前記ベース端子に供給された前記入力信号を
所定時間遅延して得た出力信号を出力する第５の
トランジスタとを有することを特徴とする遅延回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987059469U JPH0336110Y2 (ja) | 1987-04-20 | 1987-04-20 | |
| KR2019880005670U KR910004855Y1 (ko) | 1987-04-20 | 1988-04-20 | 지연 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987059469U JPH0336110Y2 (ja) | 1987-04-20 | 1987-04-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63169716U JPS63169716U (ja) | 1988-11-04 |
| JPH0336110Y2 true JPH0336110Y2 (ja) | 1991-07-31 |
Family
ID=30890992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987059469U Expired JPH0336110Y2 (ja) | 1987-04-20 | 1987-04-20 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0336110Y2 (ja) |
| KR (1) | KR910004855Y1 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61112416A (ja) * | 1984-11-06 | 1986-05-30 | Mitsubishi Electric Corp | 波形遅延回路 |
-
1987
- 1987-04-20 JP JP1987059469U patent/JPH0336110Y2/ja not_active Expired
-
1988
- 1988-04-20 KR KR2019880005670U patent/KR910004855Y1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61112416A (ja) * | 1984-11-06 | 1986-05-30 | Mitsubishi Electric Corp | 波形遅延回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR880020712U (ko) | 1988-11-30 |
| KR910004855Y1 (ko) | 1991-07-06 |
| JPS63169716U (ja) | 1988-11-04 |
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