JPH0413310A - 論理回路 - Google Patents
論理回路Info
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- JPH0413310A JPH0413310A JP11616990A JP11616990A JPH0413310A JP H0413310 A JPH0413310 A JP H0413310A JP 11616990 A JP11616990 A JP 11616990A JP 11616990 A JP11616990 A JP 11616990A JP H0413310 A JPH0413310 A JP H0413310A
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- 230000000694 effects Effects 0.000 abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 238000006243 chemical reaction Methods 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
論理回路特に高速ＥＣＬ回路のエミッタホロア出力段に
関し、 出力段のエミッタホロアの電流を増大することなく、出
力の立下り速度を大にすることを目的とし、 入力信号を受ける差動対と、出力段のエミッタホロアを
有するＥＣＬ論理回路において、該エミッタホロアが、
ベースに差動対の出力を受ける第１、第２のトランジス
タと、第１のトランジスタのエミッタに接続され、その
接続点が出力端になるＰＮＰ トランジスタと、第２の
トランジスタのエミッタとＰＮＰ トランジスタのベー
スとの間に接続された抵抗を有し、該抵抗は該抵抗に電
流を流す回路にも接続されて両端間に前記ＰＮＰ トラ
ンジスタがオンするときのベース・エミッタ間電圧より
小さい電圧を生じるよう構成し、また該抵抗の代りにＳ
ＢＤを用いて同様にする構成とする。
関し、 出力段のエミッタホロアの電流を増大することなく、出
力の立下り速度を大にすることを目的とし、 入力信号を受ける差動対と、出力段のエミッタホロアを
有するＥＣＬ論理回路において、該エミッタホロアが、
ベースに差動対の出力を受ける第１、第２のトランジス
タと、第１のトランジスタのエミッタに接続され、その
接続点が出力端になるＰＮＰ トランジスタと、第２の
トランジスタのエミッタとＰＮＰ トランジスタのベー
スとの間に接続された抵抗を有し、該抵抗は該抵抗に電
流を流す回路にも接続されて両端間に前記ＰＮＰ トラ
ンジスタがオンするときのベース・エミッタ間電圧より
小さい電圧を生じるよう構成し、また該抵抗の代りにＳ
ＢＤを用いて同様にする構成とする。
本発明は、論理回路特に高速ＥＣＬ回路のエミッタホロ
ア出力段に関する。
ア出力段に関する。
近年システムの高速化、高集積化の要求に伴ない、高速
で高集積度のＬ５１が要求されており、つれて高速ＥＣ
Ｌ回路も一層の高速化、低消費電力化が望まれている。
で高集積度のＬ５１が要求されており、つれて高速ＥＣ
Ｌ回路も一層の高速化、低消費電力化が望まれている。
第４図、第５図に従来例を示す。第４図は従来よりよく
使われている回路で、Ｔ Ｉ、 Ｔ ｚはＥＣＬの差動
対を構成するトランジスタ、Ｒ，、Ｒ，はその負荷抵抗
、Ｔ、は一定電圧■ゎ８、抵抗Ｒ１と共に定電流源を構
成するトランジスタである。Ｔ４゜Ｔ、は出力段のエミ
ッタホロアを構成するトランジスタで、定電流源Ｔ、と
Ｒｓ、 Ｔ ｂとＲ４が該エミッタホロアの定電流源を
構成する。
使われている回路で、Ｔ Ｉ、 Ｔ ｚはＥＣＬの差動
対を構成するトランジスタ、Ｒ，、Ｒ，はその負荷抵抗
、Ｔ、は一定電圧■ゎ８、抵抗Ｒ１と共に定電流源を構
成するトランジスタである。Ｔ４゜Ｔ、は出力段のエミ
ッタホロアを構成するトランジスタで、定電流源Ｔ、と
Ｒｓ、 Ｔ ｂとＲ４が該エミッタホロアの定電流源を
構成する。
この回路では入力りがＬ（ロー）レベルからＨ（ハイ）
レベルに変わると、トランジスタＴ、オン、Ｔ２オフ、
出力ＸはＨ１出力又はＬになる。
レベルに変わると、トランジスタＴ、オン、Ｔ２オフ、
出力ＸはＨ１出力又はＬになる。
出力ＸがＬ−Ｈ変化するとき配線容量の０２がそのＨレ
ベルに充電され、この充電はエミッタホロアのトランジ
スタＴ、のインピーダンスが低いので迅速に行なわれる
。入力りがＨ−Ｌに変わると、トランジスタＴ＋オフ、
Ｔ２オン、出力ＸはＬになる。このとき配線容量Ｃ２が
放電するが、この放電は定電流源Ｔ’ｒ、Ｒｓを通して
行なわれるため遅い（Ｔ、の電流は消費電力を小にする
ため小さくしである）。出力のＬ−Ｈ立上り、Ｈ−Ｌ立
下りは配線容量Ｃ２の充、放電と共に行なわれるから、
この回路は立上りは速いものの、立下りは遅く、この傾
向は配線容量Ｃ２が大きい程著しい。
ベルに充電され、この充電はエミッタホロアのトランジ
スタＴ、のインピーダンスが低いので迅速に行なわれる
。入力りがＨ−Ｌに変わると、トランジスタＴ＋オフ、
Ｔ２オン、出力ＸはＬになる。このとき配線容量Ｃ２が
放電するが、この放電は定電流源Ｔ’ｒ、Ｒｓを通して
行なわれるため遅い（Ｔ、の電流は消費電力を小にする
ため小さくしである）。出力のＬ−Ｈ立上り、Ｈ−Ｌ立
下りは配線容量Ｃ２の充、放電と共に行なわれるから、
この回路は立上りは速いものの、立下りは遅く、この傾
向は配線容量Ｃ２が大きい程著しい。
出力Ｙ側も同様である。
第５図は１９８９．９ ＢＣＴＭ ｐ１９〜２１に載
っている従来例で、出力Ｘ、Ｘのプルダウンをトランジ
スタＴ ＊、 Ｔ ｑで行なうことにより、立下りを速
めている。即ち、この回路では入力りがＨ−Ｌ変化して
、トランジスタＴ１がオフ、Ｔ２がオン、出力ＸがＬに
なるとき、マルチエミッタトランジスタＴＳｍの一方の
エミッタにダイオードＤｚを介して接続しているトラン
ジスタＴ、のベースは、差動対出力ａのＨ−Ｌ変化と共
に迅速にＬに立下るが、出力Ｘは配線容量Ｃｔの放電と
共にＨ−Ｌ変化するので遅く、このためトランジスタＴ
９のエミッタがベースに比べて高電位になり、トランジ
スタＴ。
っている従来例で、出力Ｘ、Ｘのプルダウンをトランジ
スタＴ ＊、 Ｔ ｑで行なうことにより、立下りを速
めている。即ち、この回路では入力りがＨ−Ｌ変化して
、トランジスタＴ１がオフ、Ｔ２がオン、出力ＸがＬに
なるとき、マルチエミッタトランジスタＴＳｍの一方の
エミッタにダイオードＤｚを介して接続しているトラン
ジスタＴ、のベースは、差動対出力ａのＨ−Ｌ変化と共
に迅速にＬに立下るが、出力Ｘは配線容量Ｃｔの放電と
共にＨ−Ｌ変化するので遅く、このためトランジスタＴ
９のエミッタがベースに比べて高電位になり、トランジ
スタＴ。
がより大きくオンして、配線容量Ｃ２の電荷を急速に放
電する。こうして出力ＸのＨ−Ｌ変化が速くなる。出力
Ｘ側も同様である。
電する。こうして出力ＸのＨ−Ｌ変化が速くなる。出力
Ｘ側も同様である。
しかしながらこの第５図の回路はトランジスタＴ、が常
時オンしているので、消費電流が大きい。
時オンしているので、消費電流が大きい。
トランジスタＴ、の常時オンは、ノードａから見てＴ９
のベースはＴＳａのＶＩＥとＴ、の■。の２段落ち、ま
たＴＳａの■、とＤ２のＶ、（＝Ｖｍｔ）の２段落ちで
、共に等しいから、Ｄｚの電流と同じ電流がＴ、に流れ
ることから明らかである。
のベースはＴＳａのＶＩＥとＴ、の■。の２段落ち、ま
たＴＳａの■、とＤ２のＶ、（＝Ｖｍｔ）の２段落ちで
、共に等しいから、Ｄｚの電流と同じ電流がＴ、に流れ
ることから明らかである。
本発明はこの点を改善し、出力段のエミッタホロアの電
流を増大することなく、出力の立下り速度を大にするこ
とを目的とするものである。
流を増大することなく、出力の立下り速度を大にするこ
とを目的とするものである。
第１図、第２図に示すように、本発明では第５図のダイ
オードＤ、、Ｄ、を抵抗Ｒ６，Ｒ？またはショットキバ
リアダイオード（Ｓ Ｂ Ｄ ） Ｄ！＋ Ｄ４に置き
変える。そして抵抗Ｒ＆、Ｒ？の場合は、この抵抗の両
端の電圧がＰＮＰ トランジスタＴ、、Ｔ。
オードＤ、、Ｄ、を抵抗Ｒ６，Ｒ？またはショットキバ
リアダイオード（Ｓ Ｂ Ｄ ） Ｄ！＋ Ｄ４に置き
変える。そして抵抗Ｒ＆、Ｒ？の場合は、この抵抗の両
端の電圧がＰＮＰ トランジスタＴ、、Ｔ。
のＶＩＥ（ベース・エミッタ間のオン電圧）より小さい
、例えば０．５Ｖ以下になるようにする。
、例えば０．５Ｖ以下になるようにする。
ＥＣＬ回路の出力にはＸとその反転Ｘがあるが、この両
方は必要でなく、一方のみでもよい場合がある。この場
合は出力Ｘ側の回路Ｔ５１、 ’ｒｓＺ、 Ｒ７＋Ｔ
ｑ、 Ｔ ？＋ Ｒｓと出力Ｘ側の回路Ｔ ４１１ ’
ｒ４□、 Ｒ６＋Ｔ ｓ、 Ｔ ｂ 、 Ｒａは一方
だけを設ければよい。
方は必要でなく、一方のみでもよい場合がある。この場
合は出力Ｘ側の回路Ｔ５１、 ’ｒｓＺ、 Ｒ７＋Ｔ
ｑ、 Ｔ ？＋ Ｒｓと出力Ｘ側の回路Ｔ ４１１ ’
ｒ４□、 Ｒ６＋Ｔ ｓ、 Ｔ ｂ 、 Ｒａは一方
だけを設ければよい。
〔作用］
この回路ではトランジスタ’ｒ、、Ｔ、は常時オフで、
出力Ｘ、ＸがＨ−Ｌ変化するときだけオンになる。従っ
て消費電流は低減でき、しかも出力の立下りを速めるこ
とができる。
出力Ｘ、ＸがＨ−Ｌ変化するときだけオンになる。従っ
て消費電流は低減でき、しかも出力の立下りを速めるこ
とができる。
第１図で抵抗Ｒ１の両端の電圧を０．５■、出力端子Ｘ
のＨレベルを−１，ＯＶ、Ｌレベルを−１，６■にする
と、トランジスタＴ５．．Ｔ、２のＶＩＩＥを０゜７■
として差動対の出力ａはＨレベルで−０，３■、Ｌレベ
ルで−０，９■、従ってノードｂの電位はＨレベルのと
き−１，５■、Ｌレベルのとき−２，１■であり、トラ
ンジスタＴ、のベース、エミッタ間にか−る電圧はＨレ
ベルのとき−１，０−（−１，５）＝ ０．５ Ｖ、Ｌ
レベルのとき−１，６−（−２，１）＝０．５■であり
、該トランジスタＴ、はオンしない。
のＨレベルを−１，ＯＶ、Ｌレベルを−１，６■にする
と、トランジスタＴ５．．Ｔ、２のＶＩＩＥを０゜７■
として差動対の出力ａはＨレベルで−０，３■、Ｌレベ
ルで−０，９■、従ってノードｂの電位はＨレベルのと
き−１，５■、Ｌレベルのとき−２，１■であり、トラ
ンジスタＴ、のベース、エミッタ間にか−る電圧はＨレ
ベルのとき−１，０−（−１，５）＝ ０．５ Ｖ、Ｌ
レベルのとき−１，６−（−２，１）＝０．５■であり
、該トランジスタＴ、はオンしない。
しかし出力ＸがＨ→Ｌに変わるときは、出力Ｘは配線容
量Ｃ２の影響ですぐにはＬレベルに下らず、Ｈレベルの
−１，０■から減少を開始する程度である。これに対し
てノードｂは直ちに−２，１■のＬレベルに下り、Ｔ、
のベース、エミッタ間には−１，０−（−２，１）＝１
．ＩＶがか＼す、トランジスタＴ、はオンする。これに
より配線容量Ｃｚの電荷は急速に放電され、出力Ｘの立
下りは迅速になる。
量Ｃ２の影響ですぐにはＬレベルに下らず、Ｈレベルの
−１，０■から減少を開始する程度である。これに対し
てノードｂは直ちに−２，１■のＬレベルに下り、Ｔ、
のベース、エミッタ間には−１，０−（−２，１）＝１
．ＩＶがか＼す、トランジスタＴ、はオンする。これに
より配線容量Ｃｚの電荷は急速に放電され、出力Ｘの立
下りは迅速になる。
その後、出力ＸがＬレベルの−１，６■に下ると、トラ
ンジスタＴ、のベース、エミッタ間は０．５■になり、
トランジスタＴ、はオフする。このようにＰＮＰ トラ
ンジスタＴ、は出力ＸがＨからＬに下るときだけオンに
なり、それ以外はオフである。
ンジスタＴ、のベース、エミッタ間は０．５■になり、
トランジスタＴ、はオフする。このようにＰＮＰ トラ
ンジスタＴ、は出力ＸがＨからＬに下るときだけオンに
なり、それ以外はオフである。
こうして低消費電力化、高速化が図れる。
出力Ｘ側の動作も同様である。また第２図の回路も、５
ＢＤｆ７１Ｖ、（順方向電圧）は０．４■程度なので、
第１図と同様な動作になる。
ＢＤｆ７１Ｖ、（順方向電圧）は０．４■程度なので、
第１図と同様な動作になる。
抵抗Ｒｈ、Ｒ７の両端に生じる電圧は該抵抗の値とそれ
に流れる電流、本例では定電流源Ｔ６とＲ４゜Ｔ７とＲ
９の電流により決まる。この定電流源の電流は常時消費
電流などの観点から定められるから、Ｒ，、Ｒ１の抵抗
値を選択して上記電圧を適当な値にするのが簡単である
。エミッタホロアの負荷は定電流源Ｔ６とＲ，、Ｔ、と
Ｒ３でなく、単なる抵抗でもよいが、抵抗Ｒ＆、Ｒ？の
両端の電圧を正確に所望値にしておくには定電流源であ
るのが適当である。
に流れる電流、本例では定電流源Ｔ６とＲ４゜Ｔ７とＲ
９の電流により決まる。この定電流源の電流は常時消費
電流などの観点から定められるから、Ｒ，、Ｒ１の抵抗
値を選択して上記電圧を適当な値にするのが簡単である
。エミッタホロアの負荷は定電流源Ｔ６とＲ，、Ｔ、と
Ｒ３でなく、単なる抵抗でもよいが、抵抗Ｒ＆、Ｒ？の
両端の電圧を正確に所望値にしておくには定電流源であ
るのが適当である。
抵抗Ｒ６，Ｒ７の両端の電圧をトランジスタＴ６゜Ｔ、
がオンするときの■、にすれば、Ｔ ｓ 、 Ｔ ｑは
常時オンになってしまうからこれよりは小にし、そして
０にすると、Ｈ−Ｌ立下りの開始点でもＴｓ。
がオンするときの■、にすれば、Ｔ ｓ 、 Ｔ ｑは
常時オンになってしまうからこれよりは小にし、そして
０にすると、Ｈ−Ｌ立下りの開始点でもＴｓ。
Ｔ、のベース、エミッタ間にはＨ／Ｌレベル差の本例で
は０．６ Ｖ Ｌかか＼らないことになるから、ＶＩＩ
Ｅ＞０．６ならＴ ｓ、 Ｔ ｑはオンしないことにな
る。
は０．６ Ｖ Ｌかか＼らないことになるから、ＶＩＩ
Ｅ＞０．６ならＴ ｓ、 Ｔ ｑはオンしないことにな
る。
従ってＴＩ、ＴＩのプルダウン効果を最大限に利用する
にはＲ１，、Ｒ７の電圧はｖｏに可及的に近いのがよい
。
にはＲ１，、Ｒ７の電圧はｖｏに可及的に近いのがよい
。
第３図はトランジスタＴ、１とＴ４□、Ｔ、１と’Ｔ’
５２をマルチエミッタトランジスタＴ４□ＴＳｍにした
例である。動作は第１図と同じである。
５２をマルチエミッタトランジスタＴ４□ＴＳｍにした
例である。動作は第１図と同じである。
また１、出力Ｘ側の動作は出力Ｘ側の動作と同じであり
、全図を通して同じ部分には同じ符号が付しである。
、全図を通して同じ部分には同じ符号が付しである。
以上説明したように本発明によれば、出力段のエミッタ
ホロアの電流を増加させず、かつ出力の立下りを速くす
ることができ、Ｌ５１の性能向上に寄与する所が大きい
。
ホロアの電流を増加させず、かつ出力の立下りを速くす
ることができ、Ｌ５１の性能向上に寄与する所が大きい
。
第１図および第２図は本発明の原理図、第３図は本発明
の実施例を示す回路図、第４図および第５図は従来例１
．２の回路図である。 第１図、第２図でＴ’＋、Ｔｚは差動対トランジスタ、
Ｔｓ、、Ｔ、、は出力段エミッタホロアの第１゜第２の
トランジスタ、Ｔ、はＰＮＰ Ｉ−ランジスタ、Ｒ７は
抵抗、Ｄ４はＳＢＤである。
の実施例を示す回路図、第４図および第５図は従来例１
．２の回路図である。 第１図、第２図でＴ’＋、Ｔｚは差動対トランジスタ、
Ｔｓ、、Ｔ、、は出力段エミッタホロアの第１゜第２の
トランジスタ、Ｔ、はＰＮＰ Ｉ−ランジスタ、Ｒ７は
抵抗、Ｄ４はＳＢＤである。
Claims (1)
- 【特許請求の範囲】 １、入力信号を受ける差動対と、出力段のエミッタホロ
アを有するＥＣＬ論理回路において、該エミッタホロア
が、ベースに差動対の出力を受ける第１、第２のトラン
ジスタ（Ｔ＿５＿１、Ｔ＿５＿２）と、 第１のトランジスタ（Ｔ＿５＿２）のエミッタに接続さ
れ、その接続点が出力端（Ｘ）になるＰＮＰトランジス
タ（Ｔ＿９）と、 第２のトランジスタ（Ｔ＿５＿１）のエミッタとＰＮＰ
トランジスタのベースとの間に接続された抵抗（Ｒ＿７
）を有し、 該抵抗は該抵抗に電流を流す回路にも接続されて、両端
間に前記ＰＮＰトランジスタがオンするときのベース・
エミッタ間電圧より小さい電圧を生じることを特徴とす
る論理回路。 ２、入力信号を受ける差動対と、出力段のエミッタホロ
アを有するＥＣＬ論理回路において、該エミッタホロア
が、ベースに差動対の出力を受ける第１、第２のトラン
ジスタ（Ｔ＿５＿１、Ｔ＿５＿２）と、 第１のトランジスタ（Ｔ＿５＿２）のエミッタに接続さ
れ、その接続点が出力端（Ｘ）になるＰＮＰトランジス
タ（Ｔ＿９）と、 第２のトランジスタ（Ｔ＿５＿１）のエミッタとＰＮＰ
トランジスタのベースとの間に接続されたショットキダ
イオード（Ｄ＿４）を有し、 該ダイオードは該ダイオードに電流を流す回路にも接続
されて、両端間に前記ＰＮＰトランジスタがオンすると
きのベース・エミッタ電圧より小さい一定電圧を生じる
ことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11616990A JPH0413310A (ja) | 1990-05-02 | 1990-05-02 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11616990A JPH0413310A (ja) | 1990-05-02 | 1990-05-02 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0413310A true JPH0413310A (ja) | 1992-01-17 |
Family
ID=14680502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11616990A Pending JPH0413310A (ja) | 1990-05-02 | 1990-05-02 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0413310A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5530489A (en) * | 1993-03-31 | 1996-06-25 | Henderson; Alan R. | Single projection lens color projection system |
-
1990
- 1990-05-02 JP JP11616990A patent/JPH0413310A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5530489A (en) * | 1993-03-31 | 1996-06-25 | Henderson; Alan R. | Single projection lens color projection system |
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