JPH07297658A

JPH07297658A - レベル検出回路

Info

Publication number: JPH07297658A
Application number: JP9083494A
Authority: JP
Inventors: Hideyuki Suzuki; 秀幸鈴木; Kyosuke Ishikawa; 恭輔石川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-04-28
Filing date: 1994-04-28
Publication date: 1995-11-10

Abstract

(57)【要約】【目的】高速信号の誤差の小さいレベル検出回路を提供
する。【構成】入力信号（ａ）を並列回路４、５の一端に加え
るダイオード２と、コンデンサ４の電位を検出する検出
端子３と並列回路に並列に接続されたダイオード８、９
及び抵抗７からなる回路から構成され、ダイオード９の
１端１０から入力信号と逆相の信号（ｃ）が加えられ
る。充電時に抵抗５を流れる電流より大きな電流を抵抗
７に流し、放電時にダイオード８、９及び抵抗を並列回
路から実質的に切り離す。充電過程で抵抗５より小さい
抵抗値の抵抗７の付加により、ダイオード２の内部抵抗
を小さくし、放電過程でダイオード８が放電回路から切
り離され、コンデンサ４の電荷は抵抗５により放電す
る。【効果】充電過程で内部抵抗の小さいダイオード２によ
り充電時定数を小さくでき、放電過程でダイオード８が
放電回路から切り離されるため、放電時定数を充電時定
数とは独立に所望の値に調整できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はレベル検出回路、更に詳
しく言えば、高速信号のハイレベル、ローレベルあるい
は振幅等を検出するレベル検出回路に関する。

【０００２】

【従来の技術】通信の自動利得制御回路等においては、
入力信号のレベル、振幅等を検出する高速のレベル検出
回路が必須となる。このようなレベル検出回路として図
２４に示す回路（例えば、「実用基礎電子回路、（コロ
ナ社）第５７頁、図２．８（第５２頁）」に記載されて
いる）が一般によく知られている。入力端子１からの入
力信号は、ダイオード２を介してコンデンサ４と抵抗５
からなる並列回路の一端子に加えられる。並列回路の他
端子６には直流バイアス電位が加えられ、コンデンサ４
の一端はレベル検出端子３に接続されている。ダイオー
ド２の内部抵抗をｒd、コンデンサ４の容量をＣｐとす
ると、充電時定数はτc＝ｒd・Ｃpとなる。抵抗５の抵
抗値をＲpとすると放電時定数はτd＝Ｒp・Ｃpとなる。
図２５に示すように、入力信号の波形をａとすると、レ
ベル検出端子３では出力信号波形ｂが検出される。

【０００３】

【発明が解決しようとする課題】上記従来のレベル検出
回路は、例えば入力信号ａのハイレベルＨａを検出する
場合、ローレベルＬａが入力されているときにハイレベ
ルＨａを維持するため、充電時定数は小さく放電時定数
は大きい値に設定する。充電時定数を小さくするために
はrｄ又はＣpを小さくする必要がある。ダイオード２の
アノードとカソードの端子間電圧をｖdとすると、ｒdは
ｖdの関数であり、充電過程でｒdを常に小さい値に保つ
ためにはダイオードのｖdを決定する抵抗５の抵抗値Ｒp
を小さく設定しなければならない。一方、放電時定数τ
d＝Ｒp・Ｃpを大きくするためにはＲp又はＣpを大きくす
る必要がある。このため、充電時定数と放電時定数の要
求を同時に満足することができない。従って、高速の信
号を処理とする場合、出力信号波形ｂは検出すべき信号
レベルＨａに到達できず、検出誤差を生じる。本発明は
高速信号の信号レベルを小さい誤差で検出するレベル検
出回路を提供することを目的とする。

【０００４】

【課題を解決するための手段】上記目的を達成するた
め、本発明のレベル検出回路は、抵抗とコンデンサの並
列回路の一端にハイレベルとローレベルをもつ入力信号
を第１の回路介して加え、上記並列回路の他端に直流バ
イアス電圧を加え、上記コンデンサの充電又は放電によ
って上記一端から上記入力信号のハイレベル又はローレ
ベルを検出する回路において、上記充電過程において上
記第１の回路の抵抗を小さくし、充電時定数を小さく
し、放電過程において放電時定数を所望の値に設定する
第２の回路を上記並列回路に並列に接続して構成した。
上記第２の回路として、上記入力信号と同相又は逆相の
信号を加える第２の入力端子と上記第２の入力端子から
の信号によって駆動され、充電のときに上記第１の抵抗
を流れる電流より大きな電流を流し、放電のとき上記第
２の回路を上記並列回路から実質的に切り離す回路で構
成した。上記第１の回路は、第１のダイオード又はゲー
トに上記入力信号が加えられソース（又はドレイン）一
定電位がくわえられ、ドレイン（又はソース）が上記並
列回路の一端に接続された第１のトランジスタで構成さ
れる。

【０００５】また、上記目的は、コンデンサと抵抗の並
列回路と、並列回路と直列に接続されたダイオード特性
をもつ第１の回路を有するレベル検出回路において、並
列回路に第２の回路を並列に接続し、この第２の回路
を、コンデンサの充電時には電流源として機能し、コン
デンサからの放電時には抵抗体として機能しかつその値
が抵抗より大きくなるように構成することにより達成で
きる。ここで、入力信号がハイレベルの場合は、第１の
回路は、コンデンサの充電時の電流が並列回路に向かっ
て流れるように接続し、入力信号がローレベルの場合
は、第１の回路は、コンデンサの充電時の電流が並列回
路から流れ込むように接続される。

【０００６】

【作用】本発明によれば、充電過程において、第２の回
路が電流源として機能し、第１の回路を流れる電流を大
きくなるので、その内部抵抗が小さくなり、充電時の時
定数は小さくなる。また、放電過程において、上記第２
の回路が抵抗体として機能し、かつ第１の抵抗よりも大
きな抵抗値をもつので、等価的に上記並列回路となり、
放電時の時定数は従来のあたいをいじできる。上述の理
由により、充電時定数と放電時定数を決める回路素子の
値を独立に設定できるため、検出誤差を小さくする検出
回路を実現できる。

【０００７】

【実施例】

＜実施例１＞図１及び図２はそれぞれ本発明よるにレベ
ル検出回路の一実施例の回路図及びその動作を説明する
ための波形図である。本実施例は入力信号のハイレベル
を検出するハイレベル検出回路を構成する。入力信号ａ
が印加される端子１は第１の回路であるダイオード２の
アノードに接続され、ダイオード２のカソードはコンデ
ンサ４と抵抗５からなる並列回路の一端に接続され、上
記並列回路の他端は直流バイアス電圧が印加されるバイ
アス端子６に接続されている。

【０００８】更に、上記並列回路に並列に第２の回路が
並列に接続されている。上記第２の回路は、アノードが
上記並列回路の一端に接続され、カソードが抵抗７の一
端に接続されたダイオード８と、アノードが入力信号ａ
の逆相信号ｃを印加する端子１０に接続され、カソード
がダイオード８と抵抗７の接続点に接続されたダイオー
ド９と、抵抗７の他端は上記並列回路の他端に接続され
て構成されている。

【０００９】入力信号ａがハイレベルＨａのときには、
コンデンサ４に電荷を蓄える充電過程であり、入力信号
ａがローレベルＬａのときには、コンデンサ４の電荷を
放出する放電過程である。

【００１０】まず、充電過程について説明する。レベル
検出誤差を小さくするためには、充電時定数を小さくす
ることが充電過程において必要である。小さい充電時定
数を得るにはダイオード２の内部抵抗を小さい値にしな
ければならないが、そのためにダイオード２を流れる電
流を大きい値にすればよい。本実施例では、入力信号ａ
の逆相信号ｃを端子１０に印加する。すなわち、充電過
程では、図２に示ように入力端子１にハイレベルＨａが
印加されるとき、端子１０にローレベルＬｃが印加され
る。ローレベルＬｃをダイオード９の内部抵抗が抵抗７
と比較十して分大きくなるように設定すると、充電過程
においてダイオード９は回路かりら切離したものと考え
てよい。また、並列回路の抵抗５は抵抗７と比較して十
分にい大きので、充電過程では抵抗７を切り離して考え
て良い。以上より、充電過程では図１の回路は図３に示
す等価回路で表すことができる。図３より、抵抗７の抵
抗値を小さくすればダイオード２を流れる電流が大きく
なり、内部抵抗を小さくするので時充電定数を小さくす
ることができる。

【００１１】次に、放電過程について説明する。入力端
子１にローレベルＬａが印加される放電過程では、入力
端子１０にハイレベルＨｃが印加される。端子１０の電
位が上昇を開始すると、ダイオード９はオン状態にな
り、更に上昇すると端子１０の電位に追従してダイオー
ド８のカソード電位が上昇する。このカソード電位の上
昇はダイオード８の内部抵抗を大きくする。よってダイ
オード８の内部抵抗が抵抗５と比較して十分大きくなる
ように端子１０にハイレベルＨｃを印加すれば、放電過
程においてはダイオード８を切り離して考えることがで
きる。更に、入力端子１にローレベルＬａが印加されて
いることを考慮すれば、放電過程の回路は図４に示す等
価回路で表すことができる。

【００１２】図４より、本実施例の放電時定数は並列回
路のコンデンサ４と抵抗５で決定されることがわかる。
抵抗５は充電時定数に影響を与えないため、充電時のこ
とを考慮することなく、放電時定数を所望の値に設計す
ることができる。このように従来は図２３の抵抗５が充
電時定数と放電時定数に影響を与えていたが、本実施例
では充電時定数は抵抗７、放電時定数は抵抗５により独
立に決定することができる。従って、従来の回路と比較
して図２の（ｂ）のようにレベル検出誤差を小さくでき
る。

【００１３】＜実施例２＞図５は本発明よるにレベル検
出回路の第２の実施例の回路図である。本実施例は入力
信号のハイレベルを検出するハイレベル検出回路を構成
する。本実施例は図１の回路において、ダイオード９を
ＮチャネルＦＥＴ１６に置換した回路である。同図にお
いて、図１の実施例の回路構成素子と実質的に同じ部分
については同一の番号を付し説明を省く（以下の他の実
施例の説明についても同様である）。ＮチャネルＦＥＴ
１６のソース、ドレイン及びベースはそれぞれ端子１
７、ダイオード８のアノード及び端子１０に接続されて
いる。端子１７は直流バイアス電圧を印加するバイアス
端子である。

【００１４】回路動作は図１の回路にほぼ等しく、充電
過程及び放電過程の動作はそれぞれ図３及び図４を用い
て説明した動作と同じである。従って、以下に実施例１
との相違点について説明する。本実施例はダイオード８
のカソードの電位を変化させるためにＮチャネルＦＥＴ
１６を用いている。充電過程ではゲート端子１７に入力
信号の逆相の信号のローレベルＬｃが印加される。ここ
で、ローレベルＬｃがダイオード８のカソードの電位に
対し十分低いとき、ＮチャネルＦＥＴ１６を回路から切
り離して考えてよい。また、放電過程ではゲート端子１
７にハイレベルＨｃが印加する。このときＮチャネルＦ
ＥＴ１６はソースホロワとなりダイオード８のカソード
の電位を上昇させる。このためダイオード８を回路から
切り離して考えてよい。

【００１５】＜実施例３＞図６は本発明よるにレベル検
出回路の第３の実施例の回路図である。本実施例は入力
信号のハイレベルを検出するハイレベル検出回路を構成
する。本実施例は図１の回路のダイオード２をＮチャネ
ルＦＥＴ１８に置換した回路である。回路動作は実施例
１にほぼ等しく、充電過程及び放電過程はそれぞれ図３
及び図４を用いて説明した動作と同じである。従って、
以下に実施例１との相違点について説明する。

【００１６】充電過程では、充電時定数を小さくするた
めには端子３からみたＮチャネルＦＥＴ１８の出力抵抗
を小さくすればよい。このためにはＮチャネルＦＥＴ１
８の相互コンダクタンスｇｍが大きくなるようにＮチャ
ネルＦＥＴ１８を流れる電流を大きくすればよい。従っ
て、電流が大きくなるように抵抗７を小さくすればよ
い。放電過程では、ＮチャネルＦＥＴ１８のゲートにロ
ーバイアスを印加することにより電流が流れない。従っ
てＮチャネルＦＥＴ１８を回路から切り離して考えてよ
い。

【００１７】＜実施例４＞図７は本発明よるにレベル検
出回路の第４の実施例の回路図である。本実施例は入力
信号のハイレベルを検出するハイレベル検出回路を構成
する。本実施例は図１の回路のダイオード２をＮチャネ
ルＦＥＴ１８、ダイオード９をＮチャネルＦＥＴ１６に
置換した回路である。回路動作は実施例１にほぼ等し
く、充電過程及び放電過程はそれぞれ図３及び図４で説
明した場合と実質的に同じである。ダイオード２をＮチ
ャネルＦＥＴ１８に置換したことによる実施例１との相
違点は実施例３により説明した点と同じである。また、
ダイオード９をＮチャネルＦＥＴ１６に置換したことに
よる実施例１との相違点は実施例２で説明した点と同じ
である。

【００１８】＜実施例５＞図８は本発明よるにレベル検
出回路の第５の実施例の回路図、図９は実施例５の動作
を説明するための波形図、図１０及び図１１はそれぞれ
実施例５の充電過程及び放電過程における等価回路図で
ある。本実施例は入力信号のハイレベルを検出するハイ
レベル検出回路を構成する。図示のように、並列回路に
接続される第２の回路が、ソース、ドレイン及びゲート
がそれぞれ並列回路の一端、他端及び抵抗２１とダイオ
ード２２の接続点に接続されたＮチャネルＦＥＴ２４で
構成されている。抵抗２１とダイオード２２の直列回路
の抵抗側端子２０には直流バイアス電圧がバイアス端子
２０から印加される。ダイオード２２のアノード側端子
２３には端子１の入力信号ａと同相の信号ｄが印加され
る。

【００１９】本実施例はハイレベル検出回路であるの
で、端子１の入力信号ａがハイレベルＨａのときには、
コンデンサ４に電荷を蓄える充電過程であり、端子１の
入力信号ａがローレベルＬａのときには、コンデンサ４
の電荷を放出する放電過程となる。

【００２０】まず、充電過程について説明する。レベル
検出誤差を小さくするには充電時定数を小さくすること
が充電過程において必要である。小さい充電時定数を得
るためダイオード２の内部抵抗を小さい値にする。その
ため、ダイオード２を流れる電流を大きい値にする。本
実施例では、端子２３に端子１の入力信号ａと同相の信
号ｄが印加される。すなわち、充電過程では、図９に示
すように端子１にハイレベルＨａが印加されるとき、端
子２３にもハイレベルＨｄが印加される。ハイレベルＨ
ｄをダイオード２２の内部抵抗が抵抗２１と比較して十
分大きくなるように設定すると、充電過程においてダイ
オード２２は回路から切り離して考えてよい。このと
き、ＮチャネルＦＥＴ２４のゲートには充電過程で常に
端子２０の直流バイアス電圧が印加される。このゲート
電位により生じるドレイン電流を大きくしておけばダイ
オード２の内部抵抗を小さくできる。また充電過程で
は、抵抗５を流れる電流はドレイン電流と比較して十分
に小さいので、抵抗５を切り離して考えて良い。以上よ
り、充電過程の回路動作は図１０の等価回路を考察すれ
ば良い。図１０では、端子２０の直流バイアス電圧を大
きくすればダイオード２を流れる電流が大きくなり、内
部抵抗を小さくするので充電時定数を小さくすることが
できる。

【００２１】次に、放電過程について説明する。端子１
にローレベルＬａが印加される放電過程では、端子２３
にもローレベルＬｄが印加される。端子２３の電位が低
下すると、ダイオード２２がオン状態になり、更に低下
すると端子２３の電位に追従してダイオード２２のアノ
ード電位が低下する。このアノード電位の低下は、Ｎチ
ャネルＦＥＴ２４のゲート電位が低下し、電流が流れな
くなる。よって、放電過程においてはＮチャネルＦＥＴ
２４を切り離して考えることができる。更に端子１にロ
ーレベルＬａが印加されているので、放電過程の回路動
作は図１１の等価回路を考察すればよい。図１１をみる
と本実施例の放電時定数はコンデンサ４と抵抗５で決定
することがわかる。抵抗５は充電時定数に影響を与えな
いため、放電時定数を所望の値に設計することができ
る。

【００２２】このように従来は図２３の抵抗５が充電時
定数と放電時定数に影響を与えていたが、本実施例では
充電時定数は端子２０の直流バイアス電圧、放電時定数
は抵抗５により決定することができる。従って、従来の
回路と比較して図９のｂのようにレベル検出誤差を小さ
くできる。

【００２３】＜実施例６＞図１２は本発明よるにレベル
検出回路の第６の実施例の回路図である。本実施例は入
力信号のハイレベルを検出するハイレベル検出回路を構
成する。本実施例は図８の回路のダイオード２をＮチャ
ネルＦＥＴ１８で置換したもので他の回路構成、動作は
図８の回路と同じである。ＮチャネルＦＥＴ１８のゲー
ト、ソース及びドレインはそれぞれ入力信号ａが加えら
れる入力端子１、直流バイアス電圧が印加される端子１
９及びコンデンサ４と抵抗５の並列回路の一端に接続さ
れている。回路動作は実施例５の第８図のものとほぼ等
しく、充電過程及び放電過程の動作はそれぞれ図１０及
び図１１で説明したものと同様である。ダイオード２を
ＮチャネルＦＥＴ１８に置換したことによる実施例５と
の相違点は実施例３により説明点と同じである。

【００２４】＜実施例７＞図１３は本発明よるにレベル
検出回路の第７の実施例の回路図である。本実施例はハ
イレベル検出回路を構成する。本実施例は図８に示した
回路のダイオード２２をＰチャネルＦＥＴ２５に置換し
た回路である。２７は直流バイアス電圧を印加する端子
である。

【００２５】回路動作は図８に示した回路のにほぼ等し
く、充電過程及び放電過程はそれぞれ図１０及び図１１
を用いて説明したものと実質的に同じである。以下に回
路８との相違点について説明する。本実施例はＮチャネ
ルＦＥＴ２４のゲートの電位を変化させるのにＰチャネ
ルＦＥＴ２５を用いている。図９で説明したように、充
電過程ではゲート端子に入力端子２３からハイレベルＨ
ｄが印加される。ハイレベルＨｄをＰチャネルＦＥＴ２
５に電流が流れなくなるように設定すると、充電過程に
おいてＰチャネルＦＥＴ２５は回路から切り離してよ
い。このとき、ＮチャネルＦＥＴ２４のゲートには充電
過程で常に端子２０の直流バイアス電圧が印加すること
になる。このゲート電位により生じるドレイン電流を大
きくしておけばダイオード２の内部抵抗を小さくでき
る。また、放電過程では端子２６にローレベルＬｄが印
加される。このときＰチャネルＦＥＴ２５はソースホロ
ワとなりＮチャネルＦＥＴ２４のゲート電位を低下させ
る。このとき、ＮチャネルＦＥＴ２４に電流が流れない
ように設計すれば、ＮチャネルＦＥＴ２４を回路から切
り離して考えてよい。

【００２６】＜実施例８＞図１４は本発明よるにレベル
検出回路の第８の実施例の回路図である。本実施例はハ
イレベル検出回路を構成する。本実施例は図１３に示し
た回路のダイオード２をＮチャネルＦＥＴ１８に置換し
た回路である。本実施例の回路動作は図１３の回路の回
路動作とほぼ等しく、充電過程及び放電過程はそれぞれ
図１０及び図１１を用いて説明したものと実質的に同じ
である。ダイオード２をＮチャネルＦＥＴ１８に置換し
たことによる実施例５との相違点は実施例３により説明
したものと同じある。

【００２７】＜実施例９＞図１５は本発明によるレベル
検出回路の第９の実施例の回路図である。本実施例は入
力信号のローレベルを検出するローレベル検出回路を構
成する。本実施例は図１の回路で、入力信号ａのローレ
ベルＬａが検出できるように、ダイオード２’、８’及
び９’の接続方向及び端子の電圧値が図１の回路に比べ
変化しているが、回路動作は実施例１で説明したものと
同様である。充電過程では、入力端子１に入力信号のロ
ーレベルＬａ、端子１０にハイレベルＨｃが印加され
る。このとき、抵抗７により、ダイオード２’の電流が
決定する。従って、抵抗７の値を小さくすれば充電時定
数を小さくできる。放電過程では、入力端子１に入力信
号のハイレベルＨａ、端子１０にローレベルＬｃが印加
される。このとき、ダイオード８’は切り離され、放電
時定数は、抵抗５により所望の値に設定できる。

【００２８】＜実施例１０＞図１６は本発明によるレベ
ル検出回路の第１０の実施例である。本実施例は入力信
号のローレベルを検出するローレベルを検出回路を構成
する。本実施例は図５の回路で、入力信号ａのローレベ
ルが検出できるように、ダイオード８’、ＦＥＴ１６’
の接続オ方向及び端子６，１７の電圧値が変化し、ダイ
オード８を極性を変えたダイオード８’に、Ｎチャネル
ＦＥＴ１６をＰチャネルＦＥＴ１６’に置換したもの
で、回路動作は実施例２で説明したものと同様である。

【００２９】＜実施例１１＞図１７は本発明によるレベ
ル検出回路の第１１の実施例の回路図である。本実施例
は入力信号のローレベルを検出するローレベルを検出回
路を構成する。本実施例は入力信号ａのローレベルが検
出できるように、図６の回路で、ダイオード８、９、Ｆ
ＥＴ１８の接続オ方向及び端子の電圧値をかえ、ダイオ
ード８、９の極性を変えたダイオード８’、９’に、Ｎ
チャネルＦＥＴ１８をＰチャネルＦＥＴ１８’に置換し
たもので、回路動作は実施例２で説明したものと同様で
ある。

【００３０】＜実施例１２＞図１８は本発明によるレベ
ル検出回路の第１２の実施例の回路図である。本実施例
は入力信号のローレベルを検出するローレベルを検出回
路を構成する。本実施例は図７の回路で、ローレベルが
検出できるように、ダイオード８、ＦＥＴ１８、１６の
接続方向及び端子の電圧値をかえ、ダイオード８の極性
を変えたダイオード８’、に、ＮチャネルＦＥＴ１６、
１８をＰチャネルＦＥＴ１６’、１８’に置換したもの
で、回路動作は実施例２で説明たものと同様である。

【００３１】＜実施例１３＞図１９は本発明によるレベ
ル検出回路の第１３の実施例の回路図である。本実施例
は入力信号のローレベルを検出するローレベルを検出回
路を構成する。本実施例は図８の回路で、ローレベルが
検出できるように、ダイオード２、２２、ＦＥＴ２４の
接続方向及び端子の電圧値を変え、ＮチャネルＦＥＴ２
４をＰチャネルＦＥＴ２４’に置換しているが、回路動
作は実施例５で説明たものと同様である。

【００３２】＜実施例１４＞図２０は本発明によるレベ
ル検出回路の第１４の実施例の回路図である。本実施例
は入力信号のローレベルを検出するローレベル検出回路
を構成する。本実施例は、図１２（実施例６）の回路
で、ローレベルＬａが検出できるように、図１２（実施
例６）の回路でダイオード２２、ＦＥＴ１８、２４の接
続方向及び端子の電圧値が変化し、ＮチャネルＦＥＴを
ＰチャネルＦＥＴ１８’、２４’に置換しているが、回
路動作は実施例６で説明たものと同様である。

【００３３】＜実施例１５＞図２１は本発明によるレベ
ル検出回路の第１５の実施例の回路図である。本実施例
は入力信号のローレベルを検出するローレベルを検出回
路を構成する。本実施例は図１３（実施例７）の回路
で、ローレベルが検出できるように、ダイオード２２、
ＦＥＴ１８、２４、２５の接続方向及び端子の電圧値を
変え、ＮチャネルＦＥＴ１８、２４をＰチャネルＦＥＴ
１８’、２４’に、ＰチャネルＦＥＴ２５をＮチャネル
ＦＥＴ２５’に置換しているが、回路動作は実施例６で
説明たものと同様である。

【００３４】＜実施例１６＞図２２は本発明によるレベ
ル検出回路の第１６の実施例の回路図である。本実施例
は入力信号のローレベルを検出するローレベル検出回路
を構成する。本実施例は図１４の回路で、ローレベルが
検出できるように、ダイオード２２、ＦＥＴ１８、２
４、２５の接続方向及び端子の電圧値を変え、Ｎチャネ
ルＦＥＴ１８、２４をＰチャネルＦＥＴ１８’、２４’
に、ＰチャネルＦＥＴ２５をＮチャネルＦＥＴ２５’に
置換しているが、回路動作は実施例６で説明たものと同
様である。

【００３５】＜実施例１７＞図２３は本発明によるレベ
ル検出回路の第１７の実施例の回路図である。本実施例
は上記実施例を組み合わせ入力信号のローレベル、ハイ
レベル及び振幅を検出する回路を構成する。図におい
て、入力端子１からの入力信号ａはローレベル検出回路
及びハイレベル検出回路に加えられ、それぞれの検出端
子３及び３’から入力信号ａのハイレベルＨａ及びロー
レベルＬａが検出される。更に、ハイレベルＨａ及びロ
ーレベルＬａの信号は差分検出回路に加えられ、検出端
子から差分（Ｈａ−Ｌａ）の信号、すなわち、入力信号
ａの振幅が検出される。

【００３６】以上本発明の実施例について説明したが、
本発明は実施例に限定されるものではない、特に入力信
号は説明の簡明のために周期的な２値信号について説明
したが、周期的である必要はない。

【００３７】

【発明の効果】以上説明したように本発明によれば、検
出すべき入力信号と一定の位相関係を持つ信号によって
駆動される第２の回路を並列回路に並列に設けることに
よって、充電過程において能動素子を流れる電流を大き
くすることで充電時定数を小さくし、且つ放電時定数を
所望の値に設定できるため、ハイレベル検出誤差又はロ
ーレベル検出誤差を小さくすることができる。

【図面の簡単な説明】

【図１】本発明によるレベル検出回路の第１の実施例を
示す回路図である。

【図２】図１に示す実施例の回路動作を説明するための
波形図である。

【図３】図１に示す実施例の充電過程を説明する等価回
路図である。

【図４】図１に示す実施例の放電過程を説明する等価回
路図である。

【図５】本発明によるレベル検出回路の第２の実施例を
示す回路図である。

【図６】本発明によるレベル検出回路の第３の実施例を
示す回路図図である。

【図７】本発明によるレベル検出回路の第４の実施例を
示す回路図である。

【図８】本発明によるレベル検出回路の第５の実施例を
示す回路図である。

【図９】図８に示す実施例の回路動作を説明するための
波形図である。

【図１０】図８に示す実施例の充電過程を説明する等価
回路図である。

【図１１】図８に示す実施例の放電過程を説明する図で
ある。

【図１２】本発明によるレベル検出回路の第６の実施例
を示す回路図である。

【図１３】本発明によるレベル検出回路の第７の実施例
を示す回路図である。

【図１４】本発明によるレベル検出回路の第８の実施例
を示す回路図である。

【図１５】本発明によるレベル検出回路の第９の実施例
を示す回路図である。

【図１６】本発明によるレベル検出回路の第１０の実施
例を示す回路図である。

【図１７】本発明によるレベル検出回路の第１１の実施
例を示す回路図である。

【図１８】本発明によるレベル検出回路の第１２の実施
例を示す回路図である。

【図１９】本発明によるレベル検出回路の第１３の実施
例を示す回路図である。

【図２０】本発明によるレベル検出回路の第１４の実施
例を示す回路図である。

【図２１】本発明によるレベル検出回路の第１５の実施
例を示す回路図である。

【図２２】本発明によるレベル検出回路の第１６の実施
例を示す回路図である。

【図２３】本発明によるレベル検出回路の第１７の実施
例を示す回路図である。

【図２４】レベル検出回路の従来の例を示す回路図であ
る。

【図２５】従来のレベル検出回路の回路動作を説明する
ための波形図である。

【符号の説明】

１…入力信号を印加する端子２…ダイオード２’…ダイオード３…レベル検出端子４…コンデンサ５…抵抗６…直流バイアス電圧を印加する端子７…抵抗８…ダイオード８’…ダイオード９…ダイオード９’…ダイオード１０…端子１の入力信号に対する逆相信号を印加する端
子１１…抵抗１６…ＮチャネルＦＥＴ１６’…ＰチャネルＦＥＴ１７…直流バイアス電圧を印加する端子１９…直流バイアス電圧を印加する端子１８…ＮチャネルＦＥＴ１８’…ＰチャネルＦＥＴ２０…直流バイアス電圧を印加する端子２１…抵抗２２…ダイオード２３…端子１の入力信号と同相の信号を印加する端子２４…ＮチャネルＦＥＴ２４’…ＰチャネルＦＥＴ２５…ＰチャネルＦＥＴ２６…端子１の入力信号と同相の信号を印加する端子２７…直流バイアス電圧を印加する端子２８…ローレベル検出回路２９…ハイレベル検出回路３０…差分検出回路。

Claims

【特許請求の範囲】

【請求項１】第１の抵抗とコンデンサの並列回路と、入
力信号が加えられる第１の入力端子及び上記並列回路の
一端との間に接続された第１の回路と、上記並列回路の
他端に直流バイアス電圧を加える第１のバイアス端子
と、上記コンデンサの充電又は放電された電位を上記入
力信号のハイレベル又はローレベルとして上記並列回路
の一端から検出する検出端子と、上記充電のときに上記
第１の回路の電流を上記放電のときより大きくし、かつ
放電時の時定数を所定の値に設定するための第２の回路
が上記並列回路に並列に接続されたことを特徴とするレ
ベル検出回路。
【請求項２】第１の抵抗とコンデンサの並列回路と、入
力信号が加えられる第１の入力端子及び上記並列回路の
一端との間に接続された第１の回路と、上記並列回路の
他端に直流バイアス電圧を加える第１のバイアス端子
と、上記コンデンサの充電又は放電された電位を上記入
力信号のハイレベル又はローレベルとして上記並列回路
の一端から検出する検出端子と、上記並列回路に並列に
接続された第２の回路から構成され、上記第２の回路が
上記入力信号と同相又は逆相の信号を加える第２の入力
加端子と上記第２の入力端子からの信号によって駆動さ
れ、充電のときに上記第１の抵抗を流れる電流より大き
な電流を流し、放電のとき上記第２の回路を上記並列回
路から実質的に切り離す回路で構成されたことを特徴と
するレベル検出回路。
【請求項３】請求項１又は２記載のレベル検出回路にお
いて、上記第１の回路がアノードが上記第１の入力端子
に接続され、カソードが上記並列回路の一端に接続され
た第１のダイオードで構成されたことを特徴とするハイ
レベル検出回路。
【請求項４】請求項１又は２記載のレベル検出回路にお
いて、上記第１の回路がソース、ドレイン及びゲートが
それぞれ上記並列回路の一端、直流バイアス電圧を加え
る第２のバイアス端子及び上記第１の入力端子に接続さ
れた第１のＮチャネルＦＥＴとをもつことを特徴とする
ハイレベル検出回路。
【請求項５】請求項１、２、３又は４記載のレベル検出
回路において、上記第２の回路が、上記並列回路の一端
にアノードが接続された第２のダイオードと、上記第２
のダイオードのカソードと上記並列回路の他端の間に接
続された第２の抵抗と、カソードが上記第２のダイオー
ドのカソードに、アノードが上記入力信号の逆相信号が
加えられる第２の入力端子に接続された第３のダイオー
ドとをもつことを特徴とするハイレベル検出回路。
【請求項６】請求項１、２、３又は４記載のレベル検出
回路において、上記第２回路が、上記並列回路の一端に
アノードが接続された第２のダイオードと、上記第２の
ダイオードのカソードと上記並列回路の他端の間に接続
された第２の抵抗と、ソース、ドレイン及びゲートがそ
れぞれ上記第２のダイオードのカソード、上記入力信号
の逆相信号を印加する第２の入力端子及び直流バイアス
電圧を加える第３のバイアス端子に接続された第２のＮ
チャネルＦＥＴをもつことを特徴とするハイレベル検出
回路。
【請求項７】請求項１、２、３又は４記載のレベル検出
回路において、上記第２の回路が直流バイアス電圧が加
えられる第３のバイアス端子と上記入力信号と同相の信
号が加えられる第２の入力端子間に順に直列接続された
第２の抵抗及び第２のダイオードと、ソース、ドレイン
及びゲートがそれぞれ上記第１のバイアス端子、上記並
列回路の一端及び上記第２の抵抗と第２のダイオードの
接続点に接続された第２のＮチャネルＦＥＴをもつこと
を特徴とするハイレベル検出回路。
【請求項８】請求項１、２、３又は４記載のレベル検出
回路において、上記第２の回路が直流バイアス電圧が加
えられる第３のバイアス端子に一端が接続された第２の
抵抗と、ソース、ドレイン及びゲートがそれぞれ上記第
２の抵抗の他端、直流電圧が加えられる第４のバイアス
端子及び上記入力信号と同相信号が加えられる第２の入
力端子に接続された第１のＰチャネルＦＥＴと、ソー
ス、ドレイン及びゲートがそれぞれ上記並列回路の他
端、上記並列回路の一端及び上記第３の抵抗の他端に接
続された第２のＮチャネルＦＥＴをもつことを特徴とす
るハイレベル検出回路。
【請求項９】請求項１又は２記載のレベル検出回路にお
いて、上記第１の回路がカソードが上記入力信号の入力
端子に接続され、アノードが上記並列回路の一端に接続
された第１のダイオードで構成されたことを特徴とする
ローレベル検出回路。
【請求項１０】請求項１又は２記載のレベル検出回路に
おいて、上記第１の回路がソース、ドレイン及びゲート
がそれぞれ上記並列回路の一端、直流バイアス電圧が加
えられる第２のバイアス端子及び上記第１の入力端子に
接続された第１のＰチャネルＦＥＴで構成されたことを
特徴とするローレベル検出回路。
【請求項１１】請求項１、２、９又は１０記載のレベル
検出回路において、上記第２の回路が、上記並列回路の
一端にカソードが接続された第２のダイオードと、上記
第２のダイオードのアノードと上記並列回路の他端の間
に接続された第２の抵抗と、アノードが上記第２のダイ
オードのアノードに、カソードが上記入力信号の逆相信
号が加えられる第２の入力端子に接続された第３のダイ
オードとをもつことを特徴とするローレベル検出回路。
【請求項１２】請求項１、２、９又は１０記載のレベル
検出回路において、上記第２の回路が、上記並列回路の
一端にカソードが接続された第２のダイオードと、上記
第２のダイオードのアノードと上記並列回路の他端の間
に接続された第２の抵抗と、ソース、ドレイン及びゲー
トがそれぞれ上記第２のダイオードのアノード、直流バ
イアス電圧が加えられる第３のバイアス端子及び上記入
力信号の逆相信号が加えられる第２の入力端子に接続さ
れた第２のＰチャネルＦＥＴとをもつことを特徴とする
ローレベル検出回路。
【請求項１３】請求項１、２、９又は１０記載のレベル
検出回路において、上記第２の回路が、上記入力信号の
逆相信号が加えられる第２の入力端子にカソードが接続
された第２のダイオードと、上記第２のダイオードのア
ノードと直流バイアス電圧が加えられる第３のバイアス
端子との間に接続された第２の抵抗と、ソース、ドレイ
ン及びゲートがそれぞれ上記並列回路の他端、上記並列
回路の一端及び上記第２のダイオードのアノードに接続
された第２のＰチャネルＦＥＴとをもつことを特徴とす
るローレベル検出回路。
【請求項１４】請求項１、２、９又は１０記載のレベル
検出回路において、上記第２の回路が直流バイアス電圧
が加えられる第３バイアス端子に一端が接続された第２
の抵抗と、ソース、ドレイン及びゲートがそれぞれ上記
第２の抵抗の他端、直流バイアス電圧が加えられる第４
のバイアス端子及び上記入力信号と同相の信号が加えら
れる第２の入力端子に接続された第２のＮチャネルＦＥ
Ｔとソース、ドレイン及びゲートがそれぞれ上記並列回
路の他端、上記並列回路の一端及び上記第２のＮチャネ
ルＦＥＴのソースに接続された第２のＰチャネルＦＥＴ
とをもつことを特徴とするローレベル検出回路。
【請求項１５】コンデンサと第１の抵抗の並列回路と、
該並列回路と直列に接続されたダイオード特性をもつ第
１の回路を有するレベル検出回路において、上記並列回
路に第２の回路が並列に接続されており、該第２の回路
は上記コンデンサの充電時には電流源として機能し、上
記コンデンサからの放電時には抵抗体として機能しかつ
その値は上記第１の抵抗より大きいことを特徴とするレ
ベル検出回路。
【請求項１６】上記コンデンサの充電時の上記第１の回
路の電流は上記並列回路に向かって流れる請求項１５記
載のレベル検出回路。
【請求項１７】上記コンデンサの充電時の上記第１の回
路の電流は上記並列回路から流れ込む請求項１５記載の
レベル検出回路。