JPH06204851A - 論理回路の出力回路 - Google Patents
論理回路の出力回路Info
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- JPH06204851A JPH06204851A JP4359988A JP35998892A JPH06204851A JP H06204851 A JPH06204851 A JP H06204851A JP 4359988 A JP4359988 A JP 4359988A JP 35998892 A JP35998892 A JP 35998892A JP H06204851 A JPH06204851 A JP H06204851A
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Abstract
(57)【要約】
【目的】本発明は、論理回路の出力回路において、負荷
の電流を流すトランジスタの特性に応じて負荷を「Ｌ」
レベルに高速に立ち下げると共にサイクル時間を短くす
る。 【構成】第１のトランジスタのベースに入力された論理
入力信号が立ち下がるとき第１のトランジスタのコレク
タに発生する電圧を第２のトランジスタ及び第２の抵抗
を介し第３のトランジスタのベースに与えて第３のトラ
ンジスタのコレクタ電流を制御する。これによつて第１
の出力端に接続された負荷の電流を第３のトランジスタ
を介して第３のトランジスタの特性に応じて高速に第２
の電圧に流し得ると共にサイクル時間を短くし得る。
の電流を流すトランジスタの特性に応じて負荷を「Ｌ」
レベルに高速に立ち下げると共にサイクル時間を短くす
る。 【構成】第１のトランジスタのベースに入力された論理
入力信号が立ち下がるとき第１のトランジスタのコレク
タに発生する電圧を第２のトランジスタ及び第２の抵抗
を介し第３のトランジスタのベースに与えて第３のトラ
ンジスタのコレクタ電流を制御する。これによつて第１
の出力端に接続された負荷の電流を第３のトランジスタ
を介して第３のトランジスタの特性に応じて高速に第２
の電圧に流し得ると共にサイクル時間を短くし得る。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段（図１及び図２） 作用（図１及び図２） 実施例（図１及び図２） 発明の効果
【０００２】
【産業上の利用分野】本発明は論理回路の出力回路に関
し、特に負荷を「Ｌ」レベルに高速に立ち下げることが
必要な論理回路の出力回路に適用して好適なものであ
る。
し、特に負荷を「Ｌ」レベルに高速に立ち下げることが
必要な論理回路の出力回路に適用して好適なものであ
る。
【０００３】
【従来の技術】従来、エミツタ結合論理回路（以下、Ｅ
ＣＬ（emitter coupled logic ）回路と呼ぶ））は、基
準電圧を与えられる１つのトランジスタ及び信号入力用
のトランジスタの共通エミツタを抵抗又は定電流源に接
続されて論理ゲートが構成され、論理ゲートを構成する
トランジスタのコレクタにベースを接続されたトランジ
スタで構成されるエミツタホロワを出力回路として出力
が取り出されるようになされている。
ＣＬ（emitter coupled logic ）回路と呼ぶ））は、基
準電圧を与えられる１つのトランジスタ及び信号入力用
のトランジスタの共通エミツタを抵抗又は定電流源に接
続されて論理ゲートが構成され、論理ゲートを構成する
トランジスタのコレクタにベースを接続されたトランジ
スタで構成されるエミツタホロワを出力回路として出力
が取り出されるようになされている。
【０００４】このエミツタホロワを用いた出力回路は、
抵抗又は定電流源を接続されたエミツタを出力端として
おり、論理ゲートを構成するトランジスタのコレクタが
「Ｈ」レベルのときには、エミツタホロワのトランジス
タのエミツタが「Ｈ」レベルとなり電流を出力端から負
荷に与え、負荷を「Ｈ」レベルに立ち上げる。これに対
し、論理ゲートを構成するトランジスタのコレクタが
「Ｌ」レベルのときには、エミツタホロワのトランジス
タのエミツタが「Ｌ」レベルとなり負荷の電流を出力端
から抵抗又は定電流源に流し、負荷を「Ｌ」レベルに立
ち下げるようになされている。
抵抗又は定電流源を接続されたエミツタを出力端として
おり、論理ゲートを構成するトランジスタのコレクタが
「Ｈ」レベルのときには、エミツタホロワのトランジス
タのエミツタが「Ｈ」レベルとなり電流を出力端から負
荷に与え、負荷を「Ｈ」レベルに立ち上げる。これに対
し、論理ゲートを構成するトランジスタのコレクタが
「Ｌ」レベルのときには、エミツタホロワのトランジス
タのエミツタが「Ｌ」レベルとなり負荷の電流を出力端
から抵抗又は定電流源に流し、負荷を「Ｌ」レベルに立
ち下げるようになされている。
【０００５】
【発明が解決しようとする課題】ところが上述の出力回
路は、負荷を「Ｈ」レベルに立ち上げるときには、立ち
上がりのスピードがエミツタホロワを構成するトランジ
スタの性能に応じて高速となる。これに対し、負荷を
「Ｌ」レベルに立ち下げるときには、立ち下がりのスピ
ードがトランジスタの性能に関係なくエミツタホロワの
抵抗又は定電流源によつて設定されるスタンバイ電流の
大きさのみに依存する。従つてトランジスタの性能が向
上しても、立ち下がりのスピードが改善されないという
問題があつた。
路は、負荷を「Ｈ」レベルに立ち上げるときには、立ち
上がりのスピードがエミツタホロワを構成するトランジ
スタの性能に応じて高速となる。これに対し、負荷を
「Ｌ」レベルに立ち下げるときには、立ち下がりのスピ
ードがトランジスタの性能に関係なくエミツタホロワの
抵抗又は定電流源によつて設定されるスタンバイ電流の
大きさのみに依存する。従つてトランジスタの性能が向
上しても、立ち下がりのスピードが改善されないという
問題があつた。
【０００６】この問題を解決すべく、電流を出力端から
高速に吸い込むことによつて負荷を高速に「Ｌ」レベル
に立ち下げる種々の能動的立ち下げ機能を有する出力回
路（以下、ＡＰＤ（Active Pull Down）出力回路と呼
ぶ）が考案されている。例えばＮＰＮ型及びＰＮＰ型ト
ランジスタのエミツタを共通に接続して出力端とし、
「Ｈ」レベルに立ち上げるときにはＮＰＮトランジスタ
を導通させ、「Ｌ」レベルに立ち下げるときにはＰＮＰ
トランジスタを導通させるプツシユプル型ＡＰＤ出力回
路が考案されているが、この回路においては、ＰＮＰ型
トランジスタの性能が一般にＮＰＮ型トランジスタより
も劣るため、立ち下がりのスピードが期待したほど改善
されないという問題があつた。
高速に吸い込むことによつて負荷を高速に「Ｌ」レベル
に立ち下げる種々の能動的立ち下げ機能を有する出力回
路（以下、ＡＰＤ（Active Pull Down）出力回路と呼
ぶ）が考案されている。例えばＮＰＮ型及びＰＮＰ型ト
ランジスタのエミツタを共通に接続して出力端とし、
「Ｈ」レベルに立ち上げるときにはＮＰＮトランジスタ
を導通させ、「Ｌ」レベルに立ち下げるときにはＰＮＰ
トランジスタを導通させるプツシユプル型ＡＰＤ出力回
路が考案されているが、この回路においては、ＰＮＰ型
トランジスタの性能が一般にＮＰＮ型トランジスタより
も劣るため、立ち下がりのスピードが期待したほど改善
されないという問題があつた。
【０００７】また負荷をコレクタに接続したＮＰＮ型ト
ランジスタのベースに容量を結合し、この容量を介して
立ち下げのタイミングでベースに微分信号を与えてＮＰ
Ｎ型トランジスタを導通させることによつて負荷を高速
に「Ｌ」レベルに立ち下げる容量結合型ＡＰＤ出力回路
が考案されているが、この回路においては、結合容量の
充電及び放電の時間が必要なので、サイクル時間を短く
することが困難であると共にこの容量を作るためのプロ
セスを追加しなければいけないという問題があつた。
ランジスタのベースに容量を結合し、この容量を介して
立ち下げのタイミングでベースに微分信号を与えてＮＰ
Ｎ型トランジスタを導通させることによつて負荷を高速
に「Ｌ」レベルに立ち下げる容量結合型ＡＰＤ出力回路
が考案されているが、この回路においては、結合容量の
充電及び放電の時間が必要なので、サイクル時間を短く
することが困難であると共にこの容量を作るためのプロ
セスを追加しなければいけないという問題があつた。
【０００８】さらに上述のプツシユプル型ＡＰＤ出力回
路及び容量結合型ＡＰＤ出力回路においては、どちらも
電流電圧変動や温度変化に対し、出力回路に安定したス
タンバイ電流を供給するバイアス回路の設計が難しいと
いう問題があつた。
路及び容量結合型ＡＰＤ出力回路においては、どちらも
電流電圧変動や温度変化に対し、出力回路に安定したス
タンバイ電流を供給するバイアス回路の設計が難しいと
いう問題があつた。
【０００９】本発明は以上の点を考慮してなされたもの
で、負荷の電流を流すトランジスタの特性に応じて負荷
を「Ｌ」レベルに高速に立ち下げ得ると共にサイクル時
間を短くし得る論理回路の出力回路を提案しようとする
ものである。
で、負荷の電流を流すトランジスタの特性に応じて負荷
を「Ｌ」レベルに高速に立ち下げ得ると共にサイクル時
間を短くし得る論理回路の出力回路を提案しようとする
ものである。
【００１０】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、コレクタを第１の抵抗Ｒ３を介し
て第１の電圧ＧＮＤに接続され、かつエミツタを電流源
５を介して第２の電圧ＶEEに接続された第１のトランジ
スタＱ３と、陽極を第１の電圧ＧＮＤに接続され、かつ
陰極を第１のトランジスタＱ３のコレクタに接続された
第１のダイオードＳＢＤ１と、ベースを第１のトランジ
スタＱ３のコレクタに接続され、かつコレクタを第１の
電圧ＧＮＤに接続され、かつエミツタを第２の抵抗Ｒ４
の一端に接続された第２のトランジスタＱ４と、ベース
を第２の抵抗Ｒ４の他端に接続され、かつコレクタを第
１のトランジスタＱ３のエミツタに接続され、かつエミ
ツタを第２の電圧ＶEEに接続された第３のトランジスタ
Ｑ５と、コレクタを第３のトランジスタＱ５のベースに
接続され、かつエミツタを第２の電圧ＶEEに接続され、
ベースに所定のバイアス電圧を与えられる第４のトラン
ジスタＱ６とを設け、第１のトランジスタＱ３のエミツ
タ及び第３のトランジスタＱ５のコレクタの接続中点を
第１の出力端Ｐ４に接続され、第１のトランジスタＱ３
のベースに入力された所定の論理入力信号Ｓ２が立ち下
がるとき第１のトランジスタＱ３のコレクタに発生する
電圧を第２のトランジスタＱ４及び第２の抵抗Ｒ４を介
し第３のトランジスタＱ５のベースに与えて第３のトラ
ンジスタＱ５のコレクタ電流を制御し、第１の出力端Ｐ
４に接続された負荷ＣL の電流を第３のトランジスタＱ
５を介して高速に第２の電圧ＶEEに流す。
め本発明においては、コレクタを第１の抵抗Ｒ３を介し
て第１の電圧ＧＮＤに接続され、かつエミツタを電流源
５を介して第２の電圧ＶEEに接続された第１のトランジ
スタＱ３と、陽極を第１の電圧ＧＮＤに接続され、かつ
陰極を第１のトランジスタＱ３のコレクタに接続された
第１のダイオードＳＢＤ１と、ベースを第１のトランジ
スタＱ３のコレクタに接続され、かつコレクタを第１の
電圧ＧＮＤに接続され、かつエミツタを第２の抵抗Ｒ４
の一端に接続された第２のトランジスタＱ４と、ベース
を第２の抵抗Ｒ４の他端に接続され、かつコレクタを第
１のトランジスタＱ３のエミツタに接続され、かつエミ
ツタを第２の電圧ＶEEに接続された第３のトランジスタ
Ｑ５と、コレクタを第３のトランジスタＱ５のベースに
接続され、かつエミツタを第２の電圧ＶEEに接続され、
ベースに所定のバイアス電圧を与えられる第４のトラン
ジスタＱ６とを設け、第１のトランジスタＱ３のエミツ
タ及び第３のトランジスタＱ５のコレクタの接続中点を
第１の出力端Ｐ４に接続され、第１のトランジスタＱ３
のベースに入力された所定の論理入力信号Ｓ２が立ち下
がるとき第１のトランジスタＱ３のコレクタに発生する
電圧を第２のトランジスタＱ４及び第２の抵抗Ｒ４を介
し第３のトランジスタＱ５のベースに与えて第３のトラ
ンジスタＱ５のコレクタ電流を制御し、第１の出力端Ｐ
４に接続された負荷ＣL の電流を第３のトランジスタＱ
５を介して高速に第２の電圧ＶEEに流す。
【００１１】また本発明においては、第２の抵抗Ｒ４と
同一の第３の抵抗Ｒ６の一端を第１の電圧ＧＮＤに接続
され第３の抵抗Ｒ６の他端を第２のダイオードＳＢＤ２
の陽極に接続されてなる第１の直列回路、又は第２のダ
イオードＳＢＤ２の陽極を第１の電圧ＧＮＤに接続され
第２のダイオードＳＢＤ２の陰極を第３の抵抗Ｒ６の一
端に接続されてなる第２の直列回路と、コレクタを第１
の直列回路の第２のダイオードＳＢＤ２の陰極又は第２
の直列回路の第３の抵抗Ｒ６の他端に接続され、かつベ
ースを第４の抵抗Ｒ５を介して第２の電圧ＶEEに接続さ
れ、かつエミツタを第２の電圧ＶEEに接続された第５の
トランジスタＱ７と、ベースを第５のトランジスタＱ７
のコレクタに接続され、かつコレクタを第１の電圧ＧＮ
Ｄに接続され、かつエミツタを第５のトランジスタＱ７
のベースに接続された第６のトランジスタＱ８とを有
し、第５のトランジスタＱ７のベース及び第６のトラン
ジスタＱ８のエミツタの接続中点を第２の出力端Ｐ６に
接続されたバイアス電圧発生回路６によつて第２の出力
端Ｐ６から所定のバイアス電圧を第４のトランジスタＱ
６のベースに与え、第３のトランジスタＱ５のベース・
エミツタ電圧を所定の値に制御する。
同一の第３の抵抗Ｒ６の一端を第１の電圧ＧＮＤに接続
され第３の抵抗Ｒ６の他端を第２のダイオードＳＢＤ２
の陽極に接続されてなる第１の直列回路、又は第２のダ
イオードＳＢＤ２の陽極を第１の電圧ＧＮＤに接続され
第２のダイオードＳＢＤ２の陰極を第３の抵抗Ｒ６の一
端に接続されてなる第２の直列回路と、コレクタを第１
の直列回路の第２のダイオードＳＢＤ２の陰極又は第２
の直列回路の第３の抵抗Ｒ６の他端に接続され、かつベ
ースを第４の抵抗Ｒ５を介して第２の電圧ＶEEに接続さ
れ、かつエミツタを第２の電圧ＶEEに接続された第５の
トランジスタＱ７と、ベースを第５のトランジスタＱ７
のコレクタに接続され、かつコレクタを第１の電圧ＧＮ
Ｄに接続され、かつエミツタを第５のトランジスタＱ７
のベースに接続された第６のトランジスタＱ８とを有
し、第５のトランジスタＱ７のベース及び第６のトラン
ジスタＱ８のエミツタの接続中点を第２の出力端Ｐ６に
接続されたバイアス電圧発生回路６によつて第２の出力
端Ｐ６から所定のバイアス電圧を第４のトランジスタＱ
６のベースに与え、第３のトランジスタＱ５のベース・
エミツタ電圧を所定の値に制御する。
【００１２】
【作用】第１のトランジスタＱ３のベースに入力された
所定の論理入力信号Ｓ２が立ち下がるとき第１のトラン
ジスタＱ３のコレクタに発生する電圧を第２のトランジ
スタＱ４及び第２の抵抗Ｒ４を介して第３のトランジス
タＱ５のベースに与えて第３のトランジスタＱ５のコレ
クタ電流を制御することによつて第１の出力端Ｐ４に接
続された負荷ＣL の電流を第３のトランジスタＱ５を介
して第３のトランジスタの特性に応じたスピードで高速
に第２の電圧ＶEEに流し得ると共にサイクル時間を短く
し得る。
所定の論理入力信号Ｓ２が立ち下がるとき第１のトラン
ジスタＱ３のコレクタに発生する電圧を第２のトランジ
スタＱ４及び第２の抵抗Ｒ４を介して第３のトランジス
タＱ５のベースに与えて第３のトランジスタＱ５のコレ
クタ電流を制御することによつて第１の出力端Ｐ４に接
続された負荷ＣL の電流を第３のトランジスタＱ５を介
して第３のトランジスタの特性に応じたスピードで高速
に第２の電圧ＶEEに流し得ると共にサイクル時間を短く
し得る。
【００１３】また第３の抵抗Ｒ６に流れる基準電流Ｉ
REF 及び第２の抵抗Ｒ４に流れるエミツタ電流ＩX が同
一になり、第４〜第６のトランジスタＱ６〜Ｑ８により
構成されたカレントミラー回路が第３のトランジスタＱ
５のベース・エミツタ電圧を第２の電圧ＶEEの変動に対
して安定に制御し得る。
REF 及び第２の抵抗Ｒ４に流れるエミツタ電流ＩX が同
一になり、第４〜第６のトランジスタＱ６〜Ｑ８により
構成されたカレントミラー回路が第３のトランジスタＱ
５のベース・エミツタ電圧を第２の電圧ＶEEの変動に対
して安定に制御し得る。
【００１４】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１５】図１において、１は全体として集積回路上
に形成されるＥＣＬ回路を示し、ゲート回路２が入力端
Ｐ１に与えられた「Ｈ」又は「Ｌ」レベルの入力信号Ｓ
１を基準電圧入力端Ｐ２に与えられた基準電圧ＶREF と
比較し、「Ｈ」又は「Ｌ」レベルの出力信号Ｓ２を出力
端Ｐ３から高速プルダウン出力回路３に出力すると、高
速プルダウン出力回路３が出力端Ｐ４に「Ｈ」又は
「Ｌ」レベルの出力信号Ｓ３を出力し、出力端Ｐ４に接
続された負荷の容量ＣL を「Ｈ」レベルに高速に立ち上
げ又は「Ｌ」レベルに高速に立ち下げるようになされて
いる。
に形成されるＥＣＬ回路を示し、ゲート回路２が入力端
Ｐ１に与えられた「Ｈ」又は「Ｌ」レベルの入力信号Ｓ
１を基準電圧入力端Ｐ２に与えられた基準電圧ＶREF と
比較し、「Ｈ」又は「Ｌ」レベルの出力信号Ｓ２を出力
端Ｐ３から高速プルダウン出力回路３に出力すると、高
速プルダウン出力回路３が出力端Ｐ４に「Ｈ」又は
「Ｌ」レベルの出力信号Ｓ３を出力し、出力端Ｐ４に接
続された負荷の容量ＣL を「Ｈ」レベルに高速に立ち上
げ又は「Ｌ」レベルに高速に立ち下げるようになされて
いる。
【００１６】ゲート回路２は、コレクタを抵抗Ｒ１及び
Ｒ２を介して接地ラインＧＮＤにそれぞれ接続されてい
ると共に、共通エミツタを定電流源４の入力端に接続さ
れたＮＰＮ型トランジスタＱ１及びＱ２でなる差動対を
有し、トランジスタＱ１のベースは入力信号Ｓ１が入力
される入力端Ｐ１に接続され、トランジスタＱ２のベー
スは基準電圧ＶREF が与えられる基準電圧入力端Ｐ２に
接続されている。
Ｒ２を介して接地ラインＧＮＤにそれぞれ接続されてい
ると共に、共通エミツタを定電流源４の入力端に接続さ
れたＮＰＮ型トランジスタＱ１及びＱ２でなる差動対を
有し、トランジスタＱ１のベースは入力信号Ｓ１が入力
される入力端Ｐ１に接続され、トランジスタＱ２のベー
スは基準電圧ＶREF が与えられる基準電圧入力端Ｐ２に
接続されている。
【００１７】ここで入力信号Ｓ１が基準電圧ＶREF より
高い「Ｈ」レベルのときはトランジスタＱ２が非導通と
なり、「Ｈ」レベルの出力信号Ｓ２が抵抗Ｒ２及びトラ
ンジスタＱ２のコレクタの接続中点に接続された出力端
Ｐ３に出力されるようになされている。これに対し、入
力信号Ｓ１が基準電圧ＶREF より低い「Ｌ」レベルのと
きはトランジスタＱ２が導通となり、「Ｌ」レベルの出
力信号Ｓ２が出力端Ｐ３に出力されるようになされてい
る。
高い「Ｈ」レベルのときはトランジスタＱ２が非導通と
なり、「Ｈ」レベルの出力信号Ｓ２が抵抗Ｒ２及びトラ
ンジスタＱ２のコレクタの接続中点に接続された出力端
Ｐ３に出力されるようになされている。これに対し、入
力信号Ｓ１が基準電圧ＶREF より低い「Ｌ」レベルのと
きはトランジスタＱ２が導通となり、「Ｌ」レベルの出
力信号Ｓ２が出力端Ｐ３に出力されるようになされてい
る。
【００１８】高速プルダウン出力回路３は、ベースを出
力端Ｐ３に接続されたＮＰＮ型トランジスタＱ３のコレ
クタが抵抗Ｒ３の一端、シヨツトキーバリアダイオード
ＳＢＤ１のカソード及びＮＰＮ型トランジスタＱ４のベ
ースに接続されている。またトランジスタＱ３のエミツ
タは定電流源５の入力端、ＮＰＮ型トランジスタＱ５の
コレクタ及び出力端Ｐ４に接続されている。
力端Ｐ３に接続されたＮＰＮ型トランジスタＱ３のコレ
クタが抵抗Ｒ３の一端、シヨツトキーバリアダイオード
ＳＢＤ１のカソード及びＮＰＮ型トランジスタＱ４のベ
ースに接続されている。またトランジスタＱ３のエミツ
タは定電流源５の入力端、ＮＰＮ型トランジスタＱ５の
コレクタ及び出力端Ｐ４に接続されている。
【００１９】抵抗Ｒ３の他端、シヨツトキーバリアダイ
オードＳＢＤ１のアノード及びトランジスタＱ４のコレ
クタは接地ラインＧＮＤに共通に接続されている。また
トランジスタＱ４のエミツタは抵抗Ｒ４を介してトラン
ジスタＱ５のベース及びＮＰＮ型トランジスタＱ６のコ
レクタの接続点Ｐ５に接続されている。トランジスタＱ
５及びＱ６の共通エミツタ及び定電流源５の出力端は電
源電圧ＶEEに共通に接続されている。トランジスタＱ５
のベースは、ベースをバイアス回路６（図２）の出力端
Ｐ６に接続されたトランジスタＱ６によつて、所定のバ
イアス電圧を与えられている。
オードＳＢＤ１のアノード及びトランジスタＱ４のコレ
クタは接地ラインＧＮＤに共通に接続されている。また
トランジスタＱ４のエミツタは抵抗Ｒ４を介してトラン
ジスタＱ５のベース及びＮＰＮ型トランジスタＱ６のコ
レクタの接続点Ｐ５に接続されている。トランジスタＱ
５及びＱ６の共通エミツタ及び定電流源５の出力端は電
源電圧ＶEEに共通に接続されている。トランジスタＱ５
のベースは、ベースをバイアス回路６（図２）の出力端
Ｐ６に接続されたトランジスタＱ６によつて、所定のバ
イアス電圧を与えられている。
【００２０】ここで「Ｈ」レベルの出力信号Ｓ２が与え
られるとトランジスタＱ３のエミツタは「Ｈ」レベルと
なり、トランジスタＱ５のコレクタが「Ｈ」レベルとな
り「Ｈ」レベルの出力信号Ｓ３が出力端Ｐ４に出力され
る。これにより出力端Ｐ４に接続された負荷の容量ＣL
はトランジスタＱ３によつて電流を高速に与えられ、
「Ｈ」レベルに高速に立ち上げられるようになされてい
る。
られるとトランジスタＱ３のエミツタは「Ｈ」レベルと
なり、トランジスタＱ５のコレクタが「Ｈ」レベルとな
り「Ｈ」レベルの出力信号Ｓ３が出力端Ｐ４に出力され
る。これにより出力端Ｐ４に接続された負荷の容量ＣL
はトランジスタＱ３によつて電流を高速に与えられ、
「Ｈ」レベルに高速に立ち上げられるようになされてい
る。
【００２１】これに対し、「Ｈ」レベルの出力信号Ｓ２
が与えられるとトランジスタＱ３のエミツタは「Ｌ」レ
ベルとなり、トランジスタＱ５のコレクタが「Ｌ」レベ
ルとなり「Ｌ」レベルの出力信号Ｓ３が出力端Ｐ４に出
力される。これにより負荷の容量ＣL はトランジスタＱ
５によつて電流を高速に吸い込まれ「Ｌ」レベルに高速
に立ち下げられるようになされている。
が与えられるとトランジスタＱ３のエミツタは「Ｌ」レ
ベルとなり、トランジスタＱ５のコレクタが「Ｌ」レベ
ルとなり「Ｌ」レベルの出力信号Ｓ３が出力端Ｐ４に出
力される。これにより負荷の容量ＣL はトランジスタＱ
５によつて電流を高速に吸い込まれ「Ｌ」レベルに高速
に立ち下げられるようになされている。
【００２２】図２においてバイアス回路６は、トランジ
スタＱ７、Ｑ８及び高速プルダウン出力回路３のトラン
ジスタＱ６と共にカレントミラー回路を構成し、接続点
Ｐ５に所定のバイアス電圧を与えるようになされてい
る。
スタＱ７、Ｑ８及び高速プルダウン出力回路３のトラン
ジスタＱ６と共にカレントミラー回路を構成し、接続点
Ｐ５に所定のバイアス電圧を与えるようになされてい
る。
【００２３】トランジスタＱ７は、コレクタがトランジ
スタＱ８のベース及びシヨツトキーバリアダイオードＳ
ＢＤ２のカソードに接続され、かつベースがトランジス
タＱ８のエミツタ、抵抗Ｒ５の一端、及び出力端Ｐ６を
介してトランジスタＱ６のベースに接続され、かつエミ
ツタが抵抗Ｒ５の他端と共通に電源電圧ＶEEに接続され
ている。トランジスタＱ８のコレクタは、シヨツトキー
バリアダイオードＳＢＤ２のアノードに一端を接続され
た抵抗Ｒ６の他端と共に接地ラインＧＮＤに共通に接続
されている。
スタＱ８のベース及びシヨツトキーバリアダイオードＳ
ＢＤ２のカソードに接続され、かつベースがトランジス
タＱ８のエミツタ、抵抗Ｒ５の一端、及び出力端Ｐ６を
介してトランジスタＱ６のベースに接続され、かつエミ
ツタが抵抗Ｒ５の他端と共通に電源電圧ＶEEに接続され
ている。トランジスタＱ８のコレクタは、シヨツトキー
バリアダイオードＳＢＤ２のアノードに一端を接続され
た抵抗Ｒ６の他端と共に接地ラインＧＮＤに共通に接続
されている。
【００２４】以上の構成において、スタンバイ状態のと
き、すなわち信号入力端Ｐ１、信号出力端Ｐ４に、変化
がない場合、接続点Ｐ５の電位ＶP5は、シヨツトキーバ
リアダイオードＳＢＤ１及びＳＢＤ２の順方向電圧降下
ＶSBD 、トランジスタのベース・エミツタ接合の順方向
電圧降下ＶF 及びトランジスタＱ４のエミツタ電流ＩX
を用いて次式
き、すなわち信号入力端Ｐ１、信号出力端Ｐ４に、変化
がない場合、接続点Ｐ５の電位ＶP5は、シヨツトキーバ
リアダイオードＳＢＤ１及びＳＢＤ２の順方向電圧降下
ＶSBD 、トランジスタのベース・エミツタ接合の順方向
電圧降下ＶF 及びトランジスタＱ４のエミツタ電流ＩX
を用いて次式
【数１】 で表され、トランジスタＱ５のベース・エミツタ間電圧
ＶBEQ5は次式
ＶBEQ5は次式
【数２】 で表され、ベース・エミツタ間電圧ＶBEQ5に応じた電流
ＩDIS がＱ５に流れる。
ＩDIS がＱ５に流れる。
【００２５】信号入力端Ｐ１が「Ｌ」レベルから「Ｈ」
レベルに変化したとき、信号出力端Ｐ４も「Ｌ」レベル
から「Ｈ」レベルに変化する。このときトランジスタＱ
３は信号出力端Ｐ４に付けられた負荷容量ＣL をドライ
ブするため、大電流が流れる。しかしながら、トランジ
スタＱ３のコレクタは、シヨツトキーバリアダイオード
ＳＢＤ１によつてクランプされているので、接続点Ｐ５
の電位は多少下がるが、それほど変化しない。
レベルに変化したとき、信号出力端Ｐ４も「Ｌ」レベル
から「Ｈ」レベルに変化する。このときトランジスタＱ
３は信号出力端Ｐ４に付けられた負荷容量ＣL をドライ
ブするため、大電流が流れる。しかしながら、トランジ
スタＱ３のコレクタは、シヨツトキーバリアダイオード
ＳＢＤ１によつてクランプされているので、接続点Ｐ５
の電位は多少下がるが、それほど変化しない。
【００２６】信号入力端Ｐ１が「Ｈ」レベルから「Ｌ」
レベルに変化したとき、信号出力端Ｐ４も「Ｈ」レベル
から「Ｌ」レベルに変化する。このとき負荷容量ＣL が
存在するため、トランジスタＱ３は高速にＯＦＦする。
従つて、抵抗Ｒ３やシヨツトキーバリアダイオードＳＢ
Ｄ１に電流が流れなくなり、トランジスタＱ３のコレク
タに発生した電圧がトランジスタＱ４及び抵抗Ｒ４を介
し接続点Ｐ５に与えられ、接続点Ｐ５の電位は順方向電
圧降下ＶSBD だけ上昇する。これによりベース・エミツ
タ間電圧ＶBEQ5が大きくなり、トランジスタＱ５はＯＮ
し、負荷容量ＣL から大きな立ち下げ電流を高速に吸い
込む。この状態は、トランジスタＱ５が負荷容量ＣL の
電荷を完全に放電しきつてトランジスタＱ３が再びＯＮ
するまで続く。
レベルに変化したとき、信号出力端Ｐ４も「Ｈ」レベル
から「Ｌ」レベルに変化する。このとき負荷容量ＣL が
存在するため、トランジスタＱ３は高速にＯＦＦする。
従つて、抵抗Ｒ３やシヨツトキーバリアダイオードＳＢ
Ｄ１に電流が流れなくなり、トランジスタＱ３のコレク
タに発生した電圧がトランジスタＱ４及び抵抗Ｒ４を介
し接続点Ｐ５に与えられ、接続点Ｐ５の電位は順方向電
圧降下ＶSBD だけ上昇する。これによりベース・エミツ
タ間電圧ＶBEQ5が大きくなり、トランジスタＱ５はＯＮ
し、負荷容量ＣL から大きな立ち下げ電流を高速に吸い
込む。この状態は、トランジスタＱ５が負荷容量ＣL の
電荷を完全に放電しきつてトランジスタＱ３が再びＯＮ
するまで続く。
【００２７】高速プルダウン出力回路３が上述の動作を
安定的に繰り返すためにはベース・エミツタ間電圧Ｖ
BEQ5が安定している必要がある。ところがベース・エミ
ツタ間電圧ＶBEQ5は、接続点Ｐ５の電位と電源電圧ＶEE
との電位差なので、電源電圧ＶEEの変動によつて、スタ
ンバイ時の電流ＩDIS が大きく変化するおそれがある。
バイアス回路６は、電源電圧ＶEEが変動したとき、それ
に応じてエミツタ電流ＩX を変化させ、ベース・エミツ
タ間電圧ＶBEQ5を一定に保つ。
安定的に繰り返すためにはベース・エミツタ間電圧Ｖ
BEQ5が安定している必要がある。ところがベース・エミ
ツタ間電圧ＶBEQ5は、接続点Ｐ５の電位と電源電圧ＶEE
との電位差なので、電源電圧ＶEEの変動によつて、スタ
ンバイ時の電流ＩDIS が大きく変化するおそれがある。
バイアス回路６は、電源電圧ＶEEが変動したとき、それ
に応じてエミツタ電流ＩX を変化させ、ベース・エミツ
タ間電圧ＶBEQ5を一定に保つ。
【００２８】このときのトランジスタＱ７に流れる基準
電流ＩREF は次式
電流ＩREF は次式
【数３】 で表される。トランジスタＱ６、Ｑ７及びＱ８でカレン
トミラーを構成しているので、エミツタ電流ＩX と基準
電流ＩREF とは等しく、ＩX ＝ＩREF となる。
トミラーを構成しているので、エミツタ電流ＩX と基準
電流ＩREF とは等しく、ＩX ＝ＩREF となる。
【００２９】ここで、Ｒ６＝Ｒ４とすると、接続点Ｐ５
の電位ＶP5は、（１）式及び（３）式より次式
の電位ＶP5は、（１）式及び（３）式より次式
【数４】 で表される。従つて、ベース・エミツタ間電圧ＶBEQ5は
次式
次式
【数５】 で表され、ベース・エミツタ間電圧ＶBEQ5は電源電圧Ｖ
EEの変動に関係なく一定のＶF となる。
EEの変動に関係なく一定のＶF となる。
【００３０】以上の構成によれば、高速プルダウン出力
回路３は、瞬時に流せる最大の立ち下げ電流は、立ち上
がりのときのエミツタホロワ動作と同様、ＮＰＮ型トラ
ンジスタＱ５の性能によつて決まるので、立ち下がりの
ときにも立ち上がりのときとほぼ同等のスピードで負荷
の容量ＣL の電流を電源電圧ＶEEに流し得る。これによ
り低消費電力でＮＰＮ型トランジスタＱ５の特性に応じ
たスピードで高速動作し得る。
回路３は、瞬時に流せる最大の立ち下げ電流は、立ち上
がりのときのエミツタホロワ動作と同様、ＮＰＮ型トラ
ンジスタＱ５の性能によつて決まるので、立ち下がりの
ときにも立ち上がりのときとほぼ同等のスピードで負荷
の容量ＣL の電流を電源電圧ＶEEに流し得る。これによ
り低消費電力でＮＰＮ型トランジスタＱ５の特性に応じ
たスピードで高速動作し得る。
【００３１】また出力が完全に放電しきるまで、立ち下
げ電流が流れる、すなわち出力端Ｐ４における放電状態
をモニタしながら、負荷容量ＣL を「Ｌ」レベルに立ち
下げているので、必要なとき、必要な期間のみ、立ち下
げ電流が流れ、サイクル時間を短くし得る。
げ電流が流れる、すなわち出力端Ｐ４における放電状態
をモニタしながら、負荷容量ＣL を「Ｌ」レベルに立ち
下げているので、必要なとき、必要な期間のみ、立ち下
げ電流が流れ、サイクル時間を短くし得る。
【００３２】なお上述の実施例においては、高速プルダ
ウン出力回路３をＥＣＬ回路の出力回路として用いる場
合について述べたが、本発明はこれに限らず、他の構成
の論理回路の出力回路として用いても良い。
ウン出力回路３をＥＣＬ回路の出力回路として用いる場
合について述べたが、本発明はこれに限らず、他の構成
の論理回路の出力回路として用いても良い。
【００３３】また上述の実施例においては、抵抗Ｒ３の
クランプ用にシヨツトキーバリアダイオードを用いる場
合について述べたが、本発明はこれに限らず、シヨツト
キーバリアダイオードの代わりに一般のダイオードを用
いるようにしても上述の実施例と同様の効果を実現でき
る。
クランプ用にシヨツトキーバリアダイオードを用いる場
合について述べたが、本発明はこれに限らず、シヨツト
キーバリアダイオードの代わりに一般のダイオードを用
いるようにしても上述の実施例と同様の効果を実現でき
る。
【００３４】
【発明の効果】上述のように本発明によれば、第１のト
ランジスタのベースに入力された所定の論理入力信号が
立ち下がるとき第１のトランジスタのコレクタに発生す
る電圧を第２のトランジスタ及び第２の抵抗を介し第３
のトランジスタのベースに与えて第３のトランジスタの
コレクタ電流を制御することによつて、第１の出力端に
接続された負荷の電流を第３のトランジスタを介して高
速に第２の電圧に流し得ると共に、低消費電力で、第３
のトランジスタの特性に応じて負荷を「Ｌ」レベルに高
速に立ち下げ得ると共にサイクル時間を短くし得る論理
回路の出力回路を実現できる。
ランジスタのベースに入力された所定の論理入力信号が
立ち下がるとき第１のトランジスタのコレクタに発生す
る電圧を第２のトランジスタ及び第２の抵抗を介し第３
のトランジスタのベースに与えて第３のトランジスタの
コレクタ電流を制御することによつて、第１の出力端に
接続された負荷の電流を第３のトランジスタを介して高
速に第２の電圧に流し得ると共に、低消費電力で、第３
のトランジスタの特性に応じて負荷を「Ｌ」レベルに高
速に立ち下げ得ると共にサイクル時間を短くし得る論理
回路の出力回路を実現できる。
【図面の簡単な説明】
【図１】本発明による出力回路の一実施例を示す接続図
である。
である。
【図２】図１による出力回路のためのバイアス回路を示
す接続図である。
す接続図である。
【符号の説明】 １……エミツタ結合論理回路、２……ゲート回路、３…
…高速プルダウン出力回路、４、５……定電流源、６…
…バイアス回路、Ｐ４……高速プルダウン出力回路の出
力端。
…高速プルダウン出力回路、４、５……定電流源、６…
…バイアス回路、Ｐ４……高速プルダウン出力回路の出
力端。
Claims (3)
- 【請求項１】コレクタを第１の抵抗を介して第１の電圧
に接続され、かつエミツタを電流源を介して第２の電圧
に接続された第１のトランジスタと、 陽極を上記第１の電圧に接続され、かつ陰極を上記第１
のトランジスタのコレクタに接続された第１のダイオー
ドと、 ベースを上記第１のトランジスタのコレクタに接続さ
れ、かつコレクタを上記第１の電圧に接続され、かつエ
ミツタを第２の抵抗の一端に接続された第２のトランジ
スタと、 ベースを上記第２の抵抗の他端に接続され、かつコレク
タを上記第１のトランジスタのエミツタに接続され、か
つエミツタを上記第２の電圧に接続された第３のトラン
ジスタと、 コレクタを上記第３のトランジスタのベースに接続さ
れ、かつエミツタを上記第２の電圧に接続され、ベース
に所定のバイアス電圧を与えられる第４のトランジスタ
とを具え、上記第１のトランジスタのエミツタ及び上記
第３のトランジスタのコレクタの接続中点を第１の出力
端に接続され、上記第１のトランジスタのベースに入力
された所定の論理入力信号が立ち下がるとき上記第１の
トランジスタのコレクタに発生する電圧を上記第２のト
ランジスタ及び上記第２の抵抗を介し上記第３のトラン
ジスタのベースに与えて上記第３のトランジスタのコレ
クタ電流を制御し、上記第１の出力端に接続された負荷
の電流を上記第３のトランジスタを介して高速に上記第
２の電圧に流すことを特徴とする論理回路の出力回路。 - 【請求項２】上記第２の抵抗と同一の第３の抵抗の一端
を上記第１の電圧に接続され上記第３の抵抗の他端を第
２のダイオードの陽極に接続されてなる第１の直列回
路、又は上記第２のダイオードの陽極を上記第１の電圧
に接続され上記第２のダイオードの陰極を上記第３の抵
抗の一端に接続されてなる第２の直列回路と、 コレクタを上記第１の直列回路の上記第２のダイオード
の陰極又は上記第２の直列回路の上記第３の抵抗の他端
に接続され、かつベースを第４の抵抗を介して上記第２
の電圧に接続され、かつエミツタを上記第２の電圧に接
続された第５のトランジスタと、 ベースを上記第５のトランジスタのコレクタに接続さ
れ、かつコレクタを上記第１の電圧に接続され、かつエ
ミツタを上記第５のトランジスタのベースに接続された
第６のトランジスタとを有し、上記第５のトランジスタ
のベース及び上記第６のトランジスタのエミツタの接続
中点を第２の出力端に接続されたバイアス電圧発生回路
によつて上記第２の出力端から上記所定のバイアス電圧
を上記第４のトランジスタのベースに与え、上記第３の
トランジスタのベース・エミツタ電圧を所定の値に制御
することを特徴とする請求項１に記載の論理回路の出力
回路。 - 【請求項３】上記第１及び又は第２のダイオードをシヨ
ツトキーバリアダイオードとすることを特徴とする請求
項１及び請求項２に記載の論理回路の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4359988A JPH06204851A (ja) | 1992-12-29 | 1992-12-29 | 論理回路の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4359988A JPH06204851A (ja) | 1992-12-29 | 1992-12-29 | 論理回路の出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204851A true JPH06204851A (ja) | 1994-07-22 |
Family
ID=18467323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4359988A Pending JPH06204851A (ja) | 1992-12-29 | 1992-12-29 | 論理回路の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204851A (ja) |
-
1992
- 1992-12-29 JP JP4359988A patent/JPH06204851A/ja active Pending
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