JPS63169716U - - Google Patents

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JPS63169716U
JPS63169716U JP1987059469U JP5946987U JPS63169716U JP S63169716 U JPS63169716 U JP S63169716U JP 1987059469 U JP1987059469 U JP 1987059469U JP 5946987 U JP5946987 U JP 5946987U JP S63169716 U JPS63169716 U JP S63169716U
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JP1987059469U
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JPH0336110Y2 (ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/26—Time-delay networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices

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  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Description

【図面の簡単な説明】
第１図は本考案になる遅延回路の一実施例構成
図、第２図は第１図に示す構成部分各部の信号波
形を示す図、第３図は従来の遅延回路を示す図で
ある。 ａ……入力信号、ｃ……出力信号、Ｃ……容量
手段、Ｉ１〜Ｉ４……第１〜第４の定電流源、Ｑ
１〜Ｑ５……第１〜第５のＮＰＮトランジスタ、
Ｒ……負荷、Ｖ……定電圧源。
補正 昭６２．６．１ 実用新案登録請求の範囲を次のように補正する
。
【実用新案登録請求の範囲】 入力信号がそのベース端子に供給され、そのエ
ミツタ端子は第１の定電流源に接続される第１の
トランジスタと、前記エミツタ端子にそのエミツ
タ端子が接続され、第２の定電流源に共通にコレ
クタ端子及びベース端子が接続された第２のトラ
ンジスタと、この第２のトランジスタの前記コレ
クタ端子及び前記ベース端子と容量手段に共通に
ベースが接続された第３のトランジスタと、この
第３のトランジスタと差動対を構成し、そのエミ
ツタ端子は前記第３のトランジスタのエミツタ端
子及び第３の定電流源に夫々接続され、そのコレ
クタは負荷に接続され、そのベース端子は定電圧
源に接続された第４のトランジスタと、この第４
のトランジスタのコレクタ端子にそのベースが接
続され、そのエミツタ端子は第４の定電流源に接
続されると共に、前記第１のトランジスタの前記
ベース端子に供給された前記入力信号を所定時間
遅延して得た出力信号を出力する第５のトランジ
スタとを有することを特徴とする遅延回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. 入力信号がそのベース端子に供給され、そのエ
    ミツタ端子は第１の定電流源に接続される第１の
    トランジスタと、前記エミツタ端子にそのエミツ
    タ端子が接続され、第２の定電流源に共通にコレ
    クタ端子及びベース端子が接続された第２のトラ
    ンジスタと、この第２のトランジスタの前記コレ
    クタ端子及び前記ベース端子と容量手段に共通に
    ベースが接続された第３のトランジスタと、この
    第３のトランシスタと差動対を構成し、そのエミ
    ツタ端子は前記第３のトランジスタのエミツタ端
    子及び第３の定電流源に夫々接続され、そのコレ
    クタは負荷に接続され、そのベース端子は定電圧
    源に接続された第４のトランジスタと、この第４
    のトランジスタのコレクタ端子にそのベースが接
    続され、そのエミツタ端子は第４の定電流源に接
    続されると共に、前記第１のトランジスタの前記
    ベース端子に供給された前記入力信号を所定時間
    遅延して得た出力信号を出力する第５のトランジ
    スタとを有することを特徴とする遅延回路。
JP1987059469U 1987-04-20 1987-04-20 Expired JPH0336110Y2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP1987059469U JPH0336110Y2 (ja) 1987-04-20 1987-04-20
KR2019880005670U KR910004855Y1 (ko) 1987-04-20 1988-04-20 지연 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1987059469U JPH0336110Y2 (ja) 1987-04-20 1987-04-20

Publications (2)

Publication Number Publication Date
JPS63169716U true JPS63169716U (ja) 1988-11-04
JPH0336110Y2 JPH0336110Y2 (ja) 1991-07-31

Family

ID=30890992

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JP1987059469U Expired JPH0336110Y2 (ja) 1987-04-20 1987-04-20

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JP (1) JPH0336110Y2 (ja)
KR (1) KR910004855Y1 (ja)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61112416A (ja) * 1984-11-06 1986-05-30 Mitsubishi Electric Corp 波形遅延回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61112416A (ja) * 1984-11-06 1986-05-30 Mitsubishi Electric Corp 波形遅延回路

Also Published As

Publication number Publication date
KR910004855Y1 (ko) 1991-07-06
JPH0336110Y2 (ja) 1991-07-31
KR880020712U (ko) 1988-11-30

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